一种灵敏放大电路和半导体存储器的制作方法

1.本技术涉及半导体存储器技术领域，尤其涉及一种灵敏放大电路和半导体存储器。


背景技术：

2.动态随机存取存储器(dynamic random access memory，dram)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在数据读取的过程中，每个存储单元的数据信号依次经由本地数据线、全局数据线和数据总线进行读出。
3.目前，在全局数据线和数据总线之间存在灵敏放大电路，全局数据线输出的数据信号需要经过该灵敏放大电路向数据总线进行传递，但是相关技术中灵敏放大电路的灵敏性有待于提高，影响了dram的性能。


技术实现要素：

4.本技术提供了一种灵敏放大电路和半导体存储器，通过改变电路连接结构缩短灵敏放大电路进行信号放大时所需要的时间，改善灵敏放大电路的灵敏性。
5.第一方面，本技术实施例提供了一种灵敏放大电路，该灵敏放大电路包括放电电路和信号放大电路，且信号放大电路包括第一交叉耦合管组和第二交叉耦合管组，放电电路连接于第一交叉耦合管组和第二交叉耦合管组之间；其中，
6.放电电路，用于接收待传输信号和参考信号，并基于待传输信号和参考信号分别进行放电处理，得到待处理信号；
7.信号放大电路，用于对待处理信号进行放大，得到目标放大信号。
8.在一些实施例中，放电电路包括第一放电子电路和第二放电子电路；其中，第一放电子电路，用于接收待传输信号，并基于待传输信号进行放电处理，得到第一待处理信号；第二放电子电路，用于接收参考信号，并基于参考信号进行放电处理，得到第二待处理信号；信号放大电路，具体用于对第一待处理信号进行放大，得到第一目标放大信号；以及对第二待处理信号进行放大，得到第二目标放大信号。
9.在一些实施例中，第一放电子电路在靠近第一交叉耦合管组的一侧设置有第一连接端，且第一放电子电路在靠近第二交叉耦合管组的一侧设置有第二连接端；第一放电子电路包括a个第一晶体管，且a个第一晶体管各自的第一管脚与待传输信号连接，a个第一晶体管各自的第三管脚均与第二连接端连接；a个第一晶体管各自的第二管脚均与第一连接端连接，且第一连接端用于输出第一待处理信号，或者用于输出第一目标放大信号；其中，a为正整数。
10.在一些实施例中，第二放电子电路在靠近第一交叉耦合管组的一侧设置有第三连接端，且第二放电子电路在靠近第二交叉耦合管组的一侧设置有第四连接端；第二放电子电路包括b个第二晶体管，且b个第二晶体管各自的第一管脚与参考信号连接，b个第二晶体管各自的第三管脚均与第四连接端连接；b个第二晶体管各自的第二管脚均与第三连接端
连接，且第三连接端用于输出第二待处理信号，或者用于输出第二目标放大信号；其中，b为正整数。
11.在一些实施例中，第一交叉耦合管组包括第三晶体管和第四晶体管；其中，第三晶体管的第一管脚、第四晶体管的第三管脚均与第三连接端连接；第三晶体管的第三管脚、第四晶体管的第一管脚均与第一连接端连接；第三晶体管的第二管脚与第一电源信号连接，第四晶体管的第二管脚与第二电源信号连接。
12.在一些实施例中，第二交叉耦合管组包括第五晶体管和第六晶体管；其中，第五晶体管的第一管脚与第三连接端连接，第六晶体管的第一管脚与第一连接端连接；第五晶体管的第二管脚与第二连接端连接，第六晶体管的第二管脚与第四连接端连接；第五晶体管的第三管脚和第六晶体管的第三管脚均与地信号连接。
13.在一些实施例中，在b为4的情况下，参考信号包括第一参考信号、第二参考信号、第三电源信号和地信号，b个第二晶体管包括第二一晶体管、第二二晶体管、第二三晶体管和第二四晶体管；其中，第二一晶体管的第一管脚与第一参考信号连接，第二二晶体管的第一管脚与第二参考信号连接，第二三晶体管的第一管脚与第三电源信号连接，第二四晶体管的第一管脚与地信号连接。
14.在一些实施例中，灵敏放大电路还包括第一参考输出电路和第二参考输出电路；其中，第一参考输出电路，用于接收第一控制信号，并根据第一控制信号输出第一参考信号；第二参考输出电路，用于接收第二控制信号，并根据第二控制信号输出第二参考信号。
15.在一些实施例中，第一参考输出电路包括第七晶体管、第八晶体管和第九晶体管；其中，第七晶体管的第一管脚，与第八晶体管的第一管脚连接，用于接收第一控制信号；第七晶体管的第三管脚，与第八晶体管的第二管脚和第九晶体管的第一管脚连接，用于输出第一参考信号；第七晶体管的第二管脚与第四电源信号连接，第八晶体管的第三管脚与地信号连接，第九晶体管的第二管脚和第三管脚均与地信号连接。
16.在一些实施例中，第二参考输出电路包括第十晶体管、第十一晶体管和第十二晶体管；第十晶体管的第一管脚，与第十一晶体管的第一管脚连接，用于接收第二控制信号；第十晶体管的第三管脚，与第十一晶体管的第二管脚和第十二晶体管的第一管脚连接，用于输出第二参考信号；第十晶体管的第二管脚与第五电源信号连接，第十一晶体管的第三管脚与地信号连接，第十二晶体管的第二管脚和第三管脚均与地信号连接。
17.在一些实施例中，灵敏放大电路还包括预充电电路；预充电电路，用于接收预充电信号，并基于预充电信号对放电电路和信号放大电路进行预充电处理，以使得第一连接端和第三连接端均处于预设电平状态。
18.在一些实施例中，预充电电路包括第十三晶体管、第十四晶体管和第十五晶体管；其中，第十三晶体管、第十四晶体管和第十五晶体管各自的第一管脚均与预充电信号连接；第十三晶体管的第二管脚与第六电源信号连接，第十四晶体管的第二管脚与第七电源信号连接；第十三晶体管的第三管脚和第十五晶体管的第二管脚均连接到第一连接端；第十四晶体管的第三管脚与第十五晶体管的第三管脚均连接到第三连接端。
19.在一些实施例中，灵敏放大电路还包括输出驱动电路；其中，输出驱动电路，用于接收第一目标放大信号和第二目标放大信号，并对第一目标放大信号和第二目标放大信号进行驱动处理，输出目标数据信号；其中，在第一目标放大信号的电平状态低于第二目标放
大信号的电平状态的情况下，目标数据信号的电平状态为第一电平状态；在第一目标放大信号的电平状态高于第二目标放大信号的电平状态的情况下，目标数据信号的电平状态为第二电平状态。
20.在一些实施例中，输出驱动电路包括第一输出驱动子电路和第二输出驱动子电路；第一输出驱动子电路包括第一反相器和第一晶体管组，第二输出驱动子电路包括第二反相器和第二晶体管组；其中；第一反相器的输入端与第一连接端连接，且第一反相器的输出端与第一晶体管组连接；第二反相器的输入端与第三连接端连接，且第二反相器的输出端与第二晶体管组连接。
21.在一些实施例中，第一晶体管、第二晶体管、第五晶体管、第六晶体管、第八晶体管、第九晶体管、第十一晶体管和第十二晶体管为n型沟道场效应管；第三晶体管、第四晶体管、第七晶体管、第十晶体管、第十三晶体管、第十四晶体管和第十五晶体管为p型沟道场效应管；其中，n型沟道场效应管的第一管脚为栅极管脚，n型沟道场效应管的第二管脚为漏极管脚，n型沟道场效应管的第三管脚为源极管脚，p型沟道场效应管的第一管脚为栅极管脚，p型沟道场效应管的第二管脚为源极管脚，p型沟道场效应管的第三管脚为漏极管脚。
22.第二方面，本技术实施例提供了一种半导体存储器，包括如第一方面所述的灵敏放大电路。
23.在一些实施例中，该半导体存储器至少包括动态随机存取存储器dram。
24.本技术实施例提供了一种灵敏放大电路，该灵敏放大电路包括放电电路和信号放大电路，且信号放大电路包括第一交叉耦合管组和第二交叉耦合管组，放电电路连接于第一交叉耦合管组和第二交叉耦合管组之间；其中，放电电路，用于接收待传输信号和参考信号，并基于待传输信号和参考信号分别进行放电处理，得到待处理信号；信号放大电路，用于对待处理信号进行放大，得到目标放大信号。这样，本技术实施例提供了一种新的灵敏放大电路，将放电电路设置于两对交叉耦合管组之间，能够缩短灵敏放大过程所需要的时间，进而提升dram的性能。
附图说明
25.图1为本技术实施例提供的一种dram的局部结构示意图；
26.图2为本技术实施例提供的另一种dram的局部结构示意图；
27.图3为相关技术提供的一种写驱动电路的结构示意图；
28.图4为相关技术提供的一种读放大电路的结构示意图；
29.图5为相关技术提供的一种输出驱动电路的结构示意图；
30.图6为本技术实施例提供的一种灵敏放大电路的结构示意图；
31.图7为本技术实施例提供的另一种灵敏放大电路的结构示意图；
32.图8为本技术实施例提供的一种灵敏放大电路的详细结构示意图；
33.图9为本技术实施例提供的一种参考输出电路的详细结构示意图；
34.图10为本技术实施例提供的一种输出驱动电路的详细结构示意图；
35.图11为本技术实施例提供的另一种灵敏放大电路的详细结构示意图；
36.图12为本技术实施例提供的一种半导体存储器的结构示意图。
具体实施方式
37.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
38.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本技术实施例的目的，不是旨在限制本技术。
39.在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
40.需要指出，本技术实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本技术实施例能够以除了在这里图示或描述的以外的顺序实施。
41.dram是计算机中常用的半导体存储器件，由许多重复的存储单元组成。在数据读取的过程中，每个存储单元的数据信号依次经由本地数据线、全局数据线和数据总线进行读出；在数据写入的过程中，每个存储单元的数信号依次经由数据总线、全局数据线和本地数据线写入存储单元中。
42.参见图1，其示出了本技术实施例提供的一种dram的局部结构示意图。如图1所示，dram的核心是存储器阵列、灵敏放大器(sense amplifier，sa)阵列、行译码及控制(xdec)电路、列译码及控制(ydec)电路、读放大(ssa)电路和写驱动(write driver)电路，读放大电路和写驱动电路合称为ssa&write driver电路。
43.存储器阵列由大量的存储单元(或称为cell)构成，通过字线(word line，wl)和位线(bit line，bl)能够对选定的存储单元进行读数据、写数据或者刷新数据处理。具体地，通过行译码及控制电路给出字线信号，能够使目标字线中的所有存储器均处于激活状态，然后通过列译码及控制电路给出位线信号(或称为csl信号)，向目标存储单元写入、读出或者刷新数据。一般地，灵敏放大器阵列又可分为灵敏放大器奇阵列和灵敏放大器偶阵列，分别用于控制奇字线和偶字线。
44.针对图1中阴影框的部分进行放大，其结构如图2所示。以下结合图2对dram的工作过程进行说明。
45.(1)在数据刷新时，当目标字线经由xdec电路被选中后，数据传输到上下两侧的sa阵列，经由sa阵列放大后再回写至选中的字线上连接的存储单元。
46.(2)在数据需要更改/写入时，经过xdec电路选中目标字线后，再通过ydec电路选中指定的灵敏放大器，待写入数据由数据总线传入，经过写驱动电路进入全局数据线形成gdata&gdata#信号，再由读写转换(lrwap)电路传输到本地数据线形成ldata&ldata#信号，然后经过选中的灵敏放大器写入到与该灵敏放大器连接的存储单元。
47.(3)在数据读出时，经过xdec电路选中目标字线后，再通过ydec电路选中指定的灵敏放大器，目标存储单元经由该灵敏放大器将数据传输到本地数据线形成ldata&ldata#信号，再由本地的读写转换(lrwap)电路传输到全局数据线形成gdata&gdata#信号，gdata&
gdata#信号经由读放大电路放大后传输到数据总线。
48.在以上过程中，习惯性将写驱动电路的输出信号、读放大电路的输入信号称为yio&yio#信号，即yio&yio#信号相当于gdata&gdata#信号。以读数据为例，yio&yio#信号需要经由读放大电路从全局数据线传入数据总线。
49.应理解，在上述过程中，整个电路采用了一对yio信号(或称为双端yio信号)，即yio&yio#信号，yio&yio#为双相位成对的方式，在读数据或者写数据的模式中都处于相反的互补极性。另外，整个电路可以采用单端yio信号，工作原理基本相同。
50.以下以双端yio信号为例对读放大电路和写驱动电路进行具体解释。
51.如图1所示，yio&yio#信号具有很多对，从yio《0》&yio#《0》～yio《n》&yio#《n》。在这里，n为正整数。示例性的，n＝135，表示整个电路中共有136位的数据总线，一半的数据和其中的奇数sa阵列关联，一半的数据和其中的偶数sa阵列关联，图2示出了分别与奇数sa阵列连接的一对yio&yio#信号，以及与偶数sa阵列连接的一对yio&yio#信号。
52.参见图3，其示出了相关技术中提供的一种写驱动电路的结构示意图。如图3所示，写驱动电路从数据总线处接收eq信号(预充电信号)、wren信号(写输入控制信号)和data信号(数据信号)，并根据eq信号、wren信号和data信号输出yio信号，并将yio信号传入全局数据线。
53.参见图4，其示出了相关技术中提供的一种读放大电路的结构示意图。如图4所示，读放大电路从全局数据线处接收yio信号和参考信号(由vss信号、vcc信号、yio_ref《1》信号和yio_ref《0》信号组成)，并将yio信号和参考信号进行放大，得到yioloc信号和yionloc信号，并将yioloc信号和yionloc信号传入数据总线。另外，图4中还包括com信号和用于控制com信号的com控制电路，com控制电路接收控制信号(如yio_en(rden)/eqn、电源信号vcc)，输出com信号。在这里，com控制电路主要用于在dram的不同工作时序阶段中发挥控制作用，但是在读放大电路进行信号放大的过程中时，com信号呈现接地状态。换句话说，在本技术的技术过程中，com信号相当于地信号。
54.另外，在读放大电路得到yioloc信号和yionloc信号后，还会通过输出驱动电路将yioloc信号和yionloc信号输出到数据总线中。参见图5，其示出了相关技术中提供的一种输出驱动电路的结构示意图。如图5所示，输出驱动电路包括第一输出驱动电路和第二输出驱动电路，第一输出驱动电路接收yionloc信号，输出数据信号如data、data_n，并确定复位信号rst；第二输出驱动电路接收yioloc信号，输出数据信号如data、data_n。在这里，数据信号如data、data_n是向数据总线传输的信号，复位信号rst与本技术实施例的工作原理并不相关，不做过多解释。
55.对于以上读放大电路，信号感应放大(sense)的所需时间较长，导致了dram的性能下降。
56.本技术实施例提供了一种灵敏放大电路，通过该灵敏放大电路包括放电电路和信号放大电路，且信号放大电路包括第一交叉耦合管组和第二交叉耦合管组，放电电路连接于第一交叉耦合管组和第二交叉耦合管组之间；其中，放电电路，用于接收待传输信号和参考信号，并基于待传输信号和参考信号分别进行放电处理，得到待处理信号；信号放大电路，用于对待处理信号进行放大，得到目标放大信号。这样，本技术实施例提供了一种新的灵敏放大电路，将放电电路设置于两对交叉耦合管组之间，能够缩短灵敏放大过程所需要
的时间，进而提升dram的性能。
57.下面将结合附图对本技术各实施例进行详细说明。
58.在本技术的一实施例中，参见图6，其示出了本技术实施例提供的一种灵敏放大电路10的结构示意图。如图6所示，灵敏放大电路10包括放电电路101和信号放大电路，且信号放大电路包括第一交叉耦合管组1021和第二交叉耦合管组1022，放电电路101连接于第一交叉耦合管组1021和第二交叉耦合管组1022之间；其中，
59.放电电路101，用于接收待传输信号和参考信号，并基于待传输信号和参考信号分别进行放电处理，得到待处理信号；
60.信号放大电路，用于对待处理信号进行放大，得到目标放大信号。
61.需要说明的是，本技术实施例中的灵敏放大电路10应用于多种信号放大场景，例如dram、静态随机存取存储器(static random-access memory，sram)、同步动态随机存储器(synchronous dynamic random access memory，sdram)等，本领域技术人员可以将其进行灵活应用。
62.为了方便说明，以下均以dram中的读放大电路为灵敏放大电路10的应用场景为例进行解释，但是这并不构成对本技术实施例的限制。
63.根据前述内容，在dram的读数据过程中，存储单元(cell)的数据信号的传输路径为：本地数据线-读写转换(lrwap)电路-全局数据线-读放大电路(即灵敏放大电路10)-数据总线。
64.对于灵敏放大电路10，将输入信号称为待传输信号(yio信号)，输出信号称为目标放大信号。具体地，灵敏放大电路10包括放电电路101和信号放大电路，放电电路101分别基于待传输信号和参考信号进行放电处理，得到待处理信号；信号放大电路对待处理信号进行放大，得到目标放大信号。
65.在相关技术中，如图4所示，信号放大电路包括两个交叉耦合管组，放电电路连接于两个交叉耦合管组的下方。在本技术实施例中，如图6所示，信号放大电路包括第一交叉耦合管组1021和第二交叉耦合管组1022，放电电路101连接于第一交叉耦合管组1021和第二交叉耦合管组1022之间。这样，本技术实施例提供了一种全新的灵敏放大电路，能够缩短了灵敏放大(sense)的时间，，提升灵敏放大电路的放大性能，进而提高dram的性能。
66.还需要说明的是，灵敏放大电路10可以对单端信号(yio信号)进行放大，也可以对双端信号(yio&yio#信号)进行放大。在对单端信号(yio信号)进行放大的场景中，待传输信号是yio信号，参考信号为固定电平值的信号；在对双端信号(yio&yio#信号)进行放大的场景中，待传输信号可以为yio信号，参考信号可以为yio#信号；或者，待传输信号可以为yio#信号，参考信号可以为yio信号。
67.在本技术实施例中，均以单端信号放大的应用场景进行后续说明，但这并不构成对本技术实施例的限制。对于双端信号放大的应用场景，可参照单端信号放大的说明解释和相关原理进行实施。
68.在一些实施例中，参见图7，其示出了本技术实施例提供的另一种灵敏放大电路10的结构示意图。如图7所示，放电电路101包括第一放电子电路1011和第二放电子电路1012；其中，
69.第一放电子电路1011，用于接收待传输信号(yio)，并基于待传输信号进行放电处
理，得到第一待处理信号；
70.第二放电子电路1012，用于接收参考信号，并基于参考信号进行放电处理，得到第二待处理信号；
71.信号放大电路，具体用于对第一待处理信号进行放大，得到第一目标放大信号；以及对第二待处理信号进行放大，得到第二目标放大信号。
72.需要说明的是，放电电路101包括两个放电路径，即第一放电子电路1011和第二放电子电路1012。第一放电子电路1011用于根据待传输信号(yio)进行放电处理，得到第一待处理信号，第二放电子电路1012用于根据参考信号进行放电处理，得到第二待处理信号。
73.在这里，待传输信号(yio)和参考信号之间的电平状态不同会导致放电路径的放电速度不同，从而造成第一待处理信号和第二待处理信号之间存在微小差异，该微小差异会被信号放大电路捕捉并进行放大，使得第一待处理信号和第二待处理信号之中电平较高的信号电平更高，电平较低的信号电平更低，最终得到第一目标放大信号(yionloc)和第二目标放大信号(yioloc)。这样，通过在放电电路101中设计两条放电路径，可以快速比较出待传输信号和参考信号的电平状态差异，进而实现信号放大过程。
74.在这里，参考信号可以由电平状态相同的多个信号构成，或者由电平状态不同的多个信号构成，而参考信号的电平状态可以认为是多个信号的均值。
75.应理解，待传输信号(yio)处于第一电平状态时指示《1》，待传输信号(yio)处于第二电平状态时指示《0》，而参考信号则固定为第一电平状态和第二电平状态的中间值。这样，如果待传输信号的电平状态高于参考信号的电平状态，则后续经由放电、信号放大过程判断出待传输信号指示《1》；反之，如果待传输信号的电平状态低于参考信号的电平状态，则后续经由放电、信号放大过程判断出待传输信号指示《0》。
76.在一些实施例中，请参见图8，其示出了本技术实施例提供的一种灵敏放大电路10的详细结构示意图。如图8所示，第一放电子电路1011在靠近第一交叉耦合管组1021的一侧设置有第一连接端，且第一放电子电路1011在靠近第二交叉耦合管组1022的一侧设置有第二连接端；
77.第一放电子电路1011包括a个第一晶体201(图8中以a＝4为例进行示意)，且a个第一晶体管201各自的第一管脚与待传输信号(yio)连接，a个第一晶体管201各自的第三管脚均与第二连接端连接；
78.a个第一晶体管201各自的第二管脚均与第一连接端连接，且第一连接端用于输出第一待处理信号，或者用于输出第一目标放大信号(yionloc)。
79.类似地，在一些实施例中，第二放电子电路1012在靠近第一交叉耦合管组1021的一侧设置有第三连接端，且第二放电子电路1012在靠近第二交叉耦合管组1022的一侧设置有第四连接端；
80.第二放电子电路1012包括b个第二晶体管202(图8中以a＝4为例进行示意)，且b个第二晶体管202各自的第一管脚与参考信号连接，b个第二晶体管202各自的第三管脚均与第四连接端连接；
81.b个第二晶体管202各自的第二管脚均与第三连接端连接，且第三连接端用于输出第二待处理信号，或者用于输出第二目标放大信号(yioloc)。
82.需要说明的是，第一连接端、第二连接端、第三连接端、第四连接端的位置如图8所
示。
83.第一放电子电路1011包括a个处于并联状态的第一晶体管201，a个第一晶体管201的第一端均用于接收待传输信号(yio)，a个第一晶体管201的第二端共同用于输出第一待处理信号/第一目标放大信号(yionloc)。第二放电子电路1012包括b个处于并联状态的第二晶体管202，b个第二晶体管202的第一端均用于接收待传输信号，b个第二晶体管202的第二端共同用于输出第二待处理信号/第二目标放大信号(yioloc)。
84.在本技术实施例中，对于第一晶体管和第二晶体管来说，第一端为晶体管的栅极，能够控制晶体管的接通/断开；在晶体管接通的情况下，电流方向为从第二端至第三端。在这里，若第一端的电压越大，该晶体管的电流速度越快，从而放电速度越快。
85.以待传输信号(yio)大于参考信号的电平状态为例，对信号放大的具体过程进行说明。
86.应理解，在信号放大开始前，第一连接端和第三连接端的初始电平状态是相同的，第二连接端和第四连接端的初始电平状态也是相同的。在信号放大开始后，由于待传输信号(yio)大于参考信号的电平状态，第一放电子电路的放电速度高于第二放电子电路的放电速度，因此第一连接端的电压下降速度高于第三连接端的电压下降速度，第一连接端的电平状态略低于第三连接端的电平状态，此时第一连接端可以被认为输出第一待处理信号，第三连接端可以被认为输出待第二待处理信号；最后，第一待处理信号和第二待处理信号被放大电路进行放大，使得第一连接端处的电平状态持续下降，使得第四晶体管204导通，从而实现第三连接端处的电平状态持续上升，直至第一连接端和第三连接端处的电平状态差异满足要求，此时第一连接端可以被认为输出第一目标放大信号(yionloc)，第二连接端可以被认为输出待第二目标放大信号(yioloc)。
87.应注意，在待处理信号(yio信号)的电平状态高于参考信号的电平状态的情况下，第一目标放大信号(yionloc)的电平状态低于第二目标放大信号(yionloc)；在待处理信号(yio)的电平状态低于参考信号的电平状态的情况下，第一目标放大信号(yionloc)的电平状态高于第二目标放大信号(yionloc)。
88.需要说明的是，第一放电子电路1011和第二放电子电路1012中晶体管的数量需要根据实际应用场景进行相应设计，a、b均为正整数，a和b可以相同也可以不同，即第一放电子电路1011中的晶体管数量和第二放电子电路1012中的晶体管数量可以相同或者可以不同，需要根据实际应用场景确定。特别地，在a＝b时，第一放电子电路1011和第二放电子电路1012具有对称的结构，能够均衡两个放电路径中的硬件误差，给灵敏放大电路10带来更好的放大性能。
89.在一种具体的实施例中，如图8所示，a＝b＝4，即第一放电子电路1011包括4个第一晶体管201，这4个晶体管的第一端均与待传输信号(yio)连接，相当于引入了4个相同的待传输信号(yio)；第二放电子电路1012包括4个第二晶体管202，这4个晶体管分别与4个参考信号连接。
90.在这里，4个参考信号可以均为相同的信号，也可以为不同的信号。示例性地，参考信号可以包括第一参考信号(yio_ref《1》)、第二参考信号(yio_ref《0》)、第三电源信号(vcc)和地信号(vss)，4个第二晶体管202包括第二一晶体管、第二二晶体管、第二三晶体管和第二四晶体管；其中，如图8所示，第二一晶体管的第一管脚与第一参考信号(yio_ref《1
》)连接，第二二晶体管的第一管脚与第二参考信号(yio_ref《0》)连接，第二三晶体管的第一管脚与第三电源信号(vcc)连接，第二四晶体管的第一管脚与地信号(vss)连接。
91.这样，第一放电子电路1011和第二放电子电路1012具有对称的结构，一方面，能够均衡工艺制造过程中产生的误差，减少制造工艺中匹配缺陷(mismatch)对灵敏放大电路10的放大裕度(sense margin)的影响；另一方面，能够减少噪声对于放大裕度(sense margin)的影响，更为精确地比较出待传输信号和参考信号之间的电平状态差别，提高灵敏放大器的准确性。
92.特别地，4个第一晶体管的规格可以相同，也可以不同；4个第二晶体管的规格可以相同，也可以不同。
93.在一种具体的实施例中，如图8所示，第一交叉耦合管组1021包括第三晶体管203和第四晶体管204；其中，第三晶体管203的第一管脚和第四晶体管204的第三管脚均与第三连接端连接；第三晶体管203的第三管脚和第四晶体管204的第一管脚均与第一连接端连接；第三晶体管203的第二管脚与第一电源信号连接，第四晶体管204的第二管脚与第二电源信号连接。
94.在一些实施例中，如图8所示，第二交叉耦合管组1022包括第五晶体管205和第六晶体管206；其中，第五晶体管205的第一管脚与第三连接端连接，第六晶体管206的第一管脚与第一连接端连接；第五晶体管205的第二管脚与第二连接端连接，第六晶体管206的第二管脚与第四连接端连接；第五晶体管205的第三管脚和第六晶体管206的第三管脚均与地信号连接。
95.需要说明的是，第一交叉耦合管组1021和第二交叉耦合管组1022均各自由一对晶体管构成，其连接方式如图8所示。
96.第一交叉耦合管组1021和第二交叉耦合管组1022能够放大第一待处理信号和第二待处理信号之间的差异，从而得到第一目标放大信号(yionloc)和第二目标放大信号(yioloc)。另外，第一交叉耦合管组1021和第二交叉耦合管组1022均为经典的交叉耦合放大器件，其具体的放大原理不做赘述。
97.这样，在本技术实施例中，第一放电子电路基于待传输信号(yio)进行放电，得到第一待处理信号；第二放电子电路基于参考信号进行放电，得到第二待处理信号；信号放大电路对第一待处理信号和第二待处理信号进行放大，得到第一目标放大信号(yionloc)和第二目标放大信号(yioloc)。
98.在一些实施例中，灵敏放大电路10还包括用于输出参考信号的参考输出电路103。根据前述内容，参考信号包括第一参考信号(yio_ref《0》)、第二参考信号(yio_ref《1》)、地信号vss和电源信号vcc，所以参考输出电路103包括第一参考输出电路1031和第二参考输出电路1032，分别用于输出第一参考信号(yio_ref《0》)和第二参考信号(yio_ref《1》)。应理解，电源信号和地信号可通过电源端/接地端直接输入。
99.参见图9，其示出了本技术实施例提供的一种参考输出电路103的结构示意图。如图9所示，参考输出电路103可以包括：
100.第一参考输出电路1031，用于接收第一控制信号(cm_sesa《0》)，并根据第一控制信号输出第一参考信号(yio_ref《0》)；
101.第二参考输出电路1032，用于接收第二控制信号(cm_sesa《1》)，并根据第二控制
信号输出第二参考信号(yio_ref《1》)。
102.需要说明的是，在灵敏放大电路10的制造生产的过程中会出现各种固定或偶发的缺陷，从而导致第一放电子电路和第二放电子电路中出现硬件误差。因此，本技术实施例中还设置了第一参考输出电路1031和第二参考输出电路1032，分别根据相应的控制信号来输出相应的参考信号。在这里，如果第一放电子电路1011和第二放电子电路1012中出现参数误差，可以通过测试模式(test mode)来调整第一控制信号(cm_sesa《0》)/第二控制信号(cm_sesa《1》)的电平状态，进而调整第一参考信号(yio_ref《0》)和第二参考信号(yio_ref《1》)的电平状态，进而补偿工艺上带来的误差，校正灵敏放大电路的放大裕度(sense margin)，进而保证灵敏放大电路的性能。一般来说，第一控制信号和第二控制信号的调节仅发生在出厂前或者维修过程中，在用户正常使用过程中一般为固定好的，否则容易造成系统宕机。
103.在一种具体的实施例中，第一参考输出电路1031包括第七晶体管207、第八晶体管208和第九晶体管209；其中，
104.第七晶体管207的第一管脚，与第八晶体管208的第一管脚连接，用于接收第一控制信号(cm_sesa《0》)；
105.第七晶体管207的第三管脚，与第八晶体管208的第二管脚和第九晶体管209的第一管脚连接，用于输出第一参考信号(yio_ref《0》)；
106.第七晶体管207的第二管脚与第四电源信号(vccz)连接，第八晶体管208的第三管脚与地信号(vssz)连接，第九晶体管209的第二管脚和第三管脚均与地信号连接。
107.另外，第二参考输出电路1032包括第十晶体管210、第十一晶体管211和第十二晶体管212；
108.第十晶体管210的第一管脚，与第十一晶体管211的第一管脚连接，用于接收第二控制信号(cm_sesa《1》)；
109.第十晶体管210的第三管脚，与第十一晶体管211的第二管脚和第十二晶体管212的第一管脚连接，用于输出第二参考信号(yio_ref《1》)；
110.第十晶体管210的第二管脚与第五电源信号(vccz)连接，第十一晶体管211的第三管脚与地信号(vssz)连接，第十二晶体管212的第二管脚和第三管脚均与地信号连接。
111.一般来说，第七晶体管207和第十晶体管210采用p型晶体管。在本技术实施例中，第一参考输出电路1031和第二参考输出电路1032均设置在参考信号一侧，好处是在电源信号vccz/地信号vssz之间做选择，电位比较固定。如果分别放在参考信号和待传输信号的两侧，其缺点是：在待传输信号一侧，yio信号被放电至电平很低时，p型晶体管控制传输低电位能力差，效率不高，而且易受干扰，实际控制效率会低于预期。
112.在一些实施例中，为了保证第一连接端和第三连接端在放大过程开始前处于相同的电平状态，灵敏放大电路10还需要设置预充电电路。预充电电路，用于接收预充电信号，并基于预充电信号对放电电路101和信号放大电路进行预充电处理，以使得第一连接端和第三连接端均处于预设电平状态。
113.需要说明的是，预充电电路的输入为预充电信号(eq)，在预充电信号(eq)有效的情况下，预充电电路将第一连接端和第二连接端预充电到预设电平状态。在这里，预设电平状态可以根据实际应用场景确定。
114.在一种具体的实施例中，请参见图8，预充电电路包括第十三晶体管213、第十四晶体管214和第十五晶体管215；其中，
115.第十三晶体管213、第十四晶体管214和第十五晶体管215各自的第一管脚均与预充电信号(eq)连接；
116.第十三晶体管213的第二管脚与第六电源信号连接，第十四晶体管214的第二管脚与第七电源信号连接；
117.第十三晶体管213的第三管脚和第十五晶体管215的第二管脚均连接到第一连接端；第十四晶体管214的第三管脚与第十五晶体管215的第三管脚均连接到第三连接端。
118.在相关技术中，如图4所示，由于放电电路位于两对交叉耦合晶体管下方，预充电电路需要包括两部分：第一部分包括3个预充电管，位于第一对交叉耦合晶体管上方，第二部分包括2个预充电管，位于第二对交叉耦合的晶体管的外侧。
119.应理解，在dram的工作过程中，在每次读操作结束后，yio信号的电平状态会被重置为固定值(vcc)。在本技术实施例中，放电电路101位于两对交叉耦合晶体管之间，在读操作结束后，由于yio信号的电平状态为固定值(vcc)，此时放电电路中的两个放电路径都会处于导通状态，所以整体电路可以由第一部分预充电电路中的3个预充电管进行预充电。
120.也就是说，如图8所示，本技术实施例提供的灵敏放大电路可以省去第二部分预充电电路中的2个预充电管(即图4中虚线框住的部分)，对于整体灵敏放大电路而言，由于预充电管的数量减少，在灵敏放大过程中放电路径的总电容较小，放电所需的时间减少，从而缩短了信号放大(sense)过程所需要的时间。
121.另外，在本技术实施例中，由于预充电管的数量减少，势必导致预充电过程所需要的时间增加，这一问题可以通过调整预充电管的性能参数予以解决。
122.在前述内容中，第一晶体管201、第二晶体管202、第五晶体管205、第六晶体管206、第八晶体管208、第九晶体管209、第十一晶体管211和第十二晶体管212为n型沟道场效应管；第三晶体管203、第四晶体管204、第七晶体管207、第十晶体管210、第十三晶体管213、第十四晶体管214和第十五晶体管215为p型沟道场效应管；
123.其中，n型沟道场效应管的第一管脚为栅极管脚，n型沟道场效应管的第二管脚为漏极管脚，n型沟道场效应管的第三管脚为源极管脚，p型沟道场效应管的第一管脚为栅极管脚，p型沟道场效应管的第二管脚为源极管脚，p型沟道场效应管的第三管脚为漏极管脚。
124.另外，在前述内容中，第一电源信号～第七电源信号就可以具有相同的电平状态，也可以具有不同的电平状态，需要根据实际应用场景确定。
125.另外，灵敏放大电路10还包括输出驱动电路104。在一些实施例中，参见图10，其示出了本技术实施例提供的一种输出驱动电路104的结构示意图。如图10所示，输出驱动电路104，用于接收第一目标放大信号(yionloc)和第二目标放大信号(yioloc)，并对第一目标放大信号(yionloc)和第二目标放大信号(yioloc)进行驱动处理，输出目标数据信号(data)。
126.需要说明的是，输出驱动电路104的输出端与数据总线相连，用于根据第一目标放大信号(yionloc)和第二目标放大信号(yioloc)，确定目标数据信号(data)，并将目标数据信号(data)输出给数据总线。
127.示例性地，在第一目标放大信号的电平状态低于第二目标放大信号的电平状态的
情况下，目标数据信号的电平状态为第一电平状态；在第一目标放大信号的电平状态高于第二目标放大信号的电平状态的情况下，目标数据信号的电平状态为第二电平状态。
128.在一种具体的实施例中，输出驱动电路104包括第一输出驱动子电路1041和第二输出驱动子电路1042；第一输出驱动子电路1041包括第一反相器和第一晶体组，第二输出驱动子电路1042包括第二反相器和第二晶体管组；其中；
129.第一反相器的输入端与第一连接端连接，且第一反相器的输出端与第一晶体管组连接；第二反相器的输入端与第三连接端连接，且第二反相器的输出端与第二晶体管组连接。
130.还需要说明的是，如图10所示，第一输出驱动电路1041包括第一反相器和第一晶体管组，用于接收第一目标放大信号(yionloc)，并输出目标数据信号(data)和反相数据信号(data_n)；第二输出驱动电路1042包括第二反相器和第二晶体管组，用于接收第二目标放大信号(yioloc)，并输出目标数据信号(data)和反相数据信号(data_n)，以便后续使用。
131.另外，与相关技术(请参见图5)相比，第一输出驱动电路1041和第二输出驱动电路1042各自额外包括一个反相器，第一目标放大信号(yionloc)和第二目标放大信号(yioloc)分别通过反相器后进入后续晶体管，从而保证信号放大电路的输出端yionloc和yioloc上的电容一致，优化输出端负载不一致的问题。
132.示例性地，如图10所示，对于第一输出驱动电路1041，第一晶体管组包括晶体管301、晶体管302、晶体管303、晶体管304、晶体管305和晶体管306。晶体管301的第一端与第一反相器的输出端连接，晶体管301的第三端与晶体管305的第二端连接，晶体管305的第三端与晶体管306的第二端连接；晶体管306的第三端与地信号连接；晶体管302、晶体管303、晶体管304各自的第二端分别与电源信号连接。
133.晶体管301的第二端、晶体管302的第三端、晶体管303的第三端、晶体管304的第三端形成连接点，且用于输出目标数据信号(data)；晶体管302的第一端连接到晶体管301的第一端，晶体管303的第一端连接到晶体管305的第一端且用于输出反相数据信号(data_n)。
134.另外，晶体管304的第一端连接到晶体管306的第一端且用于确定复位信号(rst)。在这里，rst信号用于复位过程，该过程与本技术实施例的技术方案不太相关，不予过多解释。
135.在这里，晶体管301、晶体管305和晶体管306为n型场效应管，晶体管302、晶体管303和晶体管304为p型场效应管，且p型场效应管的第一端为栅极管脚。在本技术实施例中，p型场效应管的第二端为源极管脚，p型场效应管的第三端为漏极管脚，且n型场效应管的第一端为栅极管脚，n型场效应管的第二端为漏极管脚，n型场效应管的第三端为源极管脚。
136.示例性地，如图10所示，对于第二输出驱动电路1042，第二晶体管组包括晶体管307、晶体管308、晶体管309和晶体管310。其中，晶体管307的第一端与第二反相器的输出端、晶体管308的第一端连接，晶体管308和晶体管309的第二端分别与电源信号连接；晶体管307的第三端和晶体管310的第二端连接，晶体管310的第三端接地。
137.晶体管307的第二端、晶体管308的第三端、晶体管309的第三端形成连接点，且用于输出反相数据信号(data)；晶体管309的第一端连接到晶体管310的第一端且用于输出目标数据信号(data_n)。
138.在这里，晶体管307和晶体管310为n型场效应管，晶体管308和晶体管309为p型场效应管。
139.请参见图11，其示出了本技术实施例提供的另一种灵敏放大电路10的具体结构示意图。图11与图8的区别在于：图11中多了com控制电路，com控制可以接收一些控制信号如yio_en、eqn，以及电源信号vcc，进行一些逻辑处理后得到com信号。
140.在这里，com控制电路的用于在不同的工作阶段发挥控制作用，即根据yio_en、eqn、vcc等输出com信号，com信号在整个灵敏放大电路10的信号放大(sense)过程中均为地信号。
141.对于图11来说，本技术实施例中的灵敏放大电路10至少具有以下优点：
142.(1)在每次读结束后，yio信号的电平状态都会重置为vcc，所以在复位(reset)的过程中，灵敏放大电路中的左右的两个放电子电路(放电path)都会处于导通的状态，com控制电路也可以通过最上方的三个预充电管进行充电。
143.(2)与相关技术相比，灵敏放大电路10将放电path移到了交叉耦合(cross-coupling)的4个晶体管中间，从而节省了两个预充电管(图4虚线框住的地方)，这样可以减少放电路径的总电容，加之电路面积减小，所以灵敏放大电路10能够缩短了sense过程的需要的时间。
144.(3)灵敏放大电路在输出yionloc和yioloc后各接了两个反相器(inv)，即第一输出驱动电路中的第一反相器和第二输出驱动电路中的第二反相器，这样使得信号放大电路的输出端yionloc和yioloc上的电容一致，优化输出端负载不一致导致sense margin存在偏差的问题。
145.(4)与相关技术相比，灵敏放大电路10减少了两个预充电管，电路布局(layout)面积减小，并且缩短了sense过程消耗的时间，但是可能会造成预充电阶段的消耗时间增长。
146.另外，对于电路来说，由于减少两个eq的管子，会导致sense结束后的预充电阶段时间比原来的结构长，但是这可以通过适当增大上方的预充电管来缓解预充电阶段时间增加的问题。而且，该电路可以在sense过程时间比较紧张，但是对预充电过程时间不是很苛刻的情况下使用。
147.综上所述，本技术实施例提供了一种新的灵敏放大电路，将放电电路设置于信号放大电路中的两对交叉耦合的晶体管之间，并且减少了预充电管的数量，至少具有以下优点：
148.(1)通过减少预充电管减少灵敏放大电路的整体电容，使得放大过程中需要放电的总电容减少，提高放大速度，减少放大过程需要的时间。
149.(2)灵敏放大电路中的两个放电路径具有对称的结构，从而减少制造工艺带来的偏差。
150.(3)灵敏放大电路在在易受噪声影响的区域增加mos cap结构(即第一参考输出电路和第二参考输出电路)，从而降低噪声的影响。
151.(4)由于灵敏放大电路包括第一参考输出电路和第二参考输出电路，可以在测试模式(test mode)下调节第一参考信号和第二参考信号的电平状态，进而能够调节灵敏放大电路的灵敏放大性能，即灵敏放大电路引入了带fuse控制的结构来调节sense特性。
152.(5)第一参考输出电路和第二参考输出电路均设置在参考信号一侧，好处是在
vccz/vssz之间做选择，电位比较固定。如果分别放在两侧，缺点是：在输入一侧，yio信号被放电至电平很低时，p型晶体管控制传输低电位能力差，效率不高，而且易受干扰，实际控制效率会低于预期。
153.(6)灵敏放大电路采用单端yio信号进行灵敏放大，能够节省yio线道，节省功耗。
154.本技术实施例提供了一种灵敏放大电路，该灵敏放大电路包括放电电路和信号放大电路，且信号放大电路包括第一交叉耦合管组和第二交叉耦合管组，放电电路连接于第一交叉耦合管组和第二交叉耦合管组之间；其中，放电电路，用于接收待传输信号和参考信号，并基于待传输信号和参考信号分别进行放电处理，得到待处理信号；信号放大电路，用于对待处理信号进行放大，得到目标放大信号。这样，本技术实施例提供了一种新的灵敏放大电路，将放电电路设置于两对交叉耦合管组之间，能够缩短灵敏放大过程所需要的时间，进而提升dram的性能。
155.在本技术的再一实施例中，参见图12，其示出了本技术实施例提供的一种半导体存储器40的结构示意图。如图12所示，该半导体存储器40包括前述实施例任一项的灵敏放大电路10。
156.在一些实施例中，该半导体存储器40至少包括动态随机存取存储器dram。
157.在本技术实施例中，本技术实施例提供了一种新的灵敏放大电路，将放电电路设置于两对交叉耦合管组之间，能够缩短灵敏放大过程所需要的时间，进而提升dram的性能。
158.以上，仅为本技术的较佳实施例而已，并非用于限定本技术的保护范围。
159.需要说明的是，在本技术中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
160.上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
161.本技术所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
162.本技术所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
163.本技术所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
164.以上，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以权利要求的保护范围为准。

技术特征：
1.一种灵敏放大电路，其特征在于，所述灵敏放大电路包括放电电路和信号放大电路，且所述信号放大电路包括第一交叉耦合管组和第二交叉耦合管组，所述放电电路连接于所述第一交叉耦合管组和所述第二交叉耦合管组之间；其中，所述放电电路，用于接收待传输信号和参考信号，并基于所述待传输信号和参考信号分别进行放电处理，得到待处理信号；所述信号放大电路，用于对所述待处理信号进行放大，得到目标放大信号。2.根据权利要求1所述的灵敏放大电路，其特征在于，所述放电电路包括第一放电子电路和第二放电子电路；其中，所述第一放电子电路，用于接收所述待传输信号，并基于所述待传输信号进行放电处理，得到第一待处理信号；所述第二放电子电路，用于接收所述参考信号，并基于所述参考信号进行放电处理，得到第二待处理信号；所述信号放大电路，具体用于对所述第一待处理信号进行放大，得到第一目标放大信号；以及对所述第二待处理信号进行放大，得到第二目标放大信号。3.根据权利要求2所述的灵敏放大电路，其特征在于，所述第一放电子电路在靠近所述第一交叉耦合管组的一侧设置有第一连接端，且所述第一放电子电路在靠近所述第二交叉耦合管组的一侧设置有第二连接端；所述第一放电子电路包括a个第一晶体管，且所述a个第一晶体管各自的第一管脚与所述待传输信号连接，所述a个第一晶体管各自的第三管脚均与所述第二连接端连接；所述a个第一晶体管各自的第二管脚均与所述第一连接端连接，且所述第一连接端用于输出所述第一待处理信号，或者用于输出第一目标放大信号；其中，a为正整数。4.根据权利要求3所述的灵敏放大电路，其特征在于，所述第二放电子电路在靠近所述第一交叉耦合管组的一侧设置有第三连接端，且所述第二放电子电路在靠近所述第二交叉耦合管组的一侧设置有第四连接端；所述第二放电子电路包括b个第二晶体管，且所述b个第二晶体管各自的第一管脚与所述参考信号连接，所述b个第二晶体管各自的第三管脚均与所述第四连接端连接；所述b个第二晶体管各自的第二管脚均与所述第三连接端连接，且所述第三连接端用于输出所述第二待处理信号，或者用于输出第二目标放大信号；其中，b为正整数。5.根据权利要求4所述的灵敏放大电路，其特征在于，所述第一交叉耦合管组包括第三晶体管和第四晶体管；其中，所述第三晶体管的第一管脚、所述第四晶体管的第三管脚均与所述第三连接端连接；所述第三晶体管的第三管脚、所述第四晶体管的第一管脚均与所述第一连接端连接；所述第三晶体管的第二管脚与第一电源信号连接，所述第四晶体管的第二管脚与第二电源信号连接。6.根据权利要求5所述的灵敏放大电路，其特征在于，所述第二交叉耦合管组包括第五晶体管和第六晶体管；其中，所述第五晶体管的第一管脚与所述第三连接端连接，所述第六晶体管的第一管脚与所
述第一连接端连接；所述第五晶体管的第二管脚与所述第二连接端连接，所述第六晶体管的第二管脚与所述第四连接端连接；所述第五晶体管的第三管脚和所述第六晶体管的第三管脚均与地信号连接。7.根据权利要求4所述的灵敏放大电路，其特征在于，在b为4的情况下，所述参考信号包括第一参考信号、第二参考信号、第三电源信号和地信号，所述b个第二晶体管包括第二一晶体管、第二二晶体管、第二三晶体管和第二四晶体管；其中，所述第二一晶体管的第一管脚与第一参考信号连接，所述第二二晶体管的第一管脚与第二参考信号连接，所述第二三晶体管的第一管脚与第三电源信号连接，所述第二四晶体管的第一管脚与地信号连接。8.根据权利要求7所述的灵敏放大电路，其特征在于，所述灵敏放大电路还包括第一参考输出电路和第二参考输出电路；其中，所述第一参考输出电路，用于接收第一控制信号，并根据所述第一控制信号输出所述第一参考信号；所述第二参考输出电路，用于接收第二控制信号，并根据所述第二控制信号输出所述第二参考信号。9.根据权利要求8所述的灵敏放大电路，其特征在于，所述第一参考输出电路包括第七晶体管、第八晶体管和第九晶体管；其中，所述第七晶体管的第一管脚，与所述第八晶体管的第一管脚连接，用于接收所述第一控制信号；所述第七晶体管的第三管脚，与所述第八晶体管的第二管脚和所述第九晶体管的第一管脚连接，用于输出所述第一参考信号；所述第七晶体管的第二管脚与第四电源信号连接，所述第八晶体管的第三管脚与地信号连接，所述第九晶体管的第二管脚和第三管脚均与地信号连接。10.根据权利要求8所述的灵敏放大电路，其特征在于，所述第二参考输出电路包括第十晶体管、第十一晶体管和第十二晶体管；所述第十晶体管的第一管脚，与所述第十一晶体管的第一管脚连接，用于接收所述第二控制信号；所述第十晶体管的第三管脚，与所述第十一晶体管的第二管脚和所述第十二晶体管的第一管脚连接，用于输出所述第二参考信号；所述第十晶体管的第二管脚与第五电源信号连接，所述第十一晶体管的第三管脚与地信号连接，所述第十二晶体管的第二管脚和第三管脚均与地信号连接。11.根据权利要求4所述的灵敏放大电路，其特征在于，所述灵敏放大电路还包括预充电电路；所述预充电电路，用于接收预充电信号，并基于所述预充电信号对所述放电电路和所述信号放大电路进行预充电处理，以使得所述第一连接端和所述第三连接端均处于预设电平状态。12.根据权利要求11所述的灵敏放大电路，其特征在于，所述预充电电路包括第十三晶体管、第十四晶体管和第十五晶体管；其中，
所述第十三晶体管、第十四晶体管和第十五晶体管各自的第一管脚均与所述预充电信号连接；所述第十三晶体管的第二管脚与第六电源信号连接，第十四晶体管的第二管脚与第七电源信号连接；所述第十三晶体管的第三管脚和第十五晶体管的第二管脚均连接到所述第一连接端；所述第十四晶体管的第三管脚与第十五晶体管的第三管脚均连接到所述第三连接端。13.根据权利要求4所述的灵敏放大电路，其特征在于，所述灵敏放大电路还包括输出驱动电路；其中，所述输出驱动电路，用于接收所述第一目标放大信号和所述第二目标放大信号，并对所述第一目标放大信号和所述第二目标放大信号进行驱动处理，输出目标数据信号；其中，在所述第一目标放大信号的电平状态低于所述第二目标放大信号的电平状态的情况下，所述目标数据信号的电平状态为第一电平状态；在所述第一目标放大信号的电平状态高于所述第二目标放大信号的电平状态的情况下，所述目标数据信号的电平状态为第二电平状态。14.根据权利要求13所述的灵敏放大电路，其特征在于，所述输出驱动电路包括第一输出驱动子电路和第二输出驱动子电路；所述第一输出驱动子电路包括第一反相器和第一晶体管组，所述第二输出驱动子电路包括第二反相器和第二晶体管组；其中；所述第一反相器的输入端与所述第一连接端连接，且所述第一反相器的输出端与所述第一晶体管组连接；所述第二反相器的输入端与所述第三连接端连接，且所述第二反相器的输出端与所述第二晶体管组连接。15.根据权利要求4-12任一项所述的灵敏放大电路，其特征在于，第一晶体管、第二晶体管、第五晶体管、第六晶体管、第八晶体管、第九晶体管、第十一晶体管和第十二晶体管为n型沟道场效应管；第三晶体管、第四晶体管、第七晶体管、第十晶体管、第十三晶体管、第十四晶体管和第十五晶体管为p型沟道场效应管；其中，所述n型沟道场效应管的第一管脚为栅极管脚，所述n型沟道场效应管的第二管脚为漏极管脚，所述n型沟道场效应管的第三管脚为源极管脚，所述p型沟道场效应管的第一管脚为栅极管脚，所述p型沟道场效应管的第二管脚为源极管脚，所述p型沟道场效应管的第三管脚为漏极管脚。16.一种半导体存储器，其特征在于，包括如权利要求1至15任一项所述的灵敏放大电路。17.根据权利要求16所述的半导体存储器，其特征在于，所述半导体存储器至少包括动态随机存取存储器。

技术总结
本申请实施例提供了一种灵敏放大电路和半导体存储器，该灵敏放大电路包括放电电路和信号放大电路，且信号放大电路包括第一交叉耦合管组和第二交叉耦合管组，放电电路连接于第一交叉耦合管组和第二交叉耦合管组之间；其中，放电电路，用于接收待传输信号和参考信号，并基于待传输信号和参考信号分别进行放电处理，得到待处理信号；信号放大电路，用于对待处理信号进行放大，得到目标放大信号。这样，本申请实施例提供了一种新的灵敏放大电路，将放电电路设置于两对交叉耦合管组之间，能够缩短信号放大过程所需要的时间，提升灵敏放大电路的放大性能。放大性能。放大性能。


技术研发人员：武贤君
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：2022.02.11
技术公布日：2023/8/23