一种基于DICE的抗多节点和时钟单粒子翻转的锁存器的制作方法

一种基于dice的抗多节点和时钟单粒子翻转的锁存器
技术领域
1.本发明涉及一种新型锁存器，特别是一种基于dice的抗多节点单粒子翻转和时钟信号单粒子翻转的d型锁存器，属于电路级抗辐照加固技术领域。


背景技术：

2.随着我国航天领域的不断发展，航天器件的研制越来越重要。航天器件工作环境中存在着大量的粒子辐射：宇宙射线，太阳耀斑辐射，内外范艾伦辐射带等。作为各种航天器系统的核心，半导体和微电子器件对于辐射十分敏感，辐射会对其性能和功能造成不同程度的影响，使航天器短暂失效或者永久失效，辐射已经成为航天器件发生故障的主要因素。抗辐照集成电路已经成为支撑整个航天应用的关键技术。
3.由于辐射粒子的种类及能量的不同并且依据产生的机理的不同，辐照效应可以分为：总剂量效应，单粒子效应，位移损伤效应。单粒子效应是一种瞬态效应，单个高能粒子入射到半导体器件后，会在其入射轨迹上发生电离反应并产生大量的电子空穴对，在电场力的作用下，这些电子空穴对被半导体材料器件灵敏节点收集，半导体材料器件会发生瞬时性或者永久性的故障。
4.单粒子效应可以分为两类：永久性的硬错误和非永久性的软错误。硬错误可分为单粒子烧毁(seb)、单粒子栅穿(segr)等；软错误可分为单粒子翻转(seu)、单粒子瞬态(set)等。单粒子翻转是指单个高能粒子入射到半导体器件后，产生的电荷被敏感节点收集，导致存储电路的逻辑状态发生翻转，导致软错误。单粒子瞬态是指单个高能粒子入射到半导体器件后，产生的电荷被敏感节点收集，产生瞬态电流或者瞬态电压，瞬态电流或电压在电路中传播，导致软错误。工艺尺寸的缩减使得供电电压减小，节点电容减小，电气屏蔽减弱等等，进而使得单粒子效应中的软错误产生概率增加，单粒子翻转、单粒子瞬态等软错误将成为航天器件发生故障的主要原因，针对软错误的抗辐照加固技术将成为人们研究的重点。
5.抗辐照集成电路加固方法通常分为三种：系统级加固，器件级加固，电路级加固。电路级加固通常为设计加固(rhbd)，设计加固通过改进电路、版图等来提高集成电路的抗辐照性能，无需更改工艺，成本低，具有广泛的适用性，是目前主流的加固方法。dice结构是目前一个应用广泛的针对单粒子效应的电路级抗辐照加固结构。传统dice结构是由4个相互耦合的反相器所组成，两两晶体管构成敏感节点对，其中任意一个节点发生单粒子翻转不会改变其他节点的数据，翻转的数据不会被锁存。但是dice结构也存在缺点：1、其无法免疫从时钟端引入的单粒子翻转；2、随着器件尺寸的缩减，dice的敏感节点的间距不断减小，单个高能粒子的作用范围扩大，能够对多个节点产生影响，dice结构的加固效果降低。


技术实现要素：

6.本发明的技术解决问题：基于电路级设计加固，对dice结构进行改进，提供一种抗单粒子翻转能力显著提高的d型锁存器。
7.本发明的技术解决方案是：
8.一种基于dice的抗多节点和时钟单粒子翻转的锁存器，包括：输入电路、锁存电路、输出电路、时钟信号电路clk1和时钟信号电路clk2；
9.输入电路：接收外部传来的数据信号d，对所述数据信号d进行翻转，获得数据信号d’并传输至锁存电路；
10.时钟信号电路clk1：接收外部传来的第一时钟信号clk，进行翻转获得第二时钟信号并传输至锁存电路以控制锁存电路工作状态；第二时钟信号包括：进行一次翻转的共节点clkn1的时钟信号和进行两次翻转的共节点clknn1的时钟信号；
11.时钟信号电路clk2：接收外部传来的第一时钟信号clk，进行翻转获得第三时钟信号并传输至锁存电路以控制锁存电路工作状态，第三时钟信号包括：进行一次翻转的共节点clkn2的时钟信号和进行两次翻转的共节点clknn2的时钟信号；
12.锁存电路：受时钟信号电路clk1的第二时钟信号和时钟信号电路clk2的第三时钟信号控制，在第一时钟信号clk为高电平时，接收输入电路传输的数据信号d’，锁存电路处于透明状态，对输入电路实时输入的数据信号d’进行翻转处理，获得数据信号d”并将数据信号d”传输至输出电路；在第一时钟信号clk为低电平时，不接收输入电路传输的数据信号d’，锁存电路处于锁存状态，锁存第一时钟信号clk为高电平时最后接收到的输入电路传输的数据信号d’，对翻转数据信号d’，进行翻转处理，获得数据信号d”，并将数据信号d”重复传输至输出电路；
13.输出电路：接收锁存电路传输的数据信号d”，对锁存电路传输的数据信号d”进行n次翻转并输出输出信号，n为正整数。
14.优选地，共节点clkn1的时钟信号和共节点clkn2的时钟信号的电平高低同步。
15.优选地，共节点clknn1的时钟信号和共节点clknn2的时钟信号的电平高低同步。
16.优选地，在第一时钟信号clk为低电平时，共节点clkn1的时钟信号和共节点clkn2的时钟信号的电平为高电平，共节点clknn1的时钟信号和共节点clknn2的时钟信号的电平为低电平。
17.优选地，输出电路对锁存电路传输的数据信号进行n次翻转并输出输出信号，n≧3且为奇数，输出电路输出信号的电平高低与数据信号d的电平高低保持一致。
18.优选地，时钟信号电路clk1包括：反相器inv1和反相器inv2；
19.反相器inv1包括：pmos管p1和nmos管n1；
20.pmos管p1的源极连接电源电压vdd，pmos管p1的栅极接收第一时钟信号clk；
21.nmos管n1的源极接地，nmos管n1的栅极接收第一时钟信号clk，nmos管n1的漏极与pmos管p1的漏极连接，形成共节点clkn1，共节点clkn1作为输出端，输出第二时钟信号；
22.反相器inv2包括：pmos管p2和nmos管n2；
23.pmos管p2的源极连接电源电压vdd，pmos管p2的栅极接收共节点clkn1输出的第二时钟信号；
24.nmos管n2的源极接地，nmos管n2的栅极接收共节点clkn1的时钟信号，nmos管n2的漏极与pmos管p2的漏极连接，形成共节点clknn1，共节点clknn1作为输出端，输出第二时钟信号。
25.优选地，时钟信号电路clk2包括：反相器inv3和反相器inv4；
26.反相器inv3包括：pmos管p3和nmos管n3；
27.pmos管p3的源极连接电源电压vdd，pmos管p3的栅极接收第一时钟信号clk；
28.nmos管n3的源极接地，nmos管n3的栅极接收第一时钟信号clk，nmos管n3的漏极与pmos管p3的漏极连接，形成共节点clkn2，共节点clkn2作为输出端，输出第三时钟信号；
29.反相器inv4包括：pmos管p4、nmos管n4；
30.pmos管p4的源极连接电源电压vdd，pmos管p4的栅极接收共节点clkn2输出的第三时钟信号；
31.nmos管n4的源极接地，nmos管n4的栅极接收共节点clkn2的时钟信号，nmos管n4的漏极与pmos管p4的漏极连接，形成共节点clknn2，共节点clknn2作为输出端，输出第三时钟信号。
32.优选地，输入电路包括：延迟结构和c单元c1；
33.延迟结构包括：反相器inv6和反相器inv7；
34.反相器inv6包括：pmos管p28、nmos管n28；
35.pmos管p28的源极连接电源电压vdd，pmos管p28的栅极接收外部输入的数据信号d；
36.nmos管n28的源极接地，nmos管n28的栅极接收数据信号d，nmos管n28的漏极与pmos管p28的漏极连接，形成共节点d0；
37.反相器inv7包括：pmos管p29、nmos管n29；
38.pmos管p29的源极连接电源电压vdd，pmos管p29的栅极接收共节点d0的信号；
39.nmos管n29的源极接地，nmos管n29的栅极接收共节点d0的信号，nmos管n29的漏极与pmos管p29的漏极连接，形成共节点d1；
40.c单元c1包括：pmos管p5、pmos管p6、nmos管n5和nmos管n6；
41.pmos管p5的源极连接电源电压vdd，pmos管p5的栅极接收外部输入的数据信号d；
42.pmos管p6的源极连接pmos管p5的漏极，pmos管p6的栅极接收共节点d1的信号；
43.nmos管n5的源极接地，nmos管n5的栅极接收外部输入的数据信号d；
44.nmos管n6的源极连接nmos管n5的漏极，nmos管n6的栅极接收共节点d1的信号，nmos管n6的漏极连接pmos管p6的漏极，形成共节点dn，共节点dn作为输出端，输出数据信号d’。
45.优选地，锁存电路包括：时钟控制的传输单元c2、时钟控制的传输单元c3、时钟控制的传输单元c4、时钟控制的传输单元c5和dice结构；
46.时钟控制的传输单元c2包括：pmos管p7、pmos管p8、nmos管n7和nmos管n8；
47.pmos管p7的源极连接电源电压vdd，pmos管p7的栅极接收共节点dn输出的数据信号d’；
48.pmos管p8的源极连接pmos管p7的漏极，pmos管p8的栅极接收共节点clkn1输出的第二时钟信号；
49.nmos管n7的源极接地，nmos管n7的栅极接收共节点dn输出的数据信号d’；
50.nmos管n8的源极连接nmos管n7的漏极，nmos管n8的栅极接收共节点clknn1输出的第二时钟信号，nmos管n8的漏极连接pmos管p8的漏极，形成共节点n5；
51.时钟控制的传输单元c3包括：pmos管p9、pmos管p10、nmos管n9和nmos管n10；
52.pmos管p9的源极连接电源电压vdd，pmos管p9的栅极接收共节点dn输出的数据信号d’；
53.pmos管p10的源极连接pmos管p9的漏极，pmos管p10的栅极接收共节点clkn2输出的第三时钟信号；
54.nmos管n9的源极接地，nmos管n9的栅极接收共节点dn输出的数据信号d’；
55.nmos管n10的源极连接nmos管n9的漏极，nmos管n10的栅极接收共节点clknn2输出的第三时钟信号，nmos管n10的漏极连接pmos管p10的漏极，形成共节点n4；
56.时钟控制的传输单元c4包括：pmos管p11、pmos管p12、nmos管n11和nmos管n12；
57.pmos管p11的源极连接电源电压vdd，pmos管p11的栅极接收共节点dn输出的数据信号d’；
58.pmos管p12的源极连接pmos管p11的漏极，pmos管p12的栅极接收共节点clkn1输出的第二时钟信号；
59.nmos管n11的源极接地，nmos管n11的栅极接收共节点dn输出的数据信号d’；
60.nmos管n12的源极连接nmos管n11的漏极，nmos管n12的栅极接收共节点clknn1输出的第二时钟信号，nmos管n12的漏极连接pmos管p12的漏极，形成共节点n2；
61.时钟控制的传输单元c5包括：pmos管p13、pmos管p14、nmos管n13和nmos管n14；
62.pmos管p13的源极连接电源电压vdd，pmos管p13的栅极接收共节点n5的信号；
63.pmos管p14的源极连接pmos管p13的漏极，pmos管p14的栅极接收共节点clkn1输出的第二时钟信号；
64.nmos管n13的源极接地，nmos管n13的栅极接收共节点n5的信号；
65.nmos管n14的源极连接nmos管n13的漏极，nmos管n14的栅极接收共节点clknn1输出的第二时钟信号，nmos管n14的漏极连接pmos管p14的漏极，形成共节点n6输出数据信号d”；
66.dice结构包括：传输单元c9、时钟控制的传输单元c10、传输单元c11和时钟控制的传输单元c12；
67.传输单元c9包括：pmos管p22和nmos管n22；
68.pmos管p22的源极连接电源电压vdd，pmos管p22的栅极接收共节点n4的信号；
69.nmos管n22的源极接地，nmos管n22的栅极接收共节点n2的信号，nmos管n22的漏极连接pmos管p22的漏极，形成共节点n1输出数据信号d”；
70.时钟控制的传输单元c10包括：pmos管p23、pmos管p24、nmos管n23、nmos管n24；
71.pmos管p23的源极连接电源电压vdd，pmos管p23的栅极接收共节点n1输出的数据信号d”；
72.pmos管p24的源极连接pmos管p23的漏极，pmos管p24的栅极接收共节点clknn1输出的第二时钟信号，pmos管p24的漏极连接共节点n2；
73.nmos管n23的源极接地，nmos管n23的栅极接收共节点n3输出的数据信号d”；
74.nmos管n24的源极连接nmos管n23的漏极，nmos管n24的栅极接收共节点clkn1输出的第二时钟信号，nmos管n24的漏极连接共节点n2；
75.传输单元c11包括：nmos管n25、pmos管p25；
76.pmos管p25的源极连接电源电压vdd，pmos管p25的栅极接收共节点n2的信号；
77.nmos管n25的源极接地，nmos管n25的栅极接收共节点n4的信号，nmos管n25的漏极连接pmos管p25的漏极，形成共节点n3输出数据信号d”；
78.时钟控制的传输单元c12包括：pmos管p26、pmos管p27、nmos管n26和nmos管n27；
79.pmos管p26的源极连接电源电压vdd，pmos管p26的栅极接收共节点n3输出的数据信号d”；
80.pmos管p27的源极连接pmos管p26的漏极，pmos管p27的栅极接收共节点clknn2输出的第三时钟信号，pmos管p27的漏极连接共节点n4；
81.nmos管n26的源极接地，nmos管n26的栅极接收共节点n1输出的数据信号d”；
82.nmos管n27的源极连接nmos管n26的漏极，nmos管n27的栅极接收共节点clkn2输出的第三时钟信号，nmos管n27的漏极连接共节点n4。
83.优选地，输出电路包括：c单元c6、c单元c7、c单元c8和反相器inv5；
84.c单元c6包括：pmos管p15、pmos管p16、nmos管n15和nmos管n16；
85.pmos管p15的源极连接电源电压vdd，pmos管p15的栅极接收共节点n3输出的数据信号d”；
86.pmos管p16的源极连接pmos管p15的漏极，pmos管p16的栅极接收共节点n6输出的数据信号d”；
87.nmos管n15的源极接地，nmos管n15的栅极接收共节点n3输出的数据信号d”；
88.nmos管n16的源极连接nmos管n15的漏极，nmos管n16的栅极接收共节点n6输出的数据信号d”，nmos管n16的漏极连接pmos管p16的漏极，形成共节点n7；
89.c单元c7包括：pmos管p17、pmos管p18、nmos管n17和nmos管n18；
90.pmos管p17的源极连接电源电压vdd，pmos管p17的栅极接收共节点n6输出的数据信号d”；
91.pmos管p18的源极连接pmos管p17的漏极，pmos管p18的栅极接收共节点n1输出的数据信号d”；
92.nmos管n17的源极接地，nmos管n17的栅极接收共节点n6输出的数据信号d”；
93.nmos管n18的源极连接nmos管n17的漏极，nmos管n18的栅极接收共节点n1输出的数据信号d”，nmos管n18的漏极连接pmos管p18的漏极，形成共节点n8；
94.c单元c8包括：pmos管p19、pmos管p20、nmos管n19和nmos管n20；
95.pmos管p19的源极连接电源电压vdd，pmos管p19的栅极接收共节点n7的信号；
96.pmos管p20的源极连接pmos管p19的漏极，pmos管p20的栅极接收共节点n8的信号；
97.nmos管n19的源极接地，nmos管n19的栅极接收共节点n7的信号；
98.nmos管n20的源极连接nmos管n19的漏极，nmos管n20的栅极接收共节点n8的信号，nmos管n20的漏极连接pmos管p20的漏极，形成共节点qn；
99.反相器inv5包括：pmos管p21和nmos管n21；
100.pmos管p21的源极连接电源电压vdd，pmos管p21的栅极接收共节点qn信号；
101.nmos管n21的源极接地，nmos管n21的栅极接收共节点qn信号，nmos管n21的漏极与pmos管p21的漏极连接，形成共节点q，共节点q作为输出电路的输出端，向外部输出输出信号。
102.本发明与现有技术相比的优点在于：
103.本发明提供的一种基于dice的抗多节点和时钟单粒子翻转的d型锁存器，将时钟信号电路进行冗余，分为两个相同的时钟信号电路clk1及clk2，锁存电路的工作状态由两个时钟信号电路的时钟信号控制，当dice结构处于锁存状态，其中一个时钟信号电路的时钟信号受到单粒子影响翻转，只有一个输入节点受到影响。依据dice结构的特性，当一个节点发生翻转，其冗余结构会对其进行恢复，翻转的数据不会被锁存，仅当时钟信号电路clk1与时钟信号电路clk2的时钟信号都发生翻转，致使锁存电路整体功能错误，输出电路才会输出错误结果，提高了dice结构抗时钟信号单粒子翻转的能力。
104.当传统dice结构的互为冗余的节点都发生翻转，会导致dice结构输出的数据发生翻转，输出错误数据。本发明提供的一种基于dice的抗多节点和时钟单粒子翻转的d型锁存器，增加了一条由时钟信号电路clk1的时钟信号控制的传输单元c2及时钟控制的传输单元c5构成的传输电路，与时钟控制的传输单元c3、时钟控制的传输单元c4及dice结构构成三输出的锁存电路；c单元c6、c单元c7、c单元c8及反相器inv5构成输出电路，仅当共节点n6、n3、n1的信号都发生翻转时，输出电路才会输出错误结果。当dice结构的多节点发生翻转，导致共节点n3、n1输出信号错误时，由于时钟信号电路clk1的时钟信号控制的传输单元c2及时钟控制的传输单元c5构成的另一传输电路的共节点n6输出没有发生翻转，c单元c6、c单元c7单元发生高阻态，c单元c8的输出信号不变，锁存器不会输出错误结果，提高了dice结构抗多节点单粒子翻转的能力。
附图说明
105.图1是本发明的d型锁存器的结构示意图；
106.图2是锁存器中dice结构的示意图；
107.图3是锁存器中时钟信号的示意图；
108.图4是锁存器中延迟结构的示意图。
具体实施方式
109.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而仅仅表明本发明的选定实施例。基于本发明的实施例，本领域技术人员在没做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
110.在本发明一实施例中，提供一种d型锁存器，该锁存器基于dice结构进行改进，增强了抗时钟信号单粒子翻转及多节点单粒子翻转的能力。具体的，如图1所示是本发明的d型锁存器的结构示意图，d型锁存器包括：输入电路、锁存电路、输出电路、时钟信号电路clk1和时钟信号电路clk2。
111.输入电路：接收外部传来的数据信号d，对所述数据信号d进行翻转，获得数据信号d’并传输至锁存电路；
112.时钟信号电路clk1：接收外部传来的第一时钟信号clk，进行翻转获得第二时钟信号并传输至锁存电路以控制锁存电路工作状态；第二时钟信号包括：进行一次翻转的共节点clkn1的时钟信号和进行两次翻转的共节点clknn1的时钟信号；
113.时钟信号电路clk2：接收外部传来的第一时钟信号clk，进行翻转获得第三时钟信号并传输至锁存电路以控制锁存电路工作状态，第三时钟信号包括：进行一次翻转的共节点clkn2的时钟信号和进行两次翻转的共节点clknn2的时钟信号；共节点clkn1的时钟信号和共节点clkn2的时钟信号的电平高低同步。共节点clknn1的时钟信号和共节点clknn2的时钟信号的电平高低同步。
114.锁存电路：受时钟信号电路clk1的第二时钟信号和时钟信号电路clk2的第三时钟信号控制，在第一时钟信号clk为高电平时，接收输入电路传输的数据信号d’，锁存电路处于透明状态，对输入电路实时输入的数据信号d’进行翻转处理，获得数据信号d”并将数据信号d”传输至输出电路；在第一时钟信号clk为低电平时(共节点clkn1的时钟信号和共节点clkn2的时钟信号的电平为高电平，共节点clknn1的时钟信号和共节点clknn2的时钟信号的电平为低电平)，不接收输入电路传输的数据信号d’，锁存电路处于锁存状态，锁存第一时钟信号clk为高电平时最后接收到的输入电路传输的数据信号d’，对翻转数据信号d’，进行翻转处理，获得数据信号d”，并将数据信号d”重复传输至输出电路；输出电路：接收锁存电路传输的数据信号d”，对锁存电路传输的数据信号d”进行n次翻转并输出输出信号，n≧3且为奇数，输出电路输出信号的电平高低与数据信号d的电平高低保持一致。
115.如图3所示，时钟信号电路，包括：时钟信号电路clk1和时钟信号电路clk2，具体的请参阅图3。时钟信号电路clk1包括：反相器inv1和反相器inv2。反相器inv1包括：pmos管p1和nmos管n1。
116.pmos管p1，pmos管p1的源极连接电源电压vdd，pmos管p1的栅极接收第一时钟信号clk；
117.nmos管n1的源极接地，nmos管n1的栅极接收第一时钟信号clk，nmos管n1的漏极与pmos管p1的漏极连接，形成共节点clkn1，共节点clkn1作为输出端，输出第二时钟信号。
118.反相器inv2包括：pmos管p2和nmos管n2。
119.pmos管p2的源极连接电源电压vdd，pmos管p2的栅极接收共节点clkn1输出的第二时钟信号；
120.nmos管n2的源极接地，nmos管n2的栅极接收共节点clkn1的时钟信号，nmos管n2的漏极与pmos管p2的漏极连接，形成共节点clknn1，共节点clknn1作为输出端，输出第二时钟信号。
121.如图3所示，时钟信号电路clk2，包括：反相器inv3和反相器inv4。
122.pmos管p3的源极连接电源电压vdd，pmos管p3的栅极接收第一时钟信号clk；
123.nmos管n3的源极接地，nmos管n3的栅极接收第一时钟信号clk，nmos管n3的漏极与pmos管p3的漏极连接，形成共节点clkn2，共节点clkn2作为输出端，输出第三时钟信号。
124.反相器inv4包括：pmos管p4、nmos管n4。
125.pmos管p4的源极连接电源电压vdd，pmos管p4的栅极接收共节点clkn2输出的第三时钟信号；
126.nmos管n4的源极接地，nmos管n4的栅极接收共节点clkn2的时钟信号，nmos管n4的漏极与pmos管p4的漏极连接，形成共节点clknn2，共节点clknn2作为输出端，输出第三时钟信号。
127.如图4所示，输入电路包括：延迟结构和c单元c1。
128.延迟结构包括：反相器inv6和反相器inv7；反相器inv6包括：pmos管p28、nmos管n28。pmos管p28的源极连接电源电压vdd，pmos管p28的栅极接收外部输入的数据信号d；nmos管n28的源极接地，nmos管n28的栅极接收数据信号d，nmos管n28的漏极与pmos管p28的漏极连接，形成共节点d0。
129.反相器inv7包括：pmos管p29、nmos管n29。pmos管p29的源极连接电源电压vdd，pmos管p29的栅极接收共节点d0的信号；nmos管n29的源极接地，nmos管n29的栅极接收共节点d0的信号，nmos管n29的漏极与pmos管p29的漏极连接，形成共节点d1。
130.如图1所示，c单元c1包括：pmos管p5、pmos管p6、nmos管n5和nmos管n6。
131.pmos管p5的源极连接电源电压vdd，pmos管p5的栅极接收数据信号d；
132.pmos管p6的源极连接pmos管p5的漏极，pmos管p6的栅极接收共节点d1的信号；
133.nmos管n5的源极接地，nmos管n5的栅极接收数据信号d；
134.nmos管n6的源极与nmos管n5的漏极连接，nmos管n6的栅极接收共节点d1的信号，nmos管n6的漏极与pmos管p6漏极相连接形成共节点dn，共节点dn作为输出端，输出数据信号d’。
135.如图1所示，锁存电路，包括：时钟控制的传输单元c2、时钟控制的传输单元c3、时钟控制的传输单元c4、时钟控制的传输单元c5和dice结构。
136.时钟控制的传输单元c2包括：pmos管p7、pmos管p8、nmos管n7和nmos管n8。
137.pmos管p7的源极连接电源电压vdd，pmos管p7的栅极接收共节点dn输出的数据信号d’；
138.pmos管p8的源极连接pmos管p7的漏极，pmos管p8的栅极接收共节点clkn1输出的第二时钟信号；
139.nmos管n7的源极接地，nmos管n7的栅极接收共节点dn输出的数据信号d’；
140.nmos管n8的源极连接nmos管n7的漏极，nmos管n8的栅极接收共节点clknn1输出的第二时钟信号，nmos管n8的漏极连接pmos管p8的漏极，形成共节点n5。
141.时钟控制的传输单元c3包括：pmos管p9、pmos管p10、nmos管n9和nmos管n10；
142.pmos管p9的源极连接电源电压vdd，pmos管p9的栅极接收共节点dn输出的数据信号d’；
143.pmos管p10的源极连接pmos管p9的漏极，pmos管p10的栅极接收共节点clkn2输出的第三时钟信号；
144.nmos管n9的源极接地，nmos管n9的栅极接收共节点dn的信号；
145.nmos管n10的源极连接nmos管n9的漏极，nmos管n10的栅极接收共节点clknn2输出的第三时钟信号，nmos管n10的漏极连接pmos管p10的漏极，形成共节点n4，作为输出端；
146.时钟控制的传输单元c4包括：pmos管p11、pmos管p12、nmos管n11和nmos管n12；
147.pmos管p11的源极连接电源电压vdd，pmos管p11的栅极接收共节点dn输出的数据信号d’；
148.pmos管p12的源极连接pmos管p11的漏极，pmos管p12的栅极接收共节点clkn1输出的第二时钟信号；
149.nmos管n11的源极接地，nmos管n11的栅极接收共节点dn输出的数据信号d’；
150.nmos管n12的源极连接nmos管n11的漏极，nmos管n12的栅极接收共节点clknn1输
出的第二时钟信号，nmos管n12的漏极连接pmos管p12的漏极，形成共节点n2，作为输出端；
151.时钟控制的传输单元c5包括：pmos管p13、pmos管p14、nmos管n13和nmos管n14；
152.pmos管p13的源极连接电源电压vdd，pmos管p13的栅极接收共节点n5的信号；
153.pmos管p14的源极连接pmos管p13的漏极，pmos管p14的栅极接收共节点clkn1输出的第二时钟信号；
154.nmos管n13的源极接地，nmos管n13的栅极接收共节点n5的信号；
155.nmos管n14的源极连接nmos管n13的漏极，nmos管n14的栅极接收共节点clknn1输出的第二时钟信号，nmos管n14的漏极连接pmos管p14的漏极，形成共节点n6，共节点n6输出数据信号d”；
156.如图2所示，dice结构包括：传输单元c9、时钟控制的传输单元c10、传输单元c11和时钟控制的传输单元c12。
157.传输单元c9包括：pmos管p22、nmos管n22；
158.pmos管p22的源极连接电源电压vdd，pmos管p22的栅极接收共节点n4的信号；
159.nmos管n22的源极接地，nmos管n22的栅极接收共节点n2的信号，nmos管n22的漏极连接pmos管p22的漏极，形成共节点n1，共节点n1输出数据信号d”；
160.时钟控制的传输单元c10包括：pmos管p23、pmos管p24、nmos管n23、nmos管n24；
161.pmos管p23的源极连接电源电压vdd，pmos管p23的栅极接收共节点n1输出的数据信号d”；
162.pmos管p24的源极连接pmos管p23的漏极，pmos管p24的栅极接收共节点clknn1输出的第二时钟信号，pmos管p24的漏极连接共节点n2；
163.nmos管n23的源极接地，nmos管n23的栅极接收共节点n3输出的数据信号d”；
164.nmos管n24的源极连接nmos管n23的漏极，nmos管n24的栅极接收共节点clkn1输出的第二时钟信号，nmos管n24的漏极连接共节点n2；
165.传输单元c11包括：nmos管n25、pmos管p25；
166.pmos管p25的源极连接电源电压vdd，pmos管p25的栅极接收共节点n2的信号；
167.nmos管n25的源极接地，nmos管n25的栅极接收共节点n4的信号，nmos管n25的漏极连接pmos管p25的漏极，形成共节点n3，共节点n3输出数据信号d”。
168.时钟控制的传输单元c12包括：pmos管p26、pmos管p27、nmos管n26和nmos管n27。
169.pmos管p26的源极连接电源电压vdd，pmos管p26的栅极接收共节点n3输出的数据信号d”；
170.pmos管p27的源极连接pmos管p26的漏极，pmos管p27的栅极接收共节点clknn2输出的第三时钟信号，pmos管p27的漏极连接共节点n4；
171.nmos管n26的源极接地，nmos管n26的栅极接收共节点n1输出的数据信号d”；
172.nmos管n27的源极连接nmos管n26的漏极，nmos管n27的栅极接收共节点clkn2输出的第三时钟信号，nmos管n27的漏极连接共节点n4。
173.如图1所示，输出电路包括：c单元c6、c单元c7、c单元c8和反相器inv5。
174.c单元c6包括：pmos管p15、pmos管p16、nmos管n15和nmos管n16。
175.pmos管p15的源极连接电源电压vdd，pmos管p15的栅极接收共节点n3输出的数据信号d”；
176.pmos管p16的源极连接pmos管p15的漏极，pmos管p16的栅极接收共节点n6输出的数据信号d”；
177.nmos管n15的源极接地，nmos管n15的栅极接收共节点n3输出的数据信号d”；
178.nmos管n16的源极连接nmos管n15的漏极，nmos管n16的栅极接收共节点n6输出的数据信号d”，nmos管n16的漏极连接pmos管p16的漏极，形成共节点n7；
179.c单元c7包括：pmos管p17、pmos管p18、nmos管n17和nmos管n18。
180.pmos管p17的源极连接电源电压vdd，pmos管p17的栅极接收共节点n6输出的数据信号d”；
181.pmos管p18的源极连接pmos管p17的漏极，pmos管p18的栅极接收共节点n1输出的数据信号d”；
182.nmos管n17的源极接地，nmos管n17的栅极接收共节点n6输出的数据信号d”；
183.nmos管n18的源极连接nmos管n17的漏极，nmos管n18的栅极接收共节点n1输出的数据信号d”，nmos管n18的漏极连接pmos管p18的漏极，形成共节点n8；
184.c单元c8包括：pmos管p19、pmos管p20、nmos管n19和nmos管n20。
185.pmos管p19的源极连接电源电压vdd，pmos管p19的栅极接收共节点n7的信号；
186.pmos管p20的源极连接pmos管p19的漏极，pmos管p20的栅极接收共节点n8的信号；
187.nmos管n19的源极接地，nmos管n19的栅极接收共节点n7的信号；
188.nmos管n20的源极连接nmos管n19的漏极，nmos管n20的栅极接收共节点n8的信号，nmos管n20的漏极连接pmos管p20的漏极，形成共节点qn。
189.反相器inv5包括：pmos管p21和nmos管n21。
190.pmos管p21的源极连接电源电压vdd，pmos管p21的栅极接收共节点qn信号；
191.nmos管n21的源极接地，nmos管n21的栅极接收共节点qn信号，nmos管n21的漏极与pmos管p21的漏极连接，形成共节点q，共节点q作为输出端，输出锁存器的输出信号。
192.参阅图1、图2、图3、图4可知，当第一时钟信号clk为高电平时，时钟控制的传输单元c2、时钟控制的传输单元c3、时钟控制的传输单元c4、时钟控制的传输单元c5中栅极受时钟信号控制的mos管开启，时钟控制的传输单元c10、时钟控制的传输单元c12中栅极受时钟信号控制的mos管关闭，此时时钟控制的传输单元c2、时钟控制的传输单元c3、时钟控制的传输单元c4、时钟控制的传输单元c5导通，本发明的d型锁存器处于透明状态。延迟结构的延迟时间共为t，由于延迟结构的延迟，本文发明的d型锁存器可以屏蔽宽度小于t的输入信号的set脉冲。当t1时刻，数据信号d为高电平，t1+t时刻共节点d1的信号为高电平，则t1+t时刻nmos管n5、nmos管n6导通，此时共节点dn信号为低电平，则pmos管p7、pmos管p8、pmos管p9、pmos管p10、pmos管p11、pmos管p12导通，此时共节点n5、n4、n2信号为高电平，则nmos管n13、nmos管n14、nmos管n22、nmos管n25导通，此时共节点n6、n3、n1信号为低电平，则pmos管p15、pmos管p16、pmos管p17、pmos管p18导通，此时共节点n7、n8信号为高电平，则nmos管n19、nmos管n20导通，此时共节点qn信号为低电平，则pmos管p21导通,此时共节点q的输出信号为高电平。当t2时刻，数据信号d为低电平，t2+t时刻共节点d1的信号为低电平，则t2+t时刻pmos管p5、pmos管p6导通，此时共节点dn信号为高电平，则nmos管n7、nmos管n8、nmos管n9、nmos管n10、nmos管n11、nmos管n12导通，此时共节点n5、n4、n2信号为低电平，则pmos管p13、pmos管p14、pmos管p22、pmos管p25导通，此时共节点n6、n3、n1信号为高电平，则nmos管
n15、nmos管n16、nmos管n17、nmos管n18导通，此时共节点n7、n8信号为低电平，则pmos管p19、pmos管p20导通，此时共节点qn信号为高电平，则nmos管n21导通,此时共节点q的输出信号为低电平。当第一时钟信号clk变为低电平时，时钟控制的传输单元c2、时钟控制的传输单元c3、时钟控制的传输单元c4、时钟控制的传输单元c5中栅极受时钟信号控制的mos管关闭，时钟控制的传输单元c10、时钟控制的传输单元c12中栅极受时钟信号控制的mos管开启，共节点n6、n3、n1信号保持不变，c单元c6、c单元c7、c单元c8正常导通，共节点q的输出信号保持不变，此时本发明的d型锁存器处于保持状态。当共节点n6、n3、n1信号为高电平，nmos管n15、nmos管n16、nmos管n17、nmos管n18导通，此时共节点n7、n8信号为低电平，则pmos管p19、pmos管p20导通，此时共节点qn信号为高电平，当共节点n6、n3、n1信号为低电平，pmos管p15、pmos管p16、pmos管p17、pmos管p18导通，此时共节点n7、n8信号为高电平，则nmos管n19、nmos管n20导通，此时共节点qn信号为低电平。本发明的d型锁存器逻辑功能正常。
193.根据dice结构特性，共节点n1、n2、n3、n4其中任意一个节点存储的信号由于单粒子射入发生翻转，一段时间后都会被恢复，共节点n6、n3、n1信号保持一致，c单元c6、c单元c7、c单元c8不会进入高阻态。传统dice结构的互为冗余的节点都发生翻转，会导致dice结构输出的信号发生翻转，输出错误结果。本发明一实施例中，当共节点n1、n3或者n2、n4的信号都发生改变，会导致另外两个节点也发生翻转，共节点n3、n1信号与共节点n6信号不同，此时c单元c6和c单元c7进入高阻态，不会输出单粒子翻转信号，共节点n7、n8的信号不变，不会影响共节点qn的信号。如表1所示，仅当共节点n6、n3、n1的信号都发生翻转，共节点qn输出错误信号，输出错误结果概率降低，本发明一实施例具有明显的抗多节点单粒子翻转能力。
194.表1输出电路真值表
195.n6n3n1q11100001001hold010hold011hold110hold101hold100hold
196.根据传统dice结构，当时钟信号由于单粒子效应发生信号翻转，使锁存器由锁存状态转为透明状态，改变锁存器工作状态，输出错误结果。本发明一实施例中，将时钟信号电路进行冗余，分为两个相同的时钟信号电路clk1及clk2，当第一时钟信号clk为低电平时，单粒子使得共节点clkn2的时钟信号发生翻转变为低电平，此时pmos管p9，pmos管p10导通，pmos管p27、nmos管n27关闭，如果此时共节点dn信号与锁存时的信号相同，共节点n2、n5、n4、n6、n3、n1信号不发生变化，共节点q输出信号不变；此时共节点dn信号与锁存时的信号相反，共节点n2、n5、n6信号不发生变化，共节点n4信号发生变化，共节点n3或者n1信号发生翻转，c单元c6或者c单元c7进入高阻态，共节点n7、n8的信号不变，不会影响共节点qn输
出信号，共节点clkn2的时钟信号恢复为原来的值后，dice结构由于自身特性，一段时间后节点信号都会被恢复，所以共节点n6、n3、n1信号保持一致，c单元c6、c单元c7、c单元c8不会进入高阻态，共节点q输出信号不变。当第一时钟信号clk为低电平时，单粒子使得共节点clkn1的时钟信号发生翻转变为低电平，此时pmos管p7，pmos管p8，pmos管p11，pmos管p12，pmos管p13，pmos管p14导通，pmos管p24、nmos管n24关闭，如果此时共节点dn信号与锁存时的信号相同，共节点n2、n5、n4、n6、n3、n1信号都不发生变化，共节点q输出信号不变；此时共节点dn信号与锁存时的信号相反，共节点n4信号不发生变化，共节点n2信号发生变化，共节点n3或者n1信号发生翻转，共节点n5、n6信号发生翻转，c单元c6和c单元c7其中一个进入高阻态，另一个不进入高阻态但是输出信号改变，共节点n7、n8的信号不一致，c单元c8进入高阻态，不会影响共节点qn输出信号，共节点q输出信号不变，共节点clkn1的时钟信号恢复为原来的值后，dice结构由于自身特性，一段时间后节点信号都会被恢复，所以共节点n3、n1信号保持一致，而共节点n6信号没有恢复，与共节点n3、n1信号不一致，c单元c6、c单元c7进入高阻态，共节点n7、n8、qn输出信号保持不变，共节点q输出信号不变。仅当时钟信号电路clk1与时钟信号电路clk2的时钟信号都发生翻转时，且此时共节点dn信号与锁存时的信号相反，时钟控制的传输单元c2、时钟控制的传输单元c3、时钟控制的传输单元c4、时钟控制的传输单元c5导通，共节点n6、n3、n1信号发生翻转，c单元c6、c单元c7、c单元c8导通，共节点q输出信号错误，本发明一实施例具有明显的抗时钟信号单粒子翻转能力。
197.基于相同的原理进一步分析，当pmos管p10栅极接收共节点clkn1的时钟信号，nmos管n10栅极接收共节点clknn1的时钟信号，pmos管p12栅极接收共节点clkn2的时钟信号，nmos管n10栅极接收共节点clknn2的时钟信号时，本发明另一实施例同样具有明显的抗时钟信号单粒子翻转能力。
198.综上所述，本发明一实施例具有明显的抗时钟信号单粒子翻转和抗多节点单粒子翻转的能力。通过设计由1个c单元及延迟结构组成的输入电路，可以抵抗输入信号的单粒子瞬态脉冲；由4个时钟控制的传输单元、dice结构组成的锁存电路和由3个c单元及1个反相器组成的输出电路，可以抵抗多节点单粒子翻转；由4个反相器组成的双时钟信号电路使得锁存器可以抵抗时钟信号单粒子翻转。
199.以上所述仅为本发明的优选实施例而已，本发明的保护范围并不仅限于此，对于熟悉本技术领域的技术人员来说，本发明可以有各种更改和替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。因此，本发明的保护范围应述以权利要求的保护范围为准。

技术特征：
1.一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，包括：输入电路、锁存电路、输出电路、时钟信号电路clk1和时钟信号电路clk2；输入电路：接收外部传来的数据信号d，对所述数据信号d进行翻转，获得数据信号d’并传输至锁存电路；时钟信号电路clk1：接收外部传来的第一时钟信号clk，进行翻转获得第二时钟信号并传输至锁存电路以控制锁存电路工作状态；第二时钟信号包括：进行一次翻转的共节点clkn1的时钟信号和进行两次翻转的共节点clknn1的时钟信号；时钟信号电路clk2：接收外部传来的第一时钟信号clk，进行翻转获得第三时钟信号并传输至锁存电路以控制锁存电路工作状态，第三时钟信号包括：进行一次翻转的共节点clkn2的时钟信号和进行两次翻转的共节点clknn2的时钟信号；锁存电路：受时钟信号电路clk1的第二时钟信号和时钟信号电路clk2的第三时钟信号控制，在第一时钟信号clk为高电平时，接收输入电路传输的数据信号d’，锁存电路处于透明状态，对输入电路实时输入的数据信号d’进行翻转处理，获得数据信号d”并将数据信号d”传输至输出电路；在第一时钟信号clk为低电平时，不接收输入电路传输的数据信号d’，锁存电路处于锁存状态，锁存第一时钟信号clk为高电平时最后接收到的输入电路传输的数据信号d’，对翻转数据信号d’，进行翻转处理，获得数据信号d”，并将数据信号d”重复传输至输出电路；输出电路：接收锁存电路传输的数据信号d”，对锁存电路传输的数据信号d”进行n次翻转并输出输出信号，n为正整数。2.根据权利要求1所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，共节点clkn1的时钟信号和共节点clkn2的时钟信号的电平高低同步。3.根据权利要求2所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，共节点clknn1的时钟信号和共节点clknn2的时钟信号的电平高低同步。4.根据权利要求1所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，在第一时钟信号clk为低电平时，共节点clkn1的时钟信号和共节点clkn2的时钟信号的电平为高电平，共节点clknn1的时钟信号和共节点clknn2的时钟信号的电平为低电平。5.根据权利要求1所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，输出电路对锁存电路传输的数据信号进行n次翻转并输出输出信号，n≧3且为奇数，输出电路输出信号的电平高低与数据信号d的电平高低保持一致。6.根据权利要求1～5任意之一所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，时钟信号电路clk1包括：反相器inv1和反相器inv2；反相器inv1包括：pmos管p1和nmos管n1；pmos管p1的源极连接电源电压vdd，pmos管p1的栅极接收第一时钟信号clk；nmos管n1的源极接地，nmos管n1的栅极接收第一时钟信号clk，nmos管n1的漏极与pmos管p1的漏极连接，形成共节点clkn1，共节点clkn1作为输出端，输出第二时钟信号；反相器inv2包括：pmos管p2、nmos管n2；pmos管p2的源极连接电源电压vdd，pmos管p2的栅极接收共节点clkn1输出的第二时钟信号；
nmos管n2的源极接地，nmos管n2的栅极接收共节点clkn1的时钟信号，nmos管n2的漏极与pmos管p2的漏极连接，形成共节点clknn1，共节点clknn1作为输出端，输出第二时钟信号。7.根据权利要求6所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，时钟信号电路clk2包括：反相器inv3和反相器inv4；反相器inv3包括：pmos管p3和nmos管n3；pmos管p3的源极连接电源电压vdd，pmos管p3的栅极接收第一时钟信号clk；nmos管n3的源极接地，nmos管n3的栅极接收第一时钟信号clk，nmos管n3的漏极与pmos管p3的漏极连接，形成共节点clkn2，共节点clkn2作为输出端，输出第三时钟信号；反相器inv4包括：pmos管p4、nmos管n4；pmos管p4的源极连接电源电压vdd，pmos管p4的栅极接收共节点clkn2输出的第三时钟信号；nmos管n4的源极接地，nmos管n4的栅极接收共节点clkn2的时钟信号，nmos管n4的漏极与pmos管p4的漏极连接，形成共节点clknn2，共节点clknn2作为输出端，输出第三时钟信号。8.根据权利要求7所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，输入电路包括：延迟结构和c单元c1；延迟结构包括：反相器inv6和反相器inv7；反相器inv6包括：pmos管p28、nmos管n28；pmos管p28的源极连接电源电压vdd，pmos管p28的栅极接收外部输入的数据信号d；nmos管n28的源极接地，nmos管n28的栅极接收数据信号d，nmos管n28的漏极与pmos管p28的漏极连接，形成共节点d0；反相器inv7包括：pmos管p29、nmos管n29；pmos管p29的源极连接电源电压vdd，pmos管p29的栅极接收共节点d0的信号；nmos管n29的源极接地，nmos管n29的栅极接收共节点d0的信号，nmos管n29的漏极与pmos管p29的漏极连接，形成共节点d1；c单元c1包括：pmos管p5、pmos管p6、nmos管n5和nmos管n6；pmos管p5的源极连接电源电压vdd，pmos管p5的栅极接收外部输入的数据信号d；pmos管p6的源极连接pmos管p5的漏极，pmos管p6的栅极接收共节点d1的信号；nmos管n5的源极接地，nmos管n5的栅极接收外部输入的数据信号d；nmos管n6的源极连接nmos管n5的漏极，nmos管n6的栅极接收共节点d1的信号，nmos管n6的漏极连接pmos管p6的漏极，形成共节点dn，共节点dn作为输出端，输出数据信号d’。9.根据权利要求8所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，锁存电路包括：时钟控制的传输单元c2、时钟控制的传输单元c3、时钟控制的传输单元c4、时钟控制的传输单元c5和dice结构；时钟控制的传输单元c2包括：pmos管p7、pmos管p8、nmos管n7和nmos管n8；pmos管p7的源极连接电源电压vdd，pmos管p7的栅极接收共节点dn输出的数据信号d’；pmos管p8的源极连接pmos管p7的漏极，pmos管p8的栅极接收共节点clkn1输出的第二时钟信号；
nmos管n7的源极接地，nmos管n7的栅极接收共节点dn输出的数据信号d’；nmos管n8的源极连接nmos管n7的漏极，nmos管n8的栅极接收共节点clknn1输出的第二时钟信号，nmos管n8的漏极连接pmos管p8的漏极，形成共节点n5；时钟控制的传输单元c3包括：pmos管p9、pmos管p10、nmos管n9和nmos管n10；pmos管p9的源极连接电源电压vdd，pmos管p9的栅极接收共节点dn输出的数据信号d’；pmos管p10的源极连接pmos管p9的漏极，pmos管p10的栅极接收共节点clkn2输出的第三时钟信号；nmos管n9的源极接地，nmos管n9的栅极接收共节点dn输出的数据信号d’；nmos管n10的源极连接nmos管n9的漏极，nmos管n10的栅极接收共节点clknn2输出的第三时钟信号，nmos管n10的漏极连接pmos管p10的漏极，形成共节点n4；时钟控制的传输单元c4包括：pmos管p11、pmos管p12、nmos管n11和nmos管n12；pmos管p11的源极连接电源电压vdd，pmos管p11的栅极接收共节点dn输出的数据信号d’；pmos管p12的源极连接pmos管p11的漏极，pmos管p12的栅极接收共节点clkn1输出的第二时钟信号；nmos管n11的源极接地，nmos管n11的栅极接收共节点dn输出的数据信号d’；nmos管n12的源极连接nmos管n11的漏极，nmos管n12的栅极接收共节点clknn1输出的第二时钟信号，nmos管n12的漏极连接pmos管p12的漏极，形成共节点n2；时钟控制的传输单元c5包括：pmos管p13、pmos管p14、nmos管n13和nmos管n14；pmos管p13的源极连接电源电压vdd，pmos管p13的栅极接收共节点n5的信号；pmos管p14的源极连接pmos管p13的漏极，pmos管p14的栅极接收共节点clkn1输出的第二时钟信号；nmos管n13的源极接地，nmos管n13的栅极接收共节点n5的信号；nmos管n14的源极连接nmos管n13的漏极，nmos管n14的栅极接收共节点clknn1输出的第二时钟信号，nmos管n14的漏极连接pmos管p14的漏极，形成共节点n6输出数据信号d”；dice结构包括：传输单元c9、时钟控制的传输单元c10、传输单元c11和时钟控制的传输单元c12；传输单元c9包括：pmos管p22和nmos管n22；pmos管p22的源极连接电源电压vdd，pmos管p22的栅极接收共节点n4的信号；nmos管n22的源极接地，nmos管n22的栅极接收共节点n2的信号，nmos管n22的漏极连接pmos管p22的漏极，形成共节点n1输出数据信号d”；时钟控制的传输单元c10包括：pmos管p23、pmos管p24、nmos管n23、nmos管n24；pmos管p23的源极连接电源电压vdd，pmos管p23的栅极接收共节点n1输出的数据信号d”；pmos管p24的源极连接pmos管p23的漏极，pmos管p24的栅极接收共节点clknn1输出的第二时钟信号，pmos管p24的漏极连接共节点n2；nmos管n23的源极接地，nmos管n23的栅极接收共节点n3输出的数据信号d”；nmos管n24的源极连接nmos管n23的漏极，nmos管n24的栅极接收共节点clkn1输出的第二时钟信号，nmos管n24的漏极连接共节点n2；
传输单元c11包括：nmos管n25、pmos管p25；pmos管p25的源极连接电源电压vdd，pmos管p25的栅极接收共节点n2的信号；nmos管n25的源极接地，nmos管n25的栅极接收共节点n4的信号，nmos管n25的漏极连接pmos管p25的漏极，形成共节点n3输出数据信号d”；时钟控制的传输单元c12包括：pmos管p26、pmos管p27、nmos管n26和nmos管n27；pmos管p26的源极连接电源电压vdd，pmos管p26的栅极接收共节点n3输出的数据信号d”；pmos管p27的源极连接pmos管p26的漏极，pmos管p27的栅极接收共节点clknn2输出的第三时钟信号，pmos管p27的漏极连接共节点n4；nmos管n26的源极接地，nmos管n26的栅极接收共节点n1输出的数据信号d”；nmos管n27的源极连接nmos管n26的漏极，nmos管n27的栅极接收共节点clkn2输出的第三时钟信号，nmos管n27的漏极连接共节点n4。10.根据权利要求9所述的一种基于dice的抗多节点和时钟单粒子翻转的锁存器，其特征在于，输出电路包括：c单元c6、c单元c7、c单元c8和反相器inv5；c单元c6包括：pmos管p15、pmos管p16、nmos管n15和nmos管n16；pmos管p15的源极连接电源电压vdd，pmos管p15的栅极接收共节点n3输出的数据信号d”；pmos管p16的源极连接pmos管p15的漏极，pmos管p16的栅极接收共节点n6输出的数据信号d”；nmos管n15的源极接地，nmos管n15的栅极接收共节点n3输出的数据信号d”；nmos管n16的源极连接nmos管n15的漏极，nmos管n16的栅极接收共节点n6输出的数据信号d”，nmos管n16的漏极连接pmos管p16的漏极，形成共节点n7；c单元c7包括：pmos管p17、pmos管p18、nmos管n17和nmos管n18；pmos管p17的源极连接电源电压vdd，pmos管p17的栅极接收共节点n6输出的数据信号d”；pmos管p18的源极连接pmos管p17的漏极，pmos管p18的栅极接收共节点n1输出的数据信号d”；nmos管n17的源极接地，nmos管n17的栅极接收共节点n6输出的数据信号d”；nmos管n18的源极连接nmos管n17的漏极，nmos管n18的栅极接收共节点n1输出的数据信号d”，nmos管n18的漏极连接pmos管p18的漏极，形成共节点n8；c单元c8包括：pmos管p19、pmos管p20、nmos管n19和nmos管n20；pmos管p19的源极连接电源电压vdd，pmos管p19的栅极接收共节点n7的信号；pmos管p20的源极连接pmos管p19的漏极，pmos管p20的栅极接收共节点n8的信号；nmos管n19的源极接地，nmos管n19的栅极接收共节点n7的信号；nmos管n20的源极连接nmos管n19的漏极，nmos管n20的栅极接收共节点n8的信号，nmos管n20的漏极连接pmos管p20的漏极，形成共节点qn；反相器inv5包括：pmos管p21和nmos管n21；pmos管p21的源极连接电源电压vdd，pmos管p21的栅极接收共节点qn信号；nmos管n21的源极接地，nmos管n21的栅极接收共节点qn信号，nmos管n21的漏极与pmos
管p21的漏极连接，形成共节点q，共节点q作为输出电路的输出端，向外部输出输出信号。

技术总结
本发明一种基于DICE的抗多节点单粒子翻转和时钟信号单粒子翻转的D型锁存器。通过设计由1个C单元及延迟结构组成的输入电路，可以抵抗输入信号的单粒子瞬态脉冲；由4个时钟控制的传输单元、DICE结构组成的锁存电路和由3个C单元及1个反相器组成的输出电路，可以抵抗多节点单粒子翻转；由4个反相器组成的双时钟信号电路使得锁存器可以抵抗时钟信号单粒子翻转。翻转。翻转。


技术研发人员：杜芊 李同德 于春青 王亚坤 朱永钦 苑靖爽 鲍一豪 孙雨 王亮
受保护的技术使用者：北京微电子技术研究所
技术研发日：2023.03.31
技术公布日：2023/8/24