具有减小的动态输出电容损耗的终端结构的制作方法

1.本说明书涉及终端结构，并且更具体地涉及可以在功率半导体器件中实施以减小动态输出电容开关损耗的终端结构。


背景技术：

2.功率半导体器件(例如，以20伏(v)或更大电压操作的器件)可用于各种应用中，诸如消费电子器件、汽车应用、工业应用等。此类功率半导体器件可包括例如功率二极管、功率晶体管诸如功率金属氧化物半导体场效应晶体管(mosfet)、绝缘栅双极晶体管(igbt)等。在一些实施方案中，此类功率半导体器件可在碳化硅衬底中实施，但可使用其他半导体材料。此类功率半导体器件的一个应用是在谐振功率转换器中，在一些具体实施中，使用软开关(例如，使用谐振电感-电容(lc)电路的开关)来实施该谐振功率转换器。
3.在此类软开关应用中，由于在高频(例如，几百千赫或更高的频率)下使用软开关对功率半导体器件的输出电容(coss)进行充电和/或放电，可能发生动态功率损耗。此类功率(开关)损耗可以被称为动态输出电容损耗(dyncoss损耗)。dyncoss损耗降低了相关电路的功效(例如，功率转化功效)。因此，减小dyncoss损耗可在(例如)谐振(软开关)功率转换器以及其中发生此类dyncoss损耗的其他电路应用中提供效率改进。


技术实现要素：

4.在一般方面，半导体器件可以包括第一导电类型的衬底、设置在该衬底中的有源区以及与该有源区相邻地设置在该衬底中的终端区。该终端区可包括第二导电类型的结终端扩展(jte)，其中该第二导电类型与该第一导电类型相反。该jte可以具有设置在该jte的上部部分中的第一耗尽截断区、设置在该jte的下部部分中的第二耗尽截断区以及设置在该第一耗尽截断区与该第二耗尽截断区之间的高载流子迁移率区。
5.在另一个一般方面，半导体器件可以包括第一导电类型的衬底、设置在衬底中的有源区以及与有源区相邻地设置在衬底中的终端区。终端区可包括第二导电类型的结终端扩展(jte)，其中第二导电类型可与第一导电类型相反。jte可以具有从衬底的表面延伸到衬底中的第一深度的第一耗尽截断区。jte还可以包括从衬底中的第一深度延伸到衬底中的第二深度的高载流子迁移率区，其中第二深度大于第一深度。jte还可以包括从衬底中的第二深度延伸到衬底中的第三深度的第二耗尽截断区，其中第三深度大于第二深度。
6.在另一个一般方面中，半导体器件可以包括重掺杂n型碳化硅衬底和设置在重掺杂n型碳化硅衬底上的轻掺杂n型碳化硅外延层。半导体器件还可以包括设置在轻掺杂n型碳化硅外延层中的有源区。有源区可以包括功率二极管或功率n沟道金属氧化物半导体场效应晶体管(mosfet)中的至少一者。半导体器件还可以包括与有源区相邻地设置在轻掺杂n型碳化硅外延层中的终端区。终端区可包括p型结终端扩展(jte)。p型jte可以具有从衬底的表面延伸到衬底中的第一深度的第一耗尽截断区。p型jte还可以具有从衬底中的第一深度延伸到衬底中的第二深度的高载流子迁移率区，第二深度大于第一深度。p型jte还可以
具有从衬底中的第二深度延伸到衬底中的第三深度的第二耗尽截断区，第三深度大于第二深度。
附图说明
7.图1是示意性地示出包括有源区和终端区的半导体器件的剖视图的图示。
8.图2是示意性地示出图1的半导体器件的平面图(自顶向下)的图示。
9.图3a至图3c是示意性地示出图1和图2的半导体器件的相应具体实施的结终端扩展(jte)结构的示例性活性杂质分布的曲线图。
10.图4是示意性地示出包括有源区和终端区的另一半导体器件的剖视图的图示。
11.图5是示意性地示出图4的半导体器件的平面图(自顶向下)的图示。
12.图6是示出图4和图5的半导体器件的具体实施的jte结构的活性杂质分布的曲线图。
13.图7是示意性地示出包括有源区和终端区的另一半导体器件的剖视图的图示。
14.图8是示出图7的半导体器件的具体实施的结终端扩展(jte)结构的活性杂质分布的曲线图。
15.图9是示意性地示出包括有源区和终端区的另一半导体器件的剖视图的图示。
16.图10是示意性地示出图9的半导体器件的平面图(自顶向下)的图示。
17.图11是示出图9和图10的半导体器件的具体实施的结终端扩展(jte)结构的活性杂质分布的曲线图。
18.图12a和图12b是示意性地示出图1的器件的具体实施的掺杂浓度分布和载流子迁移率的关系与现有方法的掺杂浓度分布和载流子迁移率的关系相比的曲线图。
19.在未必按比例绘制的附图中，相似参考符号可指示不同视图中的相似和/或类似部件(元件、结构等)。附图大体上以举例而非限制的方式示出了本公开中所讨论的各种具体实施。在一个附图中示出的参考符号对于相关视图中的相同和/或相似元件可不重复。在多个图中重复的参考符号可不相对于这些图中的每个图具体地讨论，而是提供用于相关视图之间的上下文。另外，并非附图中的所有相似元件都在给定视图中示出该元件的多个实例时用参考符号具体引用。
具体实施方式
20.本公开涉及可在功率半导体器件中实施的终端结构。与当前方法相比，本文中所描述的方法可减小诸如可在软开关应用中发生的动态输出电容损耗(dyncoss)，如上文所描述。为了说明和讨论的目的，示例性终端结构将被描述为在n型衬底中实施(例如，p型终端结构)，但在一些具体实施中，所描述的导电性和相关联的载流子类型可以颠倒。此外，本文所描述的示例性具体实施通常被讨论为利用在碳化硅(sic)衬底中实施的功率半导体器件来实施。然而，在一些实施方案中，可使用其他类型的半导体衬底(例如，硅、氮化镓、砷化镓、镓等)。
21.在一些实施方案中，使用本文所述的方法，可实现dyncoss损耗在70％或更大的量级上的改进(例如，降低)(例如，基于实验和模拟数据)。例如，本文所描述的示例性终端结构提供比先前终端结构具体实施增加的空穴传导性(在动态、软开关操作期间)，这至少部
分地解决了贡献(例如，通过终端结构电阻对coss的rc充电)，在一些具体实施中，贡献可占dyncoss损耗的60％至95％。也就是说，本文所述的方法可以比现有方法降低dyncoss，因为它们提供了在动态(软开关)操作期间具有改善的(增加的)空穴传导性的终端结构。
22.本文所描述的终端结构具体实施还可允许例如与当前方法相比减小相关联的功率半导体器件的终端结构的总体尺寸。终端结构尺寸的这种减小可以提供dyncoss损耗的额外改进(减小)，因为这种尺寸减小可以进一步增加终端结构的空穴传导性(例如，减小空穴电流路径电阻)。
23.图1是示意性地示出包括有源区a和终端区t的半导体器件100的剖视图的图示。图2是示意性地示出图1的半导体器件100的平面图(自顶向下)的图示。图2中示出了剖面线1-1，其与图1中所示的半导体器件100的剖视图相对应。因此，将参照彼此来描述图1和图2。
24.如图1所示，半导体器件100在半导体衬底110(例如，sic衬底)中实施，该半导体衬底可以包括重掺杂(n+)sic衬底112和轻掺杂(n-)sic外延层(外延层114)。在该示例中，半导体器件100在有源区a中包括设置在外延层114中(例如，在半导体衬底110中)的有源器件区120。在一些具体实施中，有源器件区120可包括功率二极管、功率晶体管(诸如平面mosfet、超结fet、沟槽fet、igbt等)等中的一者或多者。在一些具体实施中，包括在有源器件区120中的器件可被设置在本体区(例如，在该示例中为p型本体区)中。在有源器件区120中实施的一个或多个特定器件将取决于特定具体实施。
25.如图1所示，半导体元件100还包括终端区t。在该示例中，半导体器件100的终端区t包括(p型)结终端扩展(jte 130)。如图1所示，进一步参考图2，终端区t(例如，jte 130和/或外延层114的一部分)可以至少部分地围绕或可以完全围绕有源器件区120，诸如围绕有源器件区120的周边(或部分)，如图2所示。也就是说，在一些具体实施中，终端区t可以不完全围绕有源器件区120。
26.如图1所示，jte 130可以沿着线d从外延层114的表面(例如，图1中的上表面)延伸(在图1中垂直地)，并且可以包括多个区或层。例如，在半导体器件100中，jte 130可以包括层132、层134和层136。在本文所述的示例中，层132可以是第一耗尽截断(例如，重p型掺杂)层，并且层134可以是第二耗尽截断(例如，重p型掺杂)层。此外，在半导体器件100中，层136可以是高载流子(空穴)迁移率层，其中层136相对于层132和层134是轻(p型)掺杂的。由于层136的较低掺杂，在该示例中(例如，其中半导体器件100是sic衬底)，层136中的p型掺杂物的电离度可以高于层132或层134中的p型掺杂物的电离度。此外，由于层136中p型掺杂物的较高电离度，层136中的空穴迁移率可高于层132中或层134中的空穴迁移率。因此，空穴传导性(例如，在软开关期间)可被改进(例如，优于先前的方法)，并且dyncoss损耗进而可被减小。
27.在图1的示例中，jte 130可以具有宽度w1，层132可以从外延层114的表面延伸到深度d1，层136可以从深度d1延伸到深度d2，并且层134可以从深度d2延伸到深度d3。在该示例中，深度d3可以是jte 130在外延层114中的总深度。尺寸w1、d1、d2和d3(以及相对于本文描述的其他具体实施所指示的尺寸)是作为示例给出的。这些尺寸可基于特定具体实施而变化，并且在例示的具体实施中可以不按比例示出。例如，在半导体器件100的一些具体实施中，层136可比层132和/或层134厚。换句话说，d2和d1之间的差可以大于d1，并且大于d3和d2之间的差。在一些具体实施中，层132、层134和层134可各自具有不同厚度、具有基本上
相同的厚度等。
28.如图1所示，并且如上所述，层136可以(例如，在有源器件区120中包括的器件的谐振、软开关期间)提供用于空穴电流ih的高传导性(例如，低电阻)传导路径，这可以减少关联的dyncoss损耗。在此类具体实施中，ih是位移电流或电容电流。此外，ih的方向可以与图1以及图4、图7和图9中所示的方向相反，例如取决于coss是被充电还是被放电。在该示例性具体实施中，可使用多峰掺杂浓度分布(诸如图3a、图3b和图3c中示意性示出的示例性掺杂分布)来产生(限定等)层132、层134和层136。
29.在一些具体实施中，层132可具有第一掺杂浓度(例如，第一平均掺杂浓度)，层134可具有第二掺杂浓度(例如，第二平均掺杂浓度)，并且层136可具有第三掺杂浓度(例如，第三平均掺杂浓度)，其中第一(平均)掺杂浓度和第二(平均)掺杂浓度比第三(平均)掺杂浓度高或大一个数量级。
30.图3a至图3c是示意性地示出图1和图2的半导体器件的相应具体实施的结终端扩展(jte)结构(例如，jte 130)沿着图1中的一维切割线3-3的示例性活性p型杂质分布的曲线图。在图3a至图3c的曲线图中，在x轴上表示任意单位(a.u.)的深度(例如，在外延层114中)，而在y轴上使用对数标度示出活性杂质(例如，p型杂质)的任意单位(a.u.)的浓度。同样，图3a至图3c的曲线图是示意性的，并且以示例的方式给出，以示出半导体器件100的示例性具体实施中的示例性掺杂分布和活性p型杂质浓度。
31.需注意，为了与图1相对应，虽然在图1中垂直地(例如，从顶部到底部)示出深度，但在图3a至图3c中水平地(例如，从左到右)表示那些深度。在图3a至图3c中，与图1的半导体器件100的外延层114中的层132、层134和层136相关联的深度的相应范围沿图3a至图3c中的曲线图的顶部示出，这些深度范围也由图3a至图3c中的矩形示出(指示)。
32.参考图3a，示出了图示可用于实施半导体器件100的jte 130的第一活性p型杂质浓度分布的曲线图300。在曲线图300中，外延层114的n型(恒定)活性掺杂浓度由迹线305示出。在图3a至图3c中的每一者中示出迹线305，用于与jte 130的相应活性p型杂质浓度进行比较。在图3a中，迹线310示出该示例的活性p型杂质浓度。迹线310包括层132中的第一峰312和层134中的第二峰314。层136(高空穴迁移率层)中的活性p型杂质浓度在峰312和峰314之间具有恒定部分316。
33.图3a中示出的活性p型杂质浓度可以使用多个杂质注入来限定(产生等)。例如，可在低注入能量下执行第一杂质注入(例如，与峰312相对应)并且可在高注入能量下执行第二杂质注入(例如，与峰314相对应)。在一些实施方案中，可在中等注入能量下执行第三注入(例如，与恒定部分316相对应)。在该示例中，峰312和峰314在y轴上具有相同的值或近似相同的值。在示例性具体实施中，此类杂质分布可以使用针对上述第一杂质注入和第二杂质注入的相同注入剂量来产生，并且jte 130中期望的总掺杂浓度可以通过在用于产生jte的多个注入(例如，两个、三个或更多个)之间适当地划分注入剂量来实现。
34.参考图3b，示出了图示可用于实施半导体器件100的jte 130的第二活性p型杂质浓度分布的曲线图320。此类杂质浓度可以在包括在半导体器件中的jte(例如，jte 130)中实施，该jte不经历从上表面(例如，jte的上表面)的耗尽(例如，显著耗尽等)。在一些实施方案中，此类耗尽(例如，从上表面)可取决于表面电荷和上金属板结构(由其产生)。在曲线图320中，外延层114的n型(恒定)活性掺杂浓度由迹线305示出。在图3b中，迹线330示出该
示例的活性p型杂质浓度。迹线330包括层132中的第一峰332和层134中的第二峰334。层136(高空穴迁移率层)中的活性p型杂质浓度在峰332和峰334之间具有恒定部分336。
35.与图3a的活性p型杂质浓度分布一样，图3b所示的活性p型杂质浓度分布可以使用多个杂质注入来限定(产生等)。例如，可在低注入能量下执行第一杂质注入(例如，与峰332相对应)并且可在高注入能量下执行第二杂质注入(例如，与峰334相对应)。在一些实施方案中，可在中等注入能量下执行第三注入(例如，与恒定部分336相对应)。
36.在该示例中，峰332和峰334具有不同的值(例如，在y轴上)，其中峰334指示比峰332更高的活性掺杂浓度。在示例性具体实施中，也考虑总掺杂浓度与电离度之间的关系，可使用比用于第二注入的注入剂量低的用于第一注入的注入剂量来产生此类杂质分布。与图3a的活性p型杂质浓度一样，可以通过在用于形成jte 130的多个注入(例如，两个、三个或更多个)之间适当地划分剂量来实现产生曲线图330的分布的jte 130中的期望总掺杂浓度。
37.参考图3c，示出了图示可用于实施半导体器件100的jte 130的第三活性p型杂质浓度分布的曲线图340。可以实施此类杂质浓度以限定覆盖比层132和层134的相应深度范围更多的深度(例如，从图1中的d1至d2)的高空穴迁移率层(层136)。在曲线图340中，外延层114的n型(恒定)活性掺杂浓度由迹线305示出。在图3c中，迹线350示出该示例的活性p型杂质浓度。迹线350包括层132中的第一峰352和层134中的第二峰354。层136(高空穴迁移率层)中的活性p型杂质浓度在峰352和峰354之间具有增加部分356。
38.与图3a和图3b的活性p型杂质浓度一样，可以使用多个杂质注入来限定(产生等)图3c中所示的活性p型杂质浓度。例如，可在低注入能量下执行第一杂质注入(例如，与峰352相对应)并且可执行第二沟道杂质注入以限定(产生等)峰354(例如，在层134中)和增加部分356(例如，在层136中)。与图3a和图3b的活性p型杂质浓度一样，可以通过在用于形成jte 130的多个注入(例如，两个、三个或更多个)之间适当地划分剂量来实现产生曲线图340的分布的jte 130中的期望总掺杂浓度。
39.图4是示意性地示出包括有源区a和终端区t的半导体器件400的剖视图的图示。图5是示意性地示出图4的半导体器件400的平面图(自顶向下)的图示。图5中示出了剖面线4-4，其与图4中所示的半导体器件400的剖视图相对应。因此，将参照彼此来描述图4和图5。
40.在一些实施方案中，图4和图5中所说明的方法可用于实施在比半导体器件100高的电压下操作的半导体器件。例如，虽然半导体器件100的具体实施可以按1.2千伏(kv)范围内的额定值(例如，击穿电压额定值)操作，但半导体器件400的具体实施可以按1.7kv或更高的额定电压操作(例如，部分地由于使用多个jte)。
41.如图4和图5中所示，进一步参考图1，半导体器件400包括与半导体器件100类似的元件，这些元件在图4和图5中以与图1中的100系列参考编号相对应的400系列编号来参考。为了简洁的目的，半导体器件400的与图1的半导体器件100的元件相对应的元件在下面被标识，但是这里不再详细描述。
42.参考图4，并且与图1的半导体器件100的元件相对应，半导体器件400包括半导体衬底410(例如，sic衬底)，该半导体衬底可以包括重掺杂(n+)sic衬底412和轻掺杂(n-)sic外延层(外延层414)。半导体器件400在有源区a中包括设置在外延层414中的有源器件区420。
43.如图4所示，半导体元件400还包括终端区t。半导体元件400的终端区t包括(p型)结终端扩展(第一jte 430)。如图4所示，进一步参考图5，终端区t(例如，第一jte 430以及终端区t中的其他元件)可以至少部分地围绕或可以完全围绕有源器件区420，诸如围绕(或部分地围绕)有源器件区420的周边，如图5所示。
44.如图4中另外示出的，第一jte 430可以沿着线d从外延层414的表面(例如，图4中的上表面)延伸(在图4中垂直地)并且可以包括多个区或层。例如，第一jte 430可以包括层432、层434和层436。在本文所述的示例中，层432可以是第一耗尽截断(例如，重p型掺杂)层，并且层434可以是第二耗尽截断(例如，重p型掺杂)层。此外，在半导体器件400中，层436可以是第一高载流子(空穴)迁移率层，其中层436相对于层432和层434是轻(p型)掺杂的。具有图4中指示的宽度w2的第一jte 430可以具有类似于关于图1的jte 100所描述的宽度和深度尺寸的宽度和深度尺寸，其中具体尺寸可以取决于特定的具体实施。
45.除了半导体器件400的与半导体器件100相对应的元件之外，半导体器件400还包括设置在终端区t中的第二jte 440(例如，第二p型jte)。如图4所示，进一步参考图5，第二jte 440可以至少部分地围绕或者可以完全围绕第一jte 430，诸如围绕第一jte 430的周边(或者一部分)，如图5所示。
46.如图4所示，与第一jte 430一样，第二jte 440可以沿着线d从外延层414的表面(例如，图4中的上表面)延伸(在图4中垂直地)并且可以包括多个区或层。例如，在半导体器件400中，第二jte 440可以包括层432、层434和层436。在本文所述的示例中，层432可以是半导体器件400的第三耗尽截断层(例如，重p型掺杂)，并且层434可以是第二jte 440的第四耗尽截断层(例如，重p型掺杂)。此外，在半导体器件400中，层436可以是第二高载流子(空穴)迁移率层，其中层436相对于层432和层434是轻(p型)掺杂的。如图4所示，层436和层446(高空穴迁移率层)可沿纵向轴线l彼此对齐。此类布置防止空穴电流ih通过层436和层446的高迁移率空穴传导路径中的任何中断。与层436一样，由于层446的较低掺杂，在该示例中(例如，其中半导体衬底410是sic衬底并且外延层414是sic外延层)，层446中的p型掺杂物的电离度可高于层442或层444中的p型掺杂物的电离度。由于层446中p型掺杂物的较高电离度，层446中的空穴迁移率可高于层442中或层444中的空穴迁移率。因此，空穴传导性(例如，在软开关期间)可被改进(例如，优于先前的方法)，并且dyncoss损耗进而可被减小。
47.如图4所示，第二jte 440可以具有宽度w3，取决于特定的具体实施，宽度w3可以与第一jte 430的宽度w2相同，或者可以是不同的宽度。此外，在一些具体实施中，第二jte 440的总掺杂浓度可以小于第一jte 430的总掺杂浓度，这可以改善半导体器件400的耐用性和击穿性能。第二jte 440的层可以具有与第一jte 430的层类似的深度关系、属性等，尽管其他布置是可能的。
48.如图4所示，并且如上所述，层436和446可以(例如，在有源器件区420中的器件的谐振、软开关期间)提供用于空穴电流ih的高传导性(例如，低电阻)传导路径，这可以减少关联的dyncoss损耗。第一jte 430的层和第二jte 440的层可以通过相应的多峰掺杂浓度分布产生(限定等)，诸如图6中示意性地示出的示例性掺杂分布。也就是说，第一jte 430和第二jte 440的层中的每个层可以具有相应的掺杂浓度分布，其中相对掺杂浓度水平类似于以上关于半导体器件100的jte 130的层所讨论的那些。
49.图6是示意性地示出图4和图5的半导体器件400的示例性具体实施的结终端扩展(jte)结构(例如，第一jte 430和第二jte 440)沿着图4中的相应1d切割线6a-6a和6b-6b的示例性活性p型杂质分布的曲线图600。在图6的曲线图600中，如同图3a至图3c的曲线图一样，在x轴上表示任意单位(a.u.)的深度(例如，在外延层414中)，而在y轴上对数地示出活性杂质(例如，p型杂质)的任意单位(a.u.)的浓度。同样，曲线图600是示意性的，并且以示例的方式给出，以示出半导体器件400的示例性具体实施中的示例性掺杂分布和活性p型杂质浓度。
50.与图3a至图3c的曲线图一样，虽然在图4中垂直地(例如，从顶部到底部)示出深度，但在图6中水平地(例如，从左到右)表示那些深度。在图6中，沿着曲线图600的顶部指示与图4的半导体器件400的外延层414中的第一jte 430和第二jte 440的层相关联的相应深度范围，这些深度范围也由图6中的矩形示出(指示)。
51.在该示例中，曲线图600示出可用于分别实施半导体器件400的第一jte 430和第二jte 440的活性p型杂质浓度分布。在曲线图600中，外延层414的n型(恒定)活性掺杂浓度由迹线605示出，例如用于与第一jte 430和第二jte 440的相应的活性p型杂质浓度进行比较。
52.在图6中，迹线610示出了该示例的第一jte 430的活性杂质浓度，而迹线620示出了第二jte 440的活性杂质浓度。如图6所示，迹线610包括层432中的第一峰612和层434中的第二峰614。层436(第一高空穴迁移率层)的活性杂质浓度在峰612和峰614之间具有恒定部分616。迹线620包括层442中的第一峰622和层444中的第二峰624。层446(第二高空穴迁移率层)的活性杂质浓度在峰622和峰624之间具有恒定部分626，其中恒定部分626与恒定部分616对齐，使得对应的高空穴迁移率层436和446对齐，如图4所示。
53.可使用例如上文关于例如图3a至图3c所论述的多个杂质注入来限定(产生等)图6中所示的(例如，迹线610和620的)活性杂质浓度。在该示例中，由迹线610和620示出的分布的总活性杂质是不同的(例如，包括在第二jte 440中的总p型杂质小于包括在第一jte 430中的总p型杂质)。在示例性具体实施中，可以使用具有相应能量和剂量的一系列注入来产生此类活性杂质分布，以产生图6中所示的第一jte 430和第二jte 440的活性杂质分布。
54.图7是示意性地示出包括有源区a和终端区t的半导体器件700的剖视图的图示，该半导体器件类似于图4的半导体器件400(并且具有与图5相对应的顶视图)。此外，与半导体器件400一样，半导体器件700可用于实施在较高电压诸如在1.7kv或更高的电压额定值下操作(例如，部分地由于使用多个jte)的半导体器件。
55.半导体器件700包括与半导体器件400和半导体器件100类似的元件。这些元件在图7中用与图4中的400系列参考标号相对应的700系列标号来表示。为了简洁的目的，与半导体器件400(和半导体器件100)的元件相对应的半导体器件700的元件被标识如下。
56.图7中的这些对应元件包括半导体衬底700，该半导体衬底包括重掺杂(n型sic)衬底712和轻掺杂n型sic外延层(外延层714)。对应的元件还包括有源区a、有源器件区720、终端区t、第一jte 730(具有层732、734和736)以及第二jte 740(具有层742、744和746)。在图7中还示出了线d，用于与图1和图4进行参考和比较。除了与半导体器件400(以及半导体器件100)的不同之处之外，这里不再详细描述这些元件。
57.如图7所示，第一jte 730可具有宽度w4和深度d5，而第二jte 740可具有宽度w5和
深度d4。如图7所示，d4可以小于d5。同样地，w5可小于w4(或可与w4相同或大于w4)。在该示例中，即使第二jte 740的深度d4小于第一jte 730的深度d5，层736和746(高空穴迁移率层)仍然沿着纵向轴线l彼此对齐，以便有效地传导ih(例如，在软开关操作期间)并且减小dyncoss损耗。
58.图8是示意性地示出半导体器件700的第一jte 730和第二jte 740沿着图7中相应的1d切割线8a-8a和8b-8b的示例性活性p型杂质分布的曲线图800。在曲线图800中，与曲线图600一样，在x轴上表示任意单位(a.u.)的深度，而在y轴上对数地示出活性杂质(例如，p型杂质)的任意单位(a.u.)的浓度。同样，曲线图800是示意性的，并且以示例的方式给出，以示出半导体器件700的示例性具体实施中的示例性掺杂分布和活性p型杂质浓度。
59.与上述示例一样，图7中的垂直深度在图8中被水平地表示。在图8中，沿着曲线图800的顶部和底部指示与第一jte 730和第二jte 740的层相关联的相应深度范围，这些深度范围中的至少一些深度范围也由图8中的矩形示出(指示)。
60.在该示例中，曲线图800示出可用于分别实施半导体器件700的第一jte 730和第二jte 740的活性p型杂质浓度分布。在曲线图800中，外延层714的n型(恒定)活性掺杂浓度由迹线805示出。
61.在图8中，迹线810示出了第一jte 730的活性杂质浓度，而迹线820示出了第二jte 740的活性杂质浓度。如图8所示，迹线810包括层732中的第一峰812和层734中的第二峰814。层736(第一高空穴迁移率层)的活性杂质浓度在峰812和峰814之间具有恒定部分816。迹线820包括层742中的第一峰822和层744中的第二峰824。层746(第二高空穴迁移率层)的活性杂质浓度在峰822和峰824之间具有恒定部分826，其中恒定部分826与恒定部分816对齐，使得对应的高空穴迁移率层736和746对齐，如图7所示。可使用多个杂质注入诸如本文中所论述的方法来限定(产生等)图8中所示的活性杂质浓度(例如，迹线810和820的活性杂质浓度)。
62.图9是示意性地示出包括有源区a和终端区t的半导体器件900的剖视图的图示，该半导体器件类似于图1的半导体器件100，但是在该示例中包括两个浮动(p型)防护环，并且具有与图10相对应的顶视图。在一些实施方案中，可包括较少或附加的浮动防护环。在一些实施方案中，半导体器件900可用于实施被配置为跨越诸如100v至1200v的电压范围操作的半导体器件，在一些具体实施中，在较低电压(例如，小于500v)下，dyncoss损耗比半导体器件100的具体实施有所改善(例如，减少)，其中半导体器件100的示例性具体实施在较高电压(例如，大于500v)下可具有更好的dyncoss损耗性能。
63.半导体器件900包括与半导体器件100类似的元件。这些元件在图9中用与图1中的100系列参考标号相对应的900系列标号来表示。为了简洁的目的，下面标识半导体器件900的与半导体器件100的元件相对应的元件。
64.图9中的这些对应元件包括半导体衬底900，该半导体衬底包括重掺杂(n型sic)衬底912和轻掺杂n型sic外延层(外延层914)。对应的元件还包括有源区a、有源器件区920、终端区t和jte 930(具有层932、934和936)。在图9中还示出了线d，用于与图1(以及图4和图7)进行参考和比较。除了与半导体器件100的区别之外，这里不再详细描述这些元件。
65.除了半导体器件900的与半导体器件100相对应的元件之外，半导体器件900还包括设置在终端区t中的第一(p型)浮动环940和第二(p型)浮动环950。如图9所示，进一步参
考图10，第一浮动环940可与jte 930间隔开(例如，横向间隔开)，并且浮动环950可与第一浮动环940(例如，横向地)间隔开。如图10所示，浮动环940和950可至少部分地围绕或可完全围绕jte 930，诸如围绕第一jte 930的周边(或者一部分)。
66.如图9所示，与jte 930一样，浮动环940和950可以沿着线d从外延层914的上表面延伸(在图9中垂直地)并且可以各自包括多个区或层。例如，如图9所示，浮动环940和950可以包括耗尽截断层942、944、952和954以及高空穴迁移率层946和956。如图9所示，层936、946和956(高空穴迁移率层)可沿纵向轴线l彼此对齐。此类布置可以减小通过对齐层的空穴电流ih的高迁移率空穴传导路径的电阻(例如，增加传导性)。也就是说，在此类实施方案中，层936、946和956中的p型掺杂物的较低掺杂浓度以及相关联的较高电离度可增加那些层中的空穴迁移率，从而增加空穴传导性(例如，在软开关期间)，这可改进(减少)dyncoss损耗。
67.如图9所示，jte 930可以具有宽度w6，并且浮动环940和950可以具有宽度w7(或者可以具有彼此不同的宽度)，取决于特定的具体实施，宽度w7可以小于jte 930的宽度w6。此外，在一些具体实施中，浮动环940和950的掺杂浓度(即使当使用与jte 930相同的注入产生时)可以小于jte 930的掺杂浓度。与jte 930相比，这种掺杂浓度的差异可能是浮动环940和950中的2维扩散差异的结果。在一些具体实施中，浮动环940和950的层可以具有与jte 930的层类似的深度关系、属性等，尽管其他布置是可能的。
68.图11是示意性地示出半导体器件900的jte 930和浮动环940和950沿着图9中的相应1d切割线11a-11a和11b-11b的示例性活性p型杂质分布的曲线图1100。在曲线图1100中，与先前讨论的活性杂质曲线图一样，在x轴上表示任意单位(a.u.)的深度，而在y轴上对数地示出活性杂质(例如，p型杂质)的任意单位(a.u.)的浓度。同样，曲线图1100是示意性的，并且以示例的方式给出，以示出半导体器件900的示例性具体实施中的示例性掺杂分布和活性p型杂质浓度。
69.与上述示例一样，图9中的垂直深度在图11中被水平地表示。在图11中，沿着曲线图1100的顶部指示与jte 930和示例性浮动环940(在该示例中，其也代表浮动环950)的层相关联的相应深度范围，这些深度范围也由图11中的矩形示出(指示)。
70.在该示例中，曲线图1100示出可用于分别实施半导体器件900的jte 930和浮动环940和950的活性p型杂质浓度分布。在曲线图1100中，外延层914的n型(恒定)活性掺杂浓度由迹线1105示出。
71.在图11中，迹线1110示出了jte 930的活性杂质浓度，而迹线920示出了浮动环940的活性杂质浓度。如图11所示，迹线910包括层932中的第一峰1112和层934中的第二峰914。层936(高空穴迁移率层)的活性杂质浓度在峰1112和峰1114之间具有恒定部分1116。迹线920(表示浮动环940和950)包括层942(或层952)中的第一峰1122和层944(或层954)中的第二峰1124。层946(或层956、高空穴迁移率层)的活性杂质浓度在峰1122和峰1124之间具有恒定部分1126，其中恒定部分1126与恒定部分1116对齐，使得对应的高空穴迁移率层936、946(和956)对齐，如图9所示。可使用多个杂质注入诸如本文中所论述的方法来限定(产生等)图11中所示的活性杂质浓度(例如，迹线1110和1120的活性杂质浓度)。
72.图12a和图12b是示意性地示出图1的器件的具体实施的掺杂浓度分布和载流子迁移率的关系与现有方法的掺杂浓度分布和载流子迁移率的关系相比的曲线图。具体地，图
12a示出了图3a的示意性掺杂浓度分布(例如，由迹线310示出)，其用与图3a相同的参考标号来引用(例如，对于图1的器件100的区132、134和136)。同样在图12a中，图1的器件100的外延层114的有效掺杂浓度由迹线305示出，如图3a中所示。
73.与图3a一样，图12a还示出了活性杂质(在对数标度上)与深度(两者均使用任意单位a.u.示出)之间的关系。为了简洁和清楚的目的，迹线305所示的掺杂浓度的细节不再参考图12a和图12b进行详细描述。图12a还示出了迹线1210，该迹线示出了现有方法的掺杂浓度分布(例如，单峰分布)。在一些实施方案中，与迹线310所示的掺杂浓度分布相关联的总电荷可与和迹线1210所示的掺杂浓度分布相关联的总电荷大致相同(由于y轴的对数标度，这从图12a可能不容易显而易见)。
74.现在参考图12b，曲线图1250示出在高频开关事件(例如，快速漏极到源极电压充电或放电)期间与图12a中的迹线310和迹线1210的掺杂浓度分布相对应的相应载流子(空穴)迁移率分布。在图12b中，在y轴上指示空穴迁移率(以a.u.计)，而在y轴上示出深度(与图12a的a.u.深度相对应)。在图12b中，与迹线310(例如，图3a的示例)相对应的掺杂分布的深度上的载流子(空穴)迁移率由迹线360示出，而与迹线1210(例如，图12a的现有方法)相对应的掺杂分布的深度上的载流子(空穴)迁移率由迹线1260示出。
75.如图12b所示，迹线360的载流子(空穴)迁移率增加的深度范围364大于迹线1260的载流子(空穴)迁移率增加的深度范围1264。在快速漏极-源极电压斜坡(以下称为w
term
)期间，深度范围的这种差异或相应中性耗尽区的延伸可有助于减小dyncoss损耗。例如，深度范围364(例如，未耗尽或中性耗尽)部分地限定电容(位移)电流ih将在coss充电和/或放电期间流过的横截面。虽然在本文所描述的示例中，该电流被论述为空穴电流，但在一些实施方案中，该电流可以是电子电流。
76.与现有方法相比(例如，深度范围364与深度范围1264相比)，示例性具体实施中的未耗尽(中性耗尽)区的扩展可有助于减小终端区的电阻(例如，在高频开关事件期间)，并且相应地减小dyncoss损耗。例如，在coss充电和/或放电期间的功率损耗将与沿着jte(例如，诸如该示例中的jte 130)的未耗尽区的电阻成比例。以下等式说明本文中所描述的方法如何可减小电阻并且进而减小dyncoss损耗。
77.下面的等式1可用于计算示例性具体实施诸如图1的jte 130的电阻率(ρ)。在下面的等式1中，μ
avg
是ih流过的横截面上的平均载流子(例如，空穴)迁移率，n
aavg
是横截面上的平均受主(acceptor)密度，并且q是总电荷。在该示例中，ρ可由下式给出：
[0078][0079]
如从等式1可见，与迹线360相关联的增加的平均载流子迁移率将减小电阻率，并且进而减小总电阻(r)，总电阻(r)可由下式给出：
[0080][0081]
其中l
term
和t
term
是示例性jte(诸如jte 130)的附加尺寸参数。例如，jte的横截面可由l
term
和w
term
限定，而jte的长度可由l
term
限定。如从等式2可见，增加w
term
导致r的减小，并且进而导致dyncoss损耗的关联减小。
[0082]
还应当理解，为了本公开的目的，当元件诸如层、区或衬底被提及在另一个元件
上、设置在另一个元件上、连接到另一个元件、电连接到另一个元件、耦接到另一个元件、或电耦接到另一个元件时，该元件可直接在另一个元件上、连接另一个元件、或耦接到另一个元件，或可存在一个或多个中间元件。相反，当元件被提及直接在另一个元件或层上、直接设置在另一个元件或层上、直接连接到另一个元件或层、或直接耦接到另一个元件或层时，不存在中间元件或层。虽然在整个具体实施方式中可能不会使用术语直接在
…
上、直接连接到
…
、或直接耦合到
…
，但是被示为直接在元件上、直接连接或直接耦合的元件能以此类方式提及。本技术的权利要求书可被修订以叙述在说明书中描述或者在附图中示出的示例性关系。
[0083]
如在本说明书中所使用的，除非根据上下文明确地指出特定情况，否则单数形式可包括复数形式。除了附图中所示的取向之外，空间相对术语(例如，在
…
上方、在
…
上面、在
…
之上、在
…
下方、在
…
下面、在
…
之下、在
…
之以下等)旨在涵盖装置在使用或操作中的不同取向。在一些具体实施中，在
…
上面和在
…
下面的相对术语可分别包括竖直地在
…
上面和竖直地在
…
下面。在一些具体实施中，术语相邻可包括与
…
横向相邻、与
…
竖直相邻或与
…
水平相邻。
[0084]
一些具体实施可使用各种半导体处理和/或封装技术来实现。一些具体实施可使用与半导体衬底相关联的各种类型的半导体处理技术来实现，该半导体衬底包含但不限于，例如硅(si)、砷化镓(gaas)、氮化镓(gan)、碳化硅(sic)等。
[0085]
虽然各种示例性具体实施的某些特征已经如本文所述进行了说明，但是本领域技术人员现在将想到许多修改形式、替代形式、变化形式和等同形式。因此，应当理解，所附权利要求书旨在涵盖落入具体实施的范围内的所有此类修改形式和变化形式。应当理解，这些修改形式和变化形式仅仅以举例而非限制的方式呈现，并且可以进行形式和细节上的各种变化。除了相互排斥的组合以外，本文所述的设备和/或方法的任何部分可以任意组合进行组合。本文所述的具体实施可包括所描述的不同具体实施的功能、部件和/或特征的各种组合和/或子组合。

技术特征：
1.一种半导体器件(100,400,700,900)：第一导电类型的衬底(110,410,710,910)；有源区(120,420,720,920)，所述有源区设置在所述衬底中；以及终端区(t)，所述终端区与所述有源区相邻地设置在所述衬底中，所述终端区包括第二导电类型的结终端扩展部(130,430,730,930)，所述第二导电类型与所述第一导电类型相反，所述结终端扩展部具有：第一耗尽截断区(132,432,732,932)，所述第一耗尽截断区设置在所述结终端扩展部的上部部分中；第二耗尽截断区(134,434,734,934)，所述第二耗尽截断区设置在所述结终端扩展部的下部部分中；以及高载流子迁移率区(136,436,736,936)，所述高载流子迁移率区设置在所述第一耗尽截断区与所述第二耗尽截断区之间。2.根据权利要求1所述的半导体器件，其中：所述第一耗尽截断区具有第一掺杂浓度；所述第二耗尽截断区具有第二掺杂浓度；并且所述高载流子迁移率区具有第三掺杂浓度，所述第三掺杂浓度小于所述第一掺杂浓度并且小于所述第二掺杂浓度。3.根据权利要求2所述的半导体器件，其中所述第一掺杂浓度和所述第二掺杂浓度是相同的掺杂浓度。4.根据权利要求2所述的半导体器件，其中所述第一掺杂浓度不同于所述第二掺杂浓度。5.根据权利要求2所述的半导体器件，其中：所述第一掺杂浓度是第一平均掺杂浓度；所述第二掺杂浓度是第二平均掺杂浓度；并且所述第三掺杂浓度是第三平均掺杂浓度。6.根据权利要求1所述的半导体器件，其中：所述衬底是碳化硅衬底；所述第一导电类型是n型；并且所述第二导电类型是p型。7.根据权利要求1所述的半导体器件，其中所述结终端扩展部是第一结终端扩展部，并且所述高载流子迁移率区是第一高载流子迁移率区，所述终端区还包括：所述第二导电类型的第二结终端扩展部(440,740)，所述第二结终端扩展部与所述第一结终端扩展部相邻地设置在所述衬底中，所述第二结终端扩展部包括：第三耗尽截断区(442,742)，所述第三耗尽截断区设置在所述第二结终端扩展部的上部部分中；第四耗尽截断区(444,744)，所述第四耗尽截断区设置在所述第二结终端扩展部的下部部分中；以及第二高载流子迁移率区(446,746)，所述第二高载流子迁移率区设置在所述第三耗尽截断区与所述第四耗尽截断区之间。
8.根据权利要求7所述的半导体器件，其中：所述第一结终端扩展部从所述衬底的表面延伸到所述衬底中的第一深度(d5)；并且所述第二结终端扩展部从所述衬底的所述表面延伸到所述衬底中的第二深度(d4)，所述第二深度小于所述第一深度。9.根据权利要求7所述的半导体器件，其中所述第一高载流子迁移率区和所述第二高载流子迁移率区沿着公共纵向轴线(l)对齐。10.根据权利要求9所述的半导体器件，其中：所述第一结终端扩展部具有沿着所述公共纵向轴线的第一宽度(w2,w4)；并且所述第二结终端扩展部具有沿着所述公共纵向轴线的第二宽度(w3,w5)，所述第二宽度小于所述第一宽度。11.根据权利要求7所述的半导体器件，其中：所述第一结终端扩展部包括第一掺杂物杂质剂量；并且所述第二结终端扩展部包括第二掺杂物杂质剂量，所述第二掺杂物杂质剂量小于所述第一掺杂物杂质剂量。12.根据权利要求1所述的半导体器件，其中所述高载流子迁移率区是第一高载流子迁移率区，所述终端区还包括：所述第二导电类型的至少一个浮动环(940,950)，所述至少一个浮动环设置在所述衬底中并且与所述结终端扩展部(930)横向间隔开，所述结终端扩展部设置在所述有源区与所述至少一个浮动环之间，所述至少一个浮动环中的浮动环具有：第三耗尽截断区(942,952)，所述第三耗尽截断区设置在所述浮动环的上部部分中；第四耗尽截断区(944,954)，所述第四耗尽截断区设置在所述浮动环的下部部分中；以及第二高载流子迁移率区(946,956)，所述第二高载流子迁移率区设置在所述第三耗尽截断区和所述第四耗尽截断区之间。13.根据权利要求12所述的半导体器件，其中所述第一高载流子迁移率区和所述第二高载流子迁移率区沿着公共纵向轴线(l)对齐。14.根据权利要求1所述的半导体器件，其中所述有源区包括以下项中的至少一者：功率二极管；或者功率晶体管。15.一种半导体器件(100)：第一导电类型的衬底(110)；有源区(120)，所述有源区设置在所述衬底中；以及终端区(t)，所述终端区与所述有源区相邻地设置在所述衬底中，所述终端区包括第二导电类型的结终端扩展部(130)，所述第二导电类型与所述第一导电类型相反，所述结终端扩展部具有：第一耗尽截断区(132)，所述第一耗尽截断区从所述衬底的表面延伸到所述衬底中的第一深度(d1)；高载流子迁移率区(136)，所述高载流子迁移率区从所述衬底中的所述第一深度延伸
到所述衬底中的第二深度(d2)，所述第二深度大于所述第一深度；以及第二耗尽截断区(134)，所述第二耗尽截断区从所述衬底中的所述第二深度延伸到所述衬底中的第三深度(d3)，所述第三深度大于所述第二深度。16.根据权利要求15所述的半导体器件，其中：所述第一耗尽截断区包括第一量的所述第二导电类型的掺杂物；所述高载流子迁移率区包括第二量的所述第二导电类型的掺杂物，掺杂物的所述第二量小于掺杂物的所述第一量；并且所述第二耗尽截断区包括第三量的所述第二导电类型的掺杂物，掺杂物的所述第三量大于掺杂物的所述第二量。17.根据权利要求15所述的半导体器件，其中所述第二深度与所述第一深度之间的差：大于所述第一深度；以及大于所述第三深度和所述第二深度之间的差。18.一种半导体器件(100)：衬底(110)，所述衬底包括：重掺杂n型碳化硅衬底(112)；以及轻掺杂n型碳化硅外延层(114)，所述轻掺杂n型碳化硅外延层设置在所述重掺杂n型碳化硅衬底上；有源区(120)，所述有源区设置在所述轻掺杂n型碳化硅外延层中，所述有源区包括以下项中的至少一者：功率二极管；或者功率n沟道金属氧化物半导体场效应晶体管；终端区(t)，所述终端区与所述有源区相邻地设置在所述轻掺杂n型碳化硅外延层中，所述终端区包括p型结终端扩展部(13)，所述p型结终端扩展部具有：第一耗尽截断区(132)，所述第一耗尽截断区从所述衬底的表面延伸到所述衬底中的第一深度(d1)；高载流子迁移率区(136)，所述高载流子迁移率区从所述衬底中的所述第一深度延伸到所述衬底中的第二深度(d2)，所述第二深度大于所述第一深度；以及第二耗尽截断区(134)，所述第二耗尽截断区从所述衬底中的所述第二深度延伸到所述衬底中的第三深度(d3)，所述第三深度大于所述第二深度。19.根据权利要求18所述的半导体器件，其中所述p型结终端扩展部至少部分地围绕所述有源区。20.根据权利要求18所述的半导体器件，其中：所述第一耗尽截断区包括第一量的p型掺杂物；所述高载流子迁移率区包括第二量的p型掺杂物，掺杂物的所述第二量比掺杂物的所述第一量小至少一个数量级；并且所述第二耗尽截断区包括第三量的p型掺杂物，掺杂物的所述第三量比掺杂物的所述第二量大至少一个数量级。

技术总结
在一般方面，一种半导体器件(100,400,700,900)可以包括第一导电类型的衬底(110,410,710,910)、设置在该衬底中的有源区(120,420,720,920)以及与该有源区相邻地设置在该衬底中的终端区(T)。该终端区可包括第二导电类型的结终端扩展(130,420,730,930)，其中该第二导电类型与该第一导电类型相反。该结终端扩展可以具有设置在该结终端扩展的上部部分中的第一耗尽截断区(132,432,732,932)、设置在该结终端扩展的下部中的第二耗尽截断区(134,434,734,934)以及设置在该第一耗尽截断区与该第二耗尽截断区之间的高载流子迁移率区(136,436,736,936)。区(136,436,736,936)。区(136,436,736,936)。


技术研发人员：J
受保护的技术使用者：半导体元件工业有限责任公司
技术研发日：2021.12.20
技术公布日：2023/8/24