半导体元件的制作方法

1.本实用新型实施例是有关于一种半导体元件。


背景技术：

2.由于各种电子元件的集成密度不断提高，半导体行业经历了持续快速成长。在大多数情况下，集成密度的这种改善来自于最小特征尺寸的反复减小，允许更多的元件整合到给定的晶片区域中。
3.由于鳍式场效晶体管(finfet)的小尺寸和高性能，finfet越来越多地用于集成电路的制造。全应变通道，例如硅锗通道，已用于finfet，以改善finfet性能。然而，应变通道架构会产生自己需要解决的缺点。


技术实现要素：

4.因此，本揭露的一目的就是在提供一种半导体元件，其包含浅沟渠隔离区域、第一半导体鳍片结构、以及第二半导体鳍片结构。第一半导体鳍片结构自浅沟渠隔离区域的顶面延伸第一鳍片高度，其中第一半导体鳍片结构设置在第一区域中。第二半导体鳍片结构自浅沟渠隔离区域的顶面延伸第二鳍片高度，其中第二半导体鳍片结构设置在第二区域中，第二鳍片高度大于第一鳍片高度。每个第一半导体鳍片结构和第二半导体鳍片结构包含通道部分以及井部分。其中通道部分设置于井部分上。
5.因此，本揭露的一目的就是在提供一种半导体元件，其包含第一图案区域。第一图案区域包含第一浅沟渠隔离区域、第一半导体鳍片结构、以及第二半导体鳍片结构。第一半导体鳍片结构用于n型元件，并自第一浅沟渠隔离区域的顶面延伸。第一浅沟渠隔离区域的顶面具有平面轮廓介于相邻的第一半导体鳍片结构之间。第二半导体鳍片结构用于p型元件，并自第一浅沟渠隔离区域的顶面延伸。第一浅沟渠隔离区域的顶面具有u型轮廓介于相邻的第二半导体鳍片结构之间。
6.因此，本揭露的一目的就是在提供一种半导体元件，其包含浅沟渠隔离区域、第一半导体鳍片结构、第二半导体鳍片结构。第一半导体鳍片结构自浅沟渠隔离区域的顶面延伸第一鳍片高度，其中第一半导体鳍片结构设置在第一区域中。第二半导体鳍片结构自浅沟渠隔离区域的顶面延伸第二鳍片高度，其中第二半导体鳍片结构设置在第二区域中。第二鳍片高度大于第一鳍片高度，且第一区域具有比第二区域更高的半导体鳍片结构密度。
附图说明
7.从以下结合所附附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或缩减。
8.图1是绘示依照本揭露的实施方式的一种半导体元件的制造方法的流程图；
9.图2a至图2b、图3a至图3b、图4a至图4b、图5a至图5b、图6a至图6b、图7a至图7b、图
8a至图8b、图9a至图9c、图10a至图10e、图11a至图11e、和图12a至图12h是示意性地绘示依照本揭露的实施方式的制造半导体元件的各个阶段；
10.图13a至图13b、和图14示意性地绘示依照本揭露的另一实施方式的制造半导体元件的各个阶段。
11.【符号说明】
12.10:方法
13.12:操作
14.14:操作
15.16:操作
16.18:操作
17.20:操作
18.22:操作
19.24:操作
20.26:操作
21.28:操作
22.30:操作
23.32:操作
24.100:半导体元件
25.100a:半导体元件
26.101:图案区域/第一图案区域
27.101n:n型元件区域
28.101p:p型元件区域
29.101t:顶面
30.102:基板
31.102a:硅基板/基板
32.102t:顶面
33.103:图案区域/第二图案区域
34.103n:n型元件区域
35.103p:p型元件区域
36.103t:顶面
37.104:第一半导体层
38.104t:顶面
39.105:图案化罩幕层/罩幕层
40.106:开口
41.106b:底面
42.108:第二半导体层
43.108t:顶面
44.110:罩幕层/硬罩幕层
45.112:半导体鳍片结构
46.112c:通道部分
47.112ch:通道高度
48.112fh:鳍片高度
49.112gh:栅极高度
50.112t:顶面
51.112w:井部分
52.113:沟槽
53.113bp:底面
54.113bn:底面
55.114:半导体鳍片结构
56.114c:通道部分
57.114ch:通道高度
58.114fh:鳍片高度
59.114gh:栅极高度
60.114t:顶面
61.114w:井部分
62.116:半导体鳍片结构
63.116a:半导体鳍片结构/半导体鳍片
64.116c:通道部分
65.116ch:通道高度
66.116fh:鳍片高度
67.116gh:栅极高度
68.116t:顶面
69.116w:井部分
70.118:半导体鳍片结构
71.118c:通道部分
72.118ch:通道高度
73.118fh:鳍片高度
74.118fh’:鳍片高度
75.118gh:栅极高度
76.118t:顶面
77.118w:井部分
78.120:隔离层
79.120a:隔离层
80.120s:浅沟渠隔离区域/sti区域
81.120t:顶面
82.120tf:平面轮廓
83.120tu:非线性轮廓
84.122:介电鳍片层
85.124:罩幕层/硬罩幕层
86.124a:硬罩幕层
87.126:箭头
88.128:掺质
89.130:混合鳍片结构
90.132:牺牲栅极介电层
91.134:牺牲栅极电极层
92.136:罩幕层
93.138:牺牲栅极结构
94.139:牺牲栅极结构
95.140:侧壁分隔物
96.142:侧壁分隔物
97.144:磊晶源极/漏极特征
98.146:磊晶源极/漏极特征
99.148:接触蚀刻停止层
100.150:层间介电层/ild层
101.152:替代栅极结构
102.153:替代栅极结构
103.154:栅极介电层
104.156:栅极电极层
105.b-b:线
106.c-c:线
107.d-d:线
108.dfh:鳍片高度差异
109.dch:通道高度差异
110.du:高度差
111.e-e:线
112.f-f:线
113.fw:鳍片宽度
114.tw:沟槽宽度
具体实施方式
115.以下的揭露提供了许多不同实施方式或实施例，以实施所提供的标的的不同特征。以下所描述的构件与安排的特定例子是用以简化本揭露。当然这些仅为例子，并非用以作为限制。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。此外，本揭露可能会在各实施例中重复参考数字及/或文字。这样的重复是为了简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。
116.此外，在此可能会使用空间相对用语，例如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“上方(over)”、“顶(top)”、“较高(upper)”、与类似用语，以方便说明如附图所绘示的一构件或一特征与另一(另一些)构件或特征之间的关系。除了在图中所绘示的方位外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其他方位上)，因此可以同样的方式来解释在此所使用的空间相对描述符号。
117.硅锗(sige)通道已用于p型金属氧化物半导体(mos)元件以增加空穴移动率。现有技术的制造可能会导致不同图案区域之间的通道高度不同。例如，半导体通道可在具有较高鳍片密度的区域具有较高的通道高度，以及在具有较低鳍片密度的区域具有较短的通道高度。鳍片密度可对应鳍片结构占据的表面积与总表面积的比例。例如，相较于其他区域中的半导体鳍片，例如逻辑电路区域或记忆体电路区域，环形振荡器(ro)区域中的半导体鳍片，可能是划线测试结构的一部分，可具有较低的鳍片密度或占整体表面积的较低比例。
118.对于sige通道，通道高度的变化可导致sige高度与鳍片高度不同。特别是平坦化工艺，sige鳍片可比介电材料和硅更快速率去除。因此，具有较高sige密度的区域可以更快速率移除，而导致更短的sige通道高度。在浅沟槽隔离的凹槽蚀刻期间，sige通道高度的变化可导致sige通道在某些区域暴露不足，而在其他区域暴露过度。当sige通道暴露不足时，可能发生dc损失和漏极导致能障降低(dibl)恶化。当sige通道暴露过度时，可能发生ac降级。
119.根据本揭露，在凹陷蚀刻半导体鳍片结构，例如包含sige的半导体鳍片结构，周围的介电材料之前，选择性地进行植入工艺。植入工艺改变经植入的介电材料的蚀刻速率。接着，介电材料在不同区域凹陷到不同水平，产生不同的鳍片高度来匹配不同的通道高度。
120.图1是绘示依照本揭露的实施方式的一种半导体元件的制造方法10的流程图。图2a与图2b、图3a与图3b、图4a与图4b、图5a与图5b、图6a与图6b、图7a与图7b、图8a与图8b、图9a至图9c、图10a至图10e、图11a至图11e、和图12a至图12h是示意性地绘示依照本揭露的实施方式的制造示范的半导体元件100的各个阶段。特别地，可根据图1的方法10制造半导体元件100。
121.在方法10的操作12中，形成多个半导体鳍片结构于要形成半导体元件100的基板102上，如图2a与图2b、图3a与图3b、图4a与图4b、和图5a与图5b所示。图2a至图5a是半导体元件100的俯视示意图。图2b至图5b是沿着图2a至图5a的线b-b的半导体元件100的剖面示意图。图2a至图2b、图3a至图3b、图4a至图4b、和图5a至图5b显示半导体元件100的二图案区域101与103。图案区域101包含较高密度的半导体鳍片结构，而图案区域103包含较低密度的半导体鳍片结构。例如，图案区域101可为多晶硅关键尺寸(pocd)区域，而图案区域103可为环形振荡器(ro)区域。
122.基板102可为半导体基板，例如块体半导体、绝缘体上半导体(soi)基板等，其可掺杂(例如，以p型掺质或n型掺质)或未掺杂。基板102可为晶圆，例如硅晶圆。通常，soi基板是一层半导体材料形成在绝缘体上。绝缘体可为例如埋入氧化物(box)层、氧化硅层等。绝缘体设置在基板上，基板一般为硅或玻璃基板。也可使用其他基板，例如多层或梯度基板。
123.如图2a与图2b所示，图案区域101包括n型元件区域101n和p型元件区域101p。p型元件区域101p可用于形成p型元件，例如pmos晶体管，例如p型finfet。n型元件区域101n可
用于形成n型元件，例如nmos晶体管，例如n型finfet。p型元件区域101p可通过分隔器与n型元件区域101n实体分离，并且任意数量的元件特征(例如，其他主动元件、掺杂区、隔离结构等)可设置在n型元件区域101n和p型元件区域101p之间。可通过以罩幕(例如光阻、氧化物等)覆盖n型元件区域101n，和进行离子植入工艺，在基板102中的p型元件区域101p中形成n型井。可将n型掺质，例如砷离子，植入p型元件区域101p中。可通过以罩幕(例如光阻、氧化物等)覆盖p型元件区域101p，和进行离子植入工艺，在基板102中的n型元件区域101n中形成p型井。可将p型掺质，例如硼离子，植入n型元件区域101n中。
124.类似地，图案区域103包括n型元件区域103n和p型元件区域103p。p型元件区域103p可通过分隔器与n型元件区域103n实体分离，并且任意数量的元件特征(例如，其他主动元件、掺杂区、隔离结构等)可设置在p型元件区域103p和n型元件区域103n之间。可通过选择性地植入n型掺质，例如砷离子，且可植入p型元件区域103p中，在p型元件区域103p中形成n型井。可通过选择性植入p型掺质，例如硼离子，且可植入n型元件区域103n中，在基板102的n型元件区域103n中形成p型井。
125.形成第一半导体层104于基板102的顶面102t上方。第一半导体层104随后制造成用于n型元件的通道。在一些实施方式中，第一半导体层104可用于减少随后形成的p型元件的磊晶层中的差排缺陷。第一半导体层104可包括如硅等的材料。可通过磊晶成长工艺，例如有机金属化学气相沈积(mocvd)、有机金属气相磊晶(movpe)、电浆增强化学气相沉积(pecvd)、远距电浆化学气相沉积(rp-cvd)、分子束磊晶(mbe)、氢化物气相磊晶(hvpe)、液相磊晶(lpe)、氯化物气相磊晶(cl-vpe)、或任何其他适合的工艺，形成第一半导体层104。第一半导体层104可具有与基板102中的n型井和p型井区的晶格常数相似或相同的晶格常数。在一些实施方式中，第一半导体层104可具有从第一半导体层104的顶面104t到基板102的顶面102t的约100埃至约5000埃之间的厚度。
126.如图3a与图3b所示，接着形成图案化的罩幕层105于第一半导体层104上方，以覆盖n型元件区域101n与103n和p型元件区域101p与103p上方的开口106。可利用图未示出的图案化的光阻作为罩幕，以形成图案化的罩幕层105，并使用图案化的罩幕层105蚀刻第一半导体层104以形成开口106。罩幕层105和第一半导体层104可通过合适的蚀刻工艺，例如异向性蚀刻工艺来蚀刻。在一些实施方式中，罩幕层105和第一半导体层104可通过干式蚀刻工艺，例如反应性离子蚀刻(rie)、中性束蚀刻(nbe)或其组合等来蚀刻。于图案化罩幕层105后，图案化的光阻层可使用适当的光阻剥除技术，例如化学溶剂清洗、电浆灰化、干剥离和/或类似技术来去除。可在蚀刻第一半导体层104之前或之后，去除图案化的光阻层。
127.在一些实施方式中，开口106可延伸通过第一半导体层104并暴露出于基板102，并且开口106的底面106b形成在基板102中。在其他实施方式中，第一半导体层104的一部分可保留在开口106下方，且开口106的底面106b形成于第一半导体层104中。如图4a与图4b所示，第一半导体层104的剩余部分可用于在开口106中生长第二半导体层108。在一些实施方式中，在形成开口106之后，剩余的第一半导体层104的部分可具有大约1埃至大约300埃之间的厚度。在一些实施方式中，开口106的深度在大约100埃至大约5000埃之间。
128.在一些实施方式中，第二半导体层108可包含一材料，其具有比第一半导体层104的晶格常数更大的晶格常数。例如，在一些实施方式中，第二半导体层108可包含硅锗(sige)。在一些实施方式中，第二半导体层108是应变的sige层，包含范围在大约25％至大
约50％之间的ge。sige通道包含比si更低的能隙，而为随后形成的pmos元件提供更大的空穴移动率。第二半导体层108可通过磊晶生长等工艺而形成。在一些实施方式中，第二半导体层108随后制造成用于p型元件的通道。第二半导体层108可通过磊晶生长工艺，例如有机金属化学气相沉积(mocvd)、有机金属气相磊晶(movpe)、电浆增强化学气相沉积(pecvd)、远距电浆化学气相沉积(rp-cvd)、分子束磊晶(mbe)、氢化物气相磊晶(hvpe)、液相磊晶(lpe)、氯化物气相磊晶(cl-vpe)、或任何其他合适工艺来形成。第二半导体层108可由任何适合的半导体材料，例如硅、锗、iii-v半导体材料或其组合制成。
129.第二半导体层108可填充开口106，使得第二半导体层108的顶面设置在第一半导体层104的顶面的相同水平面或上方。可将第二半导体层108形成一厚度，使得第一半导体层104和第二半导体层108的后续平坦化工艺产生平坦表面。
130.在形成第二半导体层108之后，去除罩幕层105，并对第一半导体层104和第二半导体层108进行平坦化工艺，如图4a与图4b所示。图案化罩幕层105可用合适的蚀刻工艺去除，例如湿蚀刻工艺(例如稀释的氢氟酸(dhf)等)。第一半导体层104和第二半导体层108可通过任何合适的平坦化工艺，例如化学机械研磨(cmp)、回蚀工艺及其组合等来平坦化。
131.在平坦化工艺之后，第一半导体层104的顶面104t可与第二半导体层108的顶面108t齐平。在一些实施方式中，在平坦化工艺之后，第二半导体层108具有大约100埃至5000埃之间的厚度，且第一半导体层104具有大约100埃至5000埃之间的厚度。
132.在图5a与图5b中，形成多个半导体鳍片结构112、114、116与118。半导体鳍片结构112、114、116与118可通过用任何合适方法所图案化的一个或多个罩幕层来蚀刻第一半导体层104、第二半导体层108、和底下的基板102来形成。例如，半导体鳍片结构112、114、116与118可使用包括双图案化或多图案化工艺的一个或多个微影工艺来形成。通常，双图案化或多图案化工艺结合了微影和自对准工艺，而允许产生具有例如比使用单一个直接微影工艺可得到的间距更小间距的图案。例如，在一个实施方式中，牺牲层(图未示)形成在基板上方并使用微影工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隙壁(图未示)。然后去除牺牲层，然后可使用剩余的间隙壁来图案化基板并形成半导体鳍片结构112、114、116与118。在图5a与图5b中，罩幕层110显示为剩余在半导体鳍片结构112、114、116与118上方。根据使用的图案化工艺，在不同半导体鳍片结构上的硬罩幕层110，可由不同厚度和/或组成的不同工艺形成。
133.第一半导体层104、第二半导体层108、在基板102中的n型井/p型井使用罩幕层110作为罩幕来蚀刻，以形成半导体鳍片结构112、114、116与118。沟槽113形成在相邻的半导体鳍片结构112、114、116与118之间。通过蚀刻通过第一半导体层104或第二半导体层108和进入基板102而形成沟槽113。蚀刻方法可以是一种或多种任何可接受的蚀刻工艺，例如反应离子蚀刻(rie)、中性束蚀刻(nbe)等或其组合。蚀刻可以是异向的。尽管半导体鳍片结构112、114、116与118示意为具有垂直的侧壁和直线的边缘，但半导体鳍片结构112、114、116与118可具有任何其他适合的形状，例如具有锥形侧壁、圆角或其他几何特征。
134.如图5b所示，半导体鳍片结构112与114形成在第一图案区域101中。半导体鳍片结构112形成在n型元件区域101n上方。每个半导体鳍片结构112包括井部分112w和通道部分112c，井部分112w由基板102中的p型井所形成，通道部分112c由第一半导体层104所形成。半导体鳍片结构114形成在p型元件区域101p上方。每个半导体鳍片结构114包括井部分
114w和通道部分114c，井部分114w由基板102中的n型井所形成，通道部分114c由第二半导体层108所形成。半导体鳍片结构116与118形成在第二图案区域103中。半导体鳍片结构116形成在p型元件区域103p上方。每个半导体鳍片结构116包括井部分116w和通道部分116c，井部分116w由在基板102中的n型井形成，通道部分116c由第二半导体层108形成。半导体鳍片结构118形成在n型元件区域103n上方。每个半导体鳍片结构118包括井部分118w和通道部分118c，井部分118w由在基板102中的p型井形成，通道部分116c由第一半导体层104形成。
135.在此阶段，半导体鳍片结构114与116的通道部分114c与116c具有实质相同的高度，其等于第二半导体层108的厚度，或者底面106b和顶面108t之间的距离。类似地，半导体鳍片结构112与118的通道部分112c与118c具有实质相同的高度，其等于第一半导体层104的厚度，或者顶面102t和顶面104t之间的距离。
136.在一些实施方式中，半导体鳍片结构114与116的井部分114w与116w具有实质相同的高度，以及半导体鳍片结构112与118的井部分112w与118w具有实质相同的高度。在一些实施方式中，由于第一半导体层104和第二半导体层108的蚀刻速率不同，n型元件区域101n与103n的沟槽113可具有与p型元件区域101p与103p的沟槽113不同的深度。例如，n型元件区域101n与103n的底面113bn与p型元件区域101p与103p的底面113bp在不同水平面。因此，井部分114w与116w的高度可以不同于井部分112w与118w的高度。在一些实施方式中，井部分114w与116w的高度可大于井部分112w与118w的高度，或者底面113bp低于底面113bn，因为第二半导体层108比第一半导体层104的蚀刻速度更快。
137.第二图案区域103中的半导体鳍片结构116与118的密度低于第一图案区域101中的半导体鳍片结构112与114的密度。如图5a所示，半导体鳍片结构112与114的表面积和第一图案区域101的总表面积的表面积比率，高于半导体鳍片结构116与118的表面积和第二图案区域103的总表面积的表面积比率。
138.在方法10的操作14中，形成隔离层120于基板102上方，半导体鳍片结构112、114、116与118上方和至少部分地填充沟槽113，如图6a与图6b所示。图6a是半导体元件100的俯视示意图。图6b是沿着图6a的线b-b的半导体元件100的剖面示意图。在一些实施方式中，隔离层120可包含一层或多层的介电材料。例如，隔离层120可包括衬垫和衬垫上方的介电填充材料。
139.衬垫可形成为共形层，其水平部分和垂直部分的厚度彼此接近。在一些实施方式中，通过在含氧环境中氧化基板102的暴露表面和半导体鳍片结构112、114、116与118来形成衬垫。在一些实施方式中，衬垫的厚度约1至5nm之间。在一些实施方式中，衬垫可包含sin或sio2。
140.介电填充材料沉积在衬垫上。在一些实施方式中，介电填充材料可以共形方式沉积并填充沟槽113的一部分。如图6b所示，隔离层120的介电填充材料填充沟槽113，并在较宽沟槽内留下开口以随后在其中形成混合鳍片结构。在一些实施方式中，介电填充材料可包含氧化硅、碳化硅、氮化硅等或其组合，并可使用可流动化学气相沉积(fcvd)、旋转涂布、cvd、ald、高密度电浆化学气相沉积(hdpcvd)、低压化学气相沉积(lpcvd)等或其组合来制作。
141.在方法10的操作16中，在隔离层120上方形成介电鳍片层122，如图6a与图6b所示。
介电鳍片层122形成在基板102上方并覆盖隔离层120。介电鳍片层122填充于隔离层120中的沟槽113中的剩余开口中。
142.介电鳍片层122形成在基板102上方并覆盖隔离层120。介电鳍片层122填充于隔离层120中的开口中。在一些实施方式中，介电鳍片层122可包含氮化硅(sin)、氮氧化物、碳化硅(sic)、氮氧化硅(sion)、氧化物、sio2、si3n4与siocn等，并可通过形成这种层的方法，例如cvd、电浆增强cvd、溅镀、和本领域已知的其他方法来形成。在一些实施方式中，介电鳍片层122可由除了氮化物介电材料以外的低k介电材料制成。在一些实施方式中，介电鳍片层122可过度填充沟槽113中的开口，使得介电鳍片层122材料的一部分在顶面上方延伸。
143.在方法10的操作18中，进行平坦化工艺，例如cmp，以暴露半导体鳍片结构112、114、116与118，来用于随后的隔离层凹入，如图7a与图7b所示。图7a是半导体元件100的俯视示意图。图7b是沿着图7a的线b-b的半导体元件100的剖面示意图。在相同的cmp条件下，不同材料具有不同研磨速率。图案密度的变化，即半导体鳍片结构112、114、116与118的密度，或半导体表面占有率的比例，可能导致cmp操作不同地影响半导体元件100的不同部分。在一些情况下，半导体鳍片结构密度的差异可造成cmp负载。例如，sige材料的研磨速度比介电材料快。因此，更高的sige表面积与介电表面积的比例的区域，比更低的sige表面积与介电表面积的比例的区域研磨更快。
144.如图7b所示，cmp负载可能导致具有较高半导体鳍片结构的密度的第一图案区域101的顶面101t，低于具有较低半导体鳍片结构的密度的第二图案区域103的顶面103t。在cmp工艺之后，定义出半导体鳍片结构112、114、116与118中的通道部分112c、114c、116c与118c的通道高度112ch、114ch、116ch与118ch。半导体鳍片结构112的通道高度112ch由顶面101t到顶面102t间的距离定义。半导体鳍片结构118的通道高度118ch由顶面103t到顶面102t间的距离定义。半导体鳍片结构114的通道高度114ch由顶面101t到底面106b间的距离定义。半导体鳍片结构116的通道高度116ch由顶面103t到底面106b间的距离定义。由于顶面101t和顶面103t位于不同水平，因此第一图案区域101中的通道高度114ch小于第二图案区域103中的通道高度116ch。同样地，第一图案区域101中的通道高度112ch比第二图案区域103中的通道高度118ch短。
145.随后进行蚀刻工艺，以凹入蚀刻隔离层120，而暴露半导体鳍片结构112、114、116与118的顶部。在凹陷隔离层120上方的暴露的半导体鳍片结构112、114、116与118的高度称为鳍片高度。第一图案区域101和第二图案区域103中的通道高度的差异可能随后导致鳍片高度与一些区域中对应的通道高度不匹配。特别是针对p型元件，通道部分114c与116c和井部分114w与116w包括不同材料，通道高度和鳍片高度的不匹配可能导致所得元件的ad降级或dc损失。在一些实施方式中，通道高度的差异通过选择性植入工艺来补偿，如操作20和22所述。
146.在方法10的操作20中，形成罩幕层124于基板102上方并予以图案化，以暴露一个或多个图案区域，如图8a与图8b所示。图8a是半导体元件100的俯视示意图。图8b是沿着图8a的线b-b的半导体元件的剖面示意图。在一些实施方式中，图案化罩幕层124，以暴露半导体鳍片结构的图案密度低的区域。例如，罩幕层124形成以暴露第二图案区域103。在一些实施方式中，图案化罩幕层124，以暴露一个或多个图案区域中的p型元件区域。例如，罩幕层124经图案化而暴露第二图案区域103的p型元件区域103p。
147.在一些实施方式中，罩幕层124可通过化学气相沉积(cvd)、原子层沉积(ald)等工艺形成。罩幕层124可包含二氧化硅、氮化硅等材料。罩幕层124可使用微影工艺图案化。
148.在方法10的操作22中，进行离子植入工艺，以将一种或多种物质植入暴露的隔离层120中，如图8a与图8b所示。硬罩幕层124所暴露出的区域中的隔离层120，即在具有低鳍片密度的图案区域103的p型元件区域103p中的隔离层120。将暴露出的隔离层120暴露于掺质的离子流，如箭头126所示。在一些实施方式中，掺质128进入隔离层120，削弱隔离层120的结构，加速了遭掺杂的隔离层120的蚀刻速率。
149.可选择掺质及/或植入，以实现期望的蚀刻速率改变，例如蚀刻速率加速或蚀刻速率减速。在一些实施方式中，掺质选自一种或多种大原子物质，例如锗、氩、氮、砷与碳。
150.在图8a与图8b所示的实施方式中，植入掺质，以增加隔离层120中的蚀刻速率或蚀刻厚度。以大约3kev和大约10kev之间范围内的能量级进行离子植入。低于3kev的能量级可能无法将离子物种驱动够深至改变蚀刻速率。高于10kev的能量级可能会损坏半导体鳍片结构而不会提供额外的好处。在一些实施方式中，以1e13和1e14原子/平方厘米之间的范围内的掺质浓度下进行离子植入。低于1e13原子/平方厘米的浓度水平可能不足以改变蚀刻速率。高于1e14原子/平方厘米的浓度水平可能会对蚀刻速率造成不同的改变及/或改变材料特性。
151.在其他实施方式中，可植入掺质，以降低蚀刻速率或蚀刻厚度。例如，当硬罩幕层124暴露出具高密度的半导体鳍片结构的区域时，例如第一图案区域101，可选择掺质的种类及/或掺质浓度，以减小蚀刻厚度。在一些实施方式中，以5e14和5e15原子/平方厘米之间的范围，将砷掺杂到隔离层120中，以降低隔离介电层，例如氧化硅的蚀刻速率。
152.在操作24中，对隔离层120凹入蚀刻，以暴露半导体鳍片结构112、114、116与118的通道部分112c、114c、116c与118c，并在半导体鳍片结构112、114、116与118的井部分112w、114w、116w与118w周围形成浅沟渠隔离(sti)区域120s，如图9a与图9b所示。图9a是半导体元件100的俯视示意图。图9b是沿着图9a的线b-b的半导体元件100的剖面示意图。
153.在蚀刻隔离层120之前，去除硬罩幕层124，以暴露全部隔离层120。然后使用可接受的蚀刻工艺，例如对隔离层120的材料具有选择性的蚀刻工艺，来凹入隔离层120。在一些实施方式中，可使用hf/nf3、cf4、chf3、nf3与sf6等干式蚀刻工艺凹入蚀刻隔离层120。在一些实施方式中，干式蚀刻工艺可为使用氟化氢(hf)气体与氨气(nh3)等少电浆气体蚀刻工艺，使用氢气(h2)、三氟化氮(nf3)和氨副产物的远程电浆辅助干式蚀刻工艺，或稀释氢氟酸(dhf)。
154.在凹入隔离层120之后，在p型元件区域101p与103p和n型元件区域101n与103n中的半导体鳍片结构112、114、116与118从相邻的sti区域120s之间凸伸出。在一些实施方式中，介电鳍片层122也从相邻的sti区域120s之间凸伸出，形成混合鳍片结构130。混合鳍片结构130可设置在第一区域101及/或第二区域103中。例如，混合鳍片结构130可设置在半导体鳍片结构116与118之间，以分开p型元件与n型元件。混合鳍片结构130可设置在相邻的半导体鳍片结构116或118之间。
155.半导体鳍片结构112、114、116与118分别从sti区域120s凸伸出鳍片高度112fh、114fh、116fh与118fh。鳍片高度112fh、114fh、116fh与118fh定义为半导体鳍片结构112、114、116与118的顶面112t、114t、116t与118t和sti区域120s的顶面120t之间的距离。顶面
112t和114t实质上位在同一水平面，且实质上与第一图案区域101的顶面101t相同。顶面116t和118t实质上在同一水平面，且实质上与第二图案区域103的顶面103t相同。
156.因为在操作22的选择植入工艺改变隔离层120的蚀刻速率，植入区域的隔离层120可比非植入区域的隔离层120蚀刻更快或更慢。在图9a与图9b的实施方式中，在第二图案区域103中的p型元件区域103p中的隔离层120具有较低密度的半导体鳍片结构。对p型元件区域103p中的隔离层120的选择植入提高蚀刻速率，导致比非植入区域，例如第一图案区域101的p型元件区域101p和n型元件区域101n以及第二图案区域103的n型元件区域103n，更大的蚀刻深度。如图9b所示，sti区域120s的顶面120t在不同区域处于不同水平，这可实现不同的鳍片高度，以避免p型元件区域中鳍片高度和通道高度的不匹配。
157.半导体鳍片结构112、114与118周围的隔离层120没有植入，因此蚀刻到实质上相同的水平，并且鳍片高度112fh、114fh、和118fh实质上相同。半导体鳍片结构116周围的隔离层120经植入，以加速蚀刻速率，因此蚀刻到更深的水平，并且鳍片高度116fh大于鳍片高度112fh、114fh、和118fh。n型元件的半导体鳍片结构112与118的通道部分112c与118c和井部分112w与118w都包括硅，鳍片高度与通道高度之间的差异不会引起与p型元件的半导体鳍片结构114与116的相同问题。在一些实施方式中，可选择操作22中的植入工艺的操作参数，以补偿通道高度114ch与116ch之间的差异，并且可选择操作24中的凹入蚀刻的操作参数，以使鳍片高度114fh与通道高度114ch匹配。如图9b所示，鳍片高度114fh与通道高度114ch实质上相同，鳍片高度116fh与通道高度116ch实质上相同，在较低鳍片密度的区域中的鳍片高度116fh高于在较高鳍片密度的区域中的鳍片高度114fh。鳍片高度差异dfh(如图9c所示)类似于通道高度差异dch。
158.在sti凹入操作之后，通道高度112ch、114ch、116ch与118ch可在大约40到60nm之间的范围内。通道高度112ch、114ch、116ch与118ch之间的通道高度差异dch可高达约6nm，或约高达通道高度的10％。鳍片高度112fh、114fh、116fh与118fh可在大约40到60nm之间的范围内。半导体鳍片结构112、114、116与118的凸出部分可具有在大约5nm和大约10nm之间的范围内的鳍片宽度fw。在一些实施方式中，半导体鳍片结构112、114、116与118的凸出部分和混合鳍片结构130之间的沟槽宽度tw可在大约5nm和大约30nm之间的范围内。选择的植入可使鳍片高度差异dfh在大约2nm和大约4nm之间的范围内，或在鳍片高度的大约3％和10％之间的范围内。小于2nm或鳍片高度112fh、114fh、116fh与118fh的3％的鳍片高度差异dfh可能无法提供足够的好处来调节增加的图案化和植入工艺的成本。大于4nm或鳍片高度112fh、114fh、116fh与118fh的10％的鳍片高度差异dfh可能导致相对的通道高度/鳍片高度不匹配。
159.图9c是图9b的半导体元件100的局部放大图。如图9c所示，p型元件的鳍片高度116fh大于图案区域103中对应的n型元件的鳍片高度118fh。在一些实施方式中，在植入区域的sti区域120s的顶面120t具有非线性轮廓120tu，例如双曲线表面、曲率表面、半球/球状表面、刻面表面、颈缩表面、刻痕表面或与x-y面中的水平面不平的其他表面。在一些实施方式中，非线性轮廓120tu可以是u形轮廓，其中sti区域120s的顶面120t在邻近的半导体鳍片结构116处较高，在邻近的中心处较低，如图9b和图9c所示。在一些实施方式中，u形非线性轮廓120tu中的高度差du在2nm和4nm之间的范围内。对比之下，没有植入的sti区域120s的顶面120t，例如环绕半导体鳍片结构112、114与118的sti区域120s，与非线性轮廓120tu
相比具有相对平面轮廓120tf。
160.在方法10的操作26中，牺牲栅极结构138与139形成于半导体鳍片结构112、114、116与118、混合鳍片结构130和sti区120s上方，并且侧壁间隙壁140与142形成于牺牲栅极结构138与139的侧壁上，如图10a至图10e所示。图10a是半导体元件100的平面图。图10b至图10e是分别沿着图10a的线b-b、线c-c、线d-d、和线e-e的半导体元件100的剖面图。
161.在一些实施方式中，在形成牺牲栅极结构138与139之前，可在半导体鳍片结构112、114、116与118的暴露部分上形成覆盖层(图未示)。覆盖层可减少锗从半导体鳍片结构116向外扩散至后续形成的上方层中。覆盖层可由硅，例如多晶硅等形成。覆盖层可具有约1埃和约10埃之间的厚度。
162.牺牲栅极结构138与139分别形成在第一图案区域101中的部分的半导体鳍片结构112与114，和第二图案区域103中的部分的半导体鳍片结构116与118上方。牺牲栅极结构138与139可包括牺牲栅极介电层132、牺牲栅极电极层134、和罩幕层136。
163.牺牲栅极介电层132可共形地形成在半导体鳍片结构112、114、116与118、混合鳍片结构130和sti区域120s上方。在一些实施方式中，牺牲栅极介电层132可通过cvd工艺、次常压cvd工艺(sacvd)、fcvd工艺、ald工艺、pvd工艺或其他合适工艺来沉积。牺牲栅极介电层132可包括一层或多层介电材料，例如sio2、sin、高k介电材料和/或其他合适的介电材料。
164.牺牲栅极电极层134可毯覆式沉积在牺牲栅极介电层132上方。牺牲栅极电极层134包括硅，例如多晶硅或非晶硅。牺牲栅极电极层的厚度在大约40nm和大约200nm之间的范围内。在一些实施方式中，牺牲栅极电极层134受到平坦化操作。可使用包括lpcvd和pecvd的cvd、pvd、ald或其他合适工艺来沉积牺牲栅极电极层134。
165.随后，形成罩幕层136于牺牲栅极电极层134上方。形成罩幕层136之前，可在牺牲栅极电极层134上沉积垫层(图未示)。垫层可包括氮化硅。罩幕层136可包括氧化硅。接着，对罩幕层136、牺牲栅极电极层134和牺牲栅极介电层132进行图案化操作，以形成牺牲栅极结构138与139。
166.侧壁间隙壁140与142形成在每个牺牲栅极结构138与139的侧壁上，如图10a、图10c、图10d和图10e所示。在形成牺牲栅极结构138与139之后，在牺牲栅极结构138与139的侧壁上形成侧壁间隙壁140与142。
167.在一些实施方式中，可在牺牲栅极结构138与139和半导体鳍片结构112、114、116与118的暴露的侧壁上顺序地形成侧壁间隙壁140与142。每个侧壁间隙壁140与142可通过毯覆式沉积形成，随后通过非等向性蚀刻以从水平面去除侧壁间隙壁140。尽管显示二层的侧壁间隙壁，侧壁间隙壁可包括更多或更少的介电材料层。在一些实施方式中，侧壁间隙壁140与142可通过ald或cvd形成。在一些实施方式中，侧壁间隙壁140与142的绝缘材料可包括选自氧化硅、例如si3n4的氮化硅、掺杂碳的氧化硅、掺杂氮的氧化硅、多孔氧化硅或其组合的介电材料。
168.图10c、图10d与图10e示意地图示牺牲栅极结构138与139和侧壁间隙壁140与142分别位于半导体鳍片结构114、116与118上方。如图10c与图10d所示，第一图案区域101中的通道长度114ch比第二图案区域103中的通道长度116ch短。
169.在方法的操作28中，回蚀未被牺牲栅极结构138与139覆盖的半导体鳍片结构112、
114、116与118并且磊晶源极/漏极特征144与146，如图11a至图11e所示。图11a是半导体元件100的平面图。图11b至图11e是沿着图11a的线b-b、线c-c、线d-d、和线e-e的半导体元件100的剖面图。即使一起描述，用于p型元件的区域，例如p型元件区域101p与103p，和用于n型元件的区域，例如n型元件区域101n与103n，可使用图案化罩幕和不同工艺方法来分开进行。
170.蚀刻未覆盖牺牲栅极结构138与139和侧壁间隙壁140与142的半导体鳍片结构112、114、116与118，以暴露每个半导体鳍片结构112、114、116与118的井部分112w、114w、116w与118w。在一些实施方式中，可使用合适的干式蚀刻及/或湿式蚀刻去除通道部分112c、114c、116c与118c。用于n型元件的磊晶源极/漏极特征146和用于p型元件的磊晶源极/漏极特征144从半导体鳍片结构112、114、116与118的暴露的半导体表面生长。
171.p型元件的磊晶源极/漏极特征144可包括具有p型掺质，例如硼(b)的一层或多层的si、sige与ge。在一些实施方式中，磊晶源极/漏极特征144可为包括硼作为掺质的sige材料。图11b所示的磊晶源极/漏极特征144具有大致菱形的截面。然而，根据设计，磊晶源极/漏极特征144可为其他形状。磊晶源极/漏极特征144可通过任何合适的方法，例如通过cvd、cvd磊晶、分子束磊晶(mbe)、或任何合适的沉积技术来形成。
172.用于n型元件的磊晶源极/漏极特征146可包括一层或多层的si、sip、sic和sip。磊晶源极/漏极特征146也包括n型掺质，例如磷(p)与砷(as)等。在一些实施方式中，磊晶源极/漏极特征146可为包括磷(p)掺质的si层。图11b所示的磊晶源极/漏极特征146具有大致上菱形的截面。然而，根据设计，磊晶源极/漏极特征146可为其他形状。
173.在方法10的操作30，共形地形成接触蚀刻停止层(cesl)148和层间介电(ild)层150于半导体基板上方，如图12a至图12g所示。图12a是半导体元件100的平面图。图12b至图12f是沿着图12a的线b-b、线c-c、线d-d、线e-e、和线f-f的半导体元件100的剖面图。图12g是图12f的局部放大图。
174.蚀刻停止层148可均匀地形成在半导体元件100的暴露表面上方。蚀刻停止层148形成在磊晶源极/漏极特征146与144的暴露表面、侧壁间隙壁140与142的暴露表面、和sti区域120s的暴露表面。蚀刻停止层148做为蚀刻停止，以在源极/漏极接触特征的形成期间保护磊晶源极/漏极特征146与144。蚀刻停止层148可包括si3n4、sion、sicn或任何其他合适的材料，并且可通过cvd、pvd、或ald形成。
175.ild层150形成在蚀刻停止层148上方。用于ild层150的材料包括包含si、o、c、及/或h的化合物，例如氧化硅、sicoh和sioc。例如聚合物的有机材料可用于ild层150。在一些实施方式中，ild层150可通过流动式cvd(fcv)形成。ild层150在牺牲栅极结构138与139去除期间保护磊晶源极/漏极特征144与146。在ild层150的材料沉积后进行平坦化工艺，例如cmp工艺，以暴露于牺牲栅极结构138与139供后续处理。
176.图12b示意地图示蚀刻停止层148和ild层150形成在磊晶源极/漏极特征144与146和sti区域120s上方。图12c、图12d与图12e示意地图示蚀刻停止层148形成在侧壁间隙壁142上和磊晶源极/漏极特征144与146上。
177.在方法10的操作32，去除牺牲栅极结构138与139和分别形成替代栅极结构152与153，如图12a至图12g。牺牲栅极介电层132和牺牲栅极电极层134使用干式蚀刻、湿式蚀刻或组合去除。暴露半导体鳍片结构112、114、116与118的通道部分112c、114c、116c与118c并
在侧壁间隙壁140之间形成栅极腔。然后替代栅极结构152与153填充栅极腔。替代栅极结构152与153包括栅极介电层154和栅极电极层156。
178.栅极介电层154可包括用于n型元件和p型元件的不同成分，并且使用图案化的罩幕层和不同沉积配方分别形成。在一些实施方式中，在形成栅极介电层154之前，可形成介面层(图未示)于通道部分112c、114c、116c与118c上。栅极介电层154可包括一层或多层的介电材料，例如氧化硅、氮化硅、或高k介电材料、其他合适的介电材料、及/或其组合。高k介电材料的例子包括hfo2、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k介电材料、及/或其组合。栅极介电层154可通过cvd、ald或任何合适的方法形成。
179.栅极电极层156形成在栅极介电层154上，以填充栅极腔。栅极电极层156可包括一层或多层导电材料，例如钨、铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、tin、wn、tial、tialn、tacn、tac、tasin、金属合金、其他合适的材料、及/或其组合。在一些实施方式，可通过cvd、ald、电镀或其他合适的方法形成栅极电极层156。在一些实施方式中，栅极电极层156可包括不同的导电材料并且在不同工艺中形成。或者，栅极电极层156可包括相同的导电材料，并在相同工艺中形成。在栅极电极层156形成之后，进行平坦化工艺，例如cmp工艺，以去除栅极电极材料的过度沉积并暴露出ild层150的顶面。
180.图12f示意地图示栅极介电层154形成在凸伸于sti区域120s上方且未被侧壁间隙壁140与142覆盖的半导体鳍片结构112、114、116与118的表面。栅极介电层154和半导体鳍片结构112、114、116与118之间的介面层允许施加到栅极电极层156的电位分别控制通过通道部分112c、114c、116c与118c的电流。栅极介电层154和半导体鳍片结构112、114、116与118之间沿着z轴向的介层面高度可分别称为栅极高度112gh、114gh、116gh与118gh。因为含sige半导体鳍片结构114与116的鳍片高度114fh与116fh实质上匹配因图案密度而不同的通道高度114ch与116ch，所以栅极高度114gh与116gh也匹配通道高度114ch与116ch。
181.图12g是图12f的半导体元件100的局部放大图。如图12g所示，用于p型元件的栅极高度116gh大于用于在图案区域103中对应的n型元件的栅极高度118gh。用于n型元件的栅极高度118gh小于通道高度118ch。栅极介电层154和栅极电极层156具有轮廓与sti区120s的顶面120t的轮廓相匹配。用于p型元件的相邻半导体鳍片结构116之间的栅极介电层154和栅极电极层156具有非线性轮廓，例如双曲线表面、曲率表面、半球/球状表面、刻面表面、颈缩表面、刻痕表面或与x-y面中的水平面不平的其他表面。特别地，用于p型元件的相邻半导体鳍片结构116之间的栅极介电层154和栅极电极层156具有如图12f所示的u形轮廓。用于n型元件的相邻半导体鳍片结构118之间的栅极介电层154和栅极电极层156具有相对平面轮廓。
182.如图12h所示是形成在硅基板102a上方的一对含sige半导体鳍片结构116a的图。隔离层120a形成在半导体鳍片结构116a和基板102a的周围和上方。进行cmp工艺，以暴露半导体鳍片116a的顶面。然后对隔离层120a进行类似上述在操作22的植入的植入。然后进行蚀刻以凹入隔离层120a和暴露半导体鳍片116a。如图12h所示，半导体鳍片116a之间的隔离层120a具有u形轮廓。
183.图13a与图13b和图14示意地图示根据本揭露的另一个实施方式的半导体元件100a。根据方法10制造半导体元件100a，除了操作20期间，形成硬罩幕层124a以在植入期间
暴露p型元件区域103p和n型元件区域103n。在操作24中凹入隔离层120之后，鳍片高度118fh’实质上与通道高度118ch相同，并且在n型元件区域103n中的sti区域120s的顶面120t是非线性的，如在p型元件区域103p。
184.在此所描述的各种实施方式或实施例提供优于现有技术的数个优点。在sti凹入之前，通过以掺质植入隔离层来改变隔离层的蚀刻速率，本揭露的实施方式提供解决方案以解决由横跨基板的不均匀通道高度所引起的任何问题。特别地，本揭露的实施方式改善dibl，并且降低了具有sige通道的p型元件中的dc/ac损失。
185.本揭露的一些实施方式提供了半导体元件包含浅沟渠隔离区域；第一半导体鳍片结构自浅沟渠隔离区域的顶面延伸第一鳍片高度，其中第一半导体鳍片结构设置在第一区域中；以及第二半导体结构自浅沟渠隔离区域的顶面延伸第二鳍片高度，其中第二半导体鳍片结构设置在第二区域中，第二鳍片高度大于第一鳍片高度，并且每个第一半导体鳍片结构和第二半导体鳍片结构包含：第一组成的通道部分；以及第二组成的井部分，其中通道部分设置在井部分上。在一些实施方式中，第一组成包含硅和锗。在一些实施方式中，第一区域具有比第二区域更高的半导体鳍片结构密度。在一些实施方式中，邻近第二半导体鳍片结构的浅沟渠隔离区域的顶面具有一u形轮廓。在一些实施方式中，半导体元件还包含第三半导体鳍片结构设置于第二区域中，其中第三半导体鳍片结构包含含有硅的通道部分，以及第三半导体鳍片结构自浅沟渠隔离区域的顶面延伸第三鳍片高度。在一些实施方式中，第二鳍片高度大于第三鳍片高度，以及邻近第三半导体鳍片结构的浅沟渠隔离区域的顶面具有平面轮廓。在一些实施方式中，第二鳍片高度实质上与第一鳍片高度相同，以及邻近第三半导体鳍片结构的浅沟渠隔离区域的顶面具有u形轮廓。
186.本揭露的一些实施方式提供半导体元件包含第一图案区域，第一图案区域包含：第一浅沟渠隔离区域；用于n型元件的第一半导体鳍片结构自第一浅沟渠隔离区域的顶面延伸，其中第一浅沟渠隔离区域的顶面具有平面轮廓介于相邻第一半导体鳍片结构之间；用于p型元件的第二半导体鳍片结构自第一浅沟渠隔离区域的顶面延伸，其中第一浅沟渠隔离区域的顶面具有u型轮廓介于相邻的第二半导体鳍片结构之间。在一些实施方式中，半导体元件还包含第二图案区域，第二图案区域包含：第二浅沟渠隔离区域；用于n型元件的第三半导体鳍片结构自第二浅沟渠隔离区域的顶面延伸，其中第二浅沟渠隔离区域的顶面具有平面轮廓介于相邻的第三半导体鳍片结构之间；以及用于p型元件的第四半导体鳍片结构自第二浅沟渠隔离区域的顶面延伸，其中第二浅沟渠隔离区域的顶面具有平面轮廓介于相邻的第四半导体鳍片结构之间。在一些实施方式中，第一半导体鳍片结构具有自第一浅沟渠隔离区域的顶面延伸第一鳍片高度，第三半导体鳍片结构具有自第二浅沟渠隔离区域的顶面延伸第二鳍片高度，以及第一鳍片高度大于第二鳍片高度。在一些实施方式中，第二半导体鳍片结构自第一浅沟渠隔离区域的顶面延伸第二鳍片高度。在一些实施方式中，第二图案区域具有比第一图案区域更高的半导体鳍片结构密度。在一些实施方式中，第一半导体鳍片结构包含通道部分包含硅和锗；以及井部分包含硅，其中通道部分设置于井部分上。在一些实施方式中，第一图案区域还包含介电鳍片结构邻设于第一半导体鳍片结构。
187.本揭露的一些实施方式提供方法，包含形成第一半导体鳍片结构于基板的第一区域上，以及形成第二半导体鳍片结构于基板的第二区域上，其中第一区域具有第一图案密度，第二区域具有第二图案密度，且第一图案密度大于第二图案密度；沉积隔离层于第一半
导体鳍片结构和第二半导体鳍片结构上方；平坦化基板，以暴露第一半导体鳍片结构和第二半导体鳍片结构；形成硬罩幕于基板上方，以暴露第二半导体鳍片结构和第二半导体鳍片结构周围的隔离层；植入一或多个物质至隔离层的暴露部分中；去除硬罩幕；以及回蚀隔离层，以局部暴露第一和第二半导体鳍片结构，其中第一半导体鳍片结构具有自隔离区的顶面延伸的第一鳍片高度，第二半导体鳍片结构具有自隔离区的顶面延伸的第二鳍片高度，且第二鳍片高度大于第一鳍片高度。在一些实施方式中，形成第一半导体鳍片结构和第二半导体鳍片结构包含：磊晶生长硅锗层于硅层上；以及蚀刻穿过硅锗层并进入硅层，以形成第一半导体鳍片结构和第二半导体鳍片结构。在一些实施方式中，植入的物质包含植入包含锗、氩、氮、砷或碳的掺质。在一些实施方式中，硬罩幕覆盖第一图案区域，以及第二图案区域中用于n型元件的区域。在一些实施方式中，硬罩幕覆盖第一图案区域，且暴露出第二图案区域。在一些实施方式中，半导体元件制造方法还包含沉积介电鳍片层于隔离层上。
188.以上概述了数个实施例的特征，因此熟悉此技艺者可以更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地把本揭露当作基础来设计或修改其他的工艺与结构，借此实现和在此所介绍的这些实施例相同的目标及/或达到相同的优点。熟悉此技艺者也应可明白，这些等效的建构并未脱离本揭露的精神与范围，并且他们可以在不脱离本揭露精神与范围的前提下做各种的改变、替换与变动。

技术特征：
1.一种半导体元件，其特征在于，该半导体元件包含：一浅沟渠隔离区域；一第一半导体鳍片结构自该浅沟渠隔离区域的一顶面延伸一第一鳍片高度，其中该第一半导体鳍片结构设置在一第一区域中；以及一第二半导体鳍片结构自该浅沟渠隔离区域的该顶面延伸一第二鳍片高度，其中该第二半导体鳍片结构设置在一第二区域中，该第二鳍片高度大于该第一鳍片高度，且该第一半导体鳍片结构和该第二半导体鳍片结构中的每一者包含：一通道部分；以及一井部分，其中该通道部分设置于该井部分上。2.如权利要求1所述的半导体元件，其特征在于，该第一区域具有比该第二区域更高的半导体鳍片结构密度。3.如权利要求1或2所述的半导体元件，其特征在于，邻近该第二半导体鳍片结构的该浅沟渠隔离区域的该顶面具有一u形轮廓。4.一种半导体元件，其特征在于，该半导体元件包含：一第一图案区域包含：一第一浅沟渠隔离区域；用于多个n型元件的多个第一半导体鳍片结构自该第一浅沟渠隔离区域的一顶面延伸，其中该第一浅沟渠隔离区域的该顶面具有一平面轮廓介于相邻的所述多个第一半导体鳍片结构之间；以及用于多个p型元件的多个第二半导体鳍片结构自该第一浅沟渠隔离区域的该顶面延伸，其中该第一浅沟渠隔离区域的该顶面具有一u型轮廓介于相邻的所述多个第二半导体鳍片结构之间。5.如权利要求4所述的半导体元件，其特征在于，该半导体元件还包含：一第二图案区域包含：一第二浅沟渠隔离区域；用于多个n型元件的多个第三半导体鳍片结构自该第二浅沟渠隔离区域的一顶面延伸，其中该第二浅沟渠隔离区域的该顶面具有一平面轮廓介于相邻的所述多个第三半导体鳍片结构之间；以及用于多个p型元件的多个第四半导体鳍片结构自该第二浅沟渠隔离区域的该顶面延伸，其中该第二浅沟渠隔离区域的该顶面具有一平面轮廓介于相邻的所述多个第四半导体鳍片结构之间。6.如权利要求5所述的半导体元件，其特征在于，所述多个第一半导体鳍片结构具有自该第一浅沟渠隔离区域的该顶面延伸一第一鳍片高度，所述多个第三半导体鳍片结构具有自该第二浅沟渠隔离区域的该顶面延伸一第二鳍片高度，该第一鳍片高度大于该第二鳍片高度。7.如权利要求6所述的半导体元件，其特征在于，该第二半导体鳍片结构自该第一浅沟渠隔离区域的该顶面延伸该第二鳍片高度。8.如权利要求5至7中任一项所述的半导体元件，其特征在于，该第二图案区域具有比该第一图案区域更高的半导体鳍片结构密度。
9.如权利要求4至7中任一项所述的半导体元件，其特征在于，该第一图案区域还包含一个或多个介电鳍片结构邻设在所述多个第一半导体鳍片结构。10.一种半导体元件，其特征在于，该半导体元件包含：一浅沟渠隔离区域；一第一半导体鳍片结构自该浅沟渠隔离区域的一顶面延伸一第一鳍片高度，其中该第一半导体鳍片结构设置在一第一区域中；以及一第二半导体鳍片结构自该浅沟渠隔离区域的该顶面延伸一第二鳍片高度，其中该第二半导体鳍片结构设置在一第二区域中，该第二鳍片高度大于该第一鳍片高度，且该第一区域具有比该第二区域更高的半导体鳍片结构密度。

技术总结
提供一种半导体元件，其包含浅沟渠隔离区域、第一半导体鳍片结构、以及第二半导体鳍片结构。第一半导体鳍片结构自浅沟渠隔离区域的顶面延伸第一鳍片高度，其中第一半导体鳍片结构设置在第一区域中。第二半导体鳍片结构自浅沟渠隔离区域的顶面延伸第二鳍片高度，其中第二半导体鳍片结构设置在第二区域中，第二鳍片高度大于第一鳍片高度。每个第一半导体鳍片结构和第二半导体鳍片结构包含通道部分以及井部分。其中通道部分设置于井部分上。本揭露的实施例提供一种解决方案，以解决跨基板的不均匀通道高度所引起的任何问题。特别地，在浅沟渠隔离凹槽之前选择地植入隔离层，以改变半导体鳍片结构周围的隔离层的蚀刻速率。体鳍片结构周围的隔离层的蚀刻速率。体鳍片结构周围的隔离层的蚀刻速率。


技术研发人员：张瑞麟 江宗育 林米华 詹晴尧
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2023.04.28
技术公布日：2023/8/26