电平转换电路及高压降压变换电路的制作方法

1.本技术属于电平转换技术领域，尤其涉及一种电平转换电路及高压降压变换电路。


背景技术：

2.在高压薄栅工艺中，金属氧化物半导体(metal oxide semiconductor，mos管)的栅源电压vgs最大额定电压不超过5.5v，而mos管的漏源电压vds的最大工作电压可达到100v。在100v的高压降压变换电路(buck电路)中，由于在驱动负沟道金属氧化物半导体(negative-channel metal oxide semiconductor，nmos管)快速开启时，该nmos管的栅极电位需为105v(即100v+5v)，而驱动nmos管快速关闭时，其栅极电位需为0v。传统的电平转换电路仅能进行固定电平之间的单向转化，因此导致在采用高压薄栅工艺时，高压降压变换电路在电平转换过程中，为了实现电平之间的高速转换，可能出现mos管因栅源电压超过最大额定电压而导致损坏的问题，或者由于转换速度太慢出现错误脉冲信号的问题，无法满足高压降压变换电路的快速电平转换需求。
3.因此，传统的电平转换电路存在仅能进行固定电平之间的单向转化，因此无法满足高压降压变换电路的快速电平转换需求的问题。


技术实现要素：

4.本技术的目的在于提供一种电平转换电路及高压降压变换电路，旨在解决传统的电平转换电路存在仅能进行固定电平之间的单向转化，因此无法满足高压降压变换电路的快速电平转换需求的问题。
5.本技术实施例的第一方面提了一种电平转换电路，所述电平转换电路包括：低速电压型电平转换模块、高速脉冲电流型电平转换模块及输出模块；
6.所述高速脉冲电流型电平转换模块的输入端用于接入低压电平脉冲信号，所述高速脉冲电流型电平转换模块的电源端用于连接浮动电源模块，所述高速脉冲电流型电平转换模块用于根据所述低压电平脉冲信号控制电流驱动，将低压电平脉冲信号转换为高压域时钟电平信号；
7.所述低速电压型电平转换模块的输入端用于接入低压电平时钟信号，所述低速电压型电平转换模块的输出端与所述高速脉冲电流型电平转换模块的输出端连接，所述低速电压型电平转换模块的电源端用于连接所述浮动电源模块，所述低速电压型电平转换模块用于根据所述低压电平时钟信号转换出高压电平时钟信号，以保持所述高速脉冲电流型电平转换模块所转换出的高压域时钟电平信号；
8.所述输出模块的输入端与所述高速脉冲电流型电平转换模块的输出端连接，所述输出模块的输出端作为所述电平转换电路的输出端，所述输出模块用于将所述高压域时钟电平信号整合为时钟输出信号并输出。
9.在一个实施例中，所述浮动电源模块输出的浮动电源包括浮动高电平及浮动低电
平，所述浮动高电平与所述浮动低电平之间的电压差值为预设值；
10.所述低压电平时钟信号包括第一时钟信号及第二时钟信号，所述低压电平脉冲信号包括第一脉冲信号及第二脉冲信号；
11.所述第一时钟信号与所述第二时钟信号的波形为互补波形；
12.所述第一脉冲信号与所述第一时钟信号对应，当所述第一时钟信号跳转为高电平时，所述第一脉冲信号为高电平脉冲；
13.所述第二脉冲信号与第二时钟信号对应，所述第二时钟信号跳转为高电平时，所述第二脉冲信号为高电平脉冲。
14.在一个实施例中，所述高速脉冲电流型电平转换模块，包括：第五正沟道金属氧化物半导体、第六正沟道金属氧化物半导体、第七正沟道金属氧化物半导体、第八正沟道金属氧化物半导体、第九正沟道金属氧化物半导体、第十正沟道金属氧化物半导体、第三负沟道金属氧化物半导体、第四负沟道金属氧化物半导体、第五负沟道金属氧化物半导体、第六负沟道金属氧化物半导体、第七负沟道金属氧化物半导体及第八负沟道金属氧化物半导体；
15.所述第五正沟道金属氧化物半导体的源极、所述第六正沟道金属氧化物半导体的源极、所述第七正沟道金属氧化物半导体的源极、所述第八正沟道金属氧化物半导体的源极、所述第九正沟道金属氧化物半导体的源极及所述第十正沟道金属氧化物半导体的源极都用于连接所述浮动高电平；
16.所述第五正沟道金属氧化物半导体的栅极与所述第五正沟道金属氧化物半导体的漏极、所述第六正沟道金属氧化物半导体的栅极、所述第七正沟道金属氧化物半导体的栅极及所述第三负沟道金属氧化物半导体的漏极连接；
17.所述第三负沟道金属氧化物半导体的源极接地，所述第三负沟道金属氧化物半导体的栅极用于连接所述第二脉冲信号；
18.所述第六正沟道金属氧化物半导体的漏极与所述第四负沟道金属氧化物半导体的漏极、所述第四负沟道金属氧化物半导体的栅极及所述第五负沟道金属氧化物半导体的栅极连接；
19.所述第四负沟道金属氧化物半导体的源极与所述第五负沟道金属氧化物半导体的源极、所述第六负沟道金属氧化物半导体的源极及所述第七负沟道金属氧化物半导体的源极连接，并用于连接所述浮动低电平；
20.所述第七正沟道金属氧化物半导体的漏极与所述第六负沟道金属氧化物半导体的漏极连接，并作为所述高速脉冲电流型电平转换模块的第二输出端，用于连接所述输出模块；
21.所述第六负沟道金属氧化物半导体的栅极与所述第七负沟道金属氧化物半导体的栅极、所述第七负沟道金属氧化物半导体的漏极及所述第九正沟道金属氧化物半导体的漏极连接；
22.所述第八正沟道金属氧化物半导体的栅极与所述第九正沟道金属氧化物半导体的栅极、所述第十正沟道金属氧化物半导体的栅极、所述第十正沟道金属氧化物半导体的漏极及所述第八负沟道金属氧化物半导体的漏极连接；
23.所述第八正沟道金属氧化物半导体的漏极与所述第五负沟道金属氧化物半导体的漏极连接，并作为所述高速脉冲电流型电平转换模块的第一输出端，用于连接所述输出
模块；
24.所述第八负沟道金属氧化物半导体的源极接地，所述第八负沟道金属氧化物半导体的栅极用于连接所述第一脉冲信号。
25.在一个实施例中，所述低速电压型电平转换模块，包括：第一正沟道金属氧化物半导体、第二正沟道金属氧化物半导体、第三正沟道金属氧化物半导体、第四正沟道金属氧化物半导体、第一负沟道金属氧化物半导体、第二负沟道金属氧化物半导体、第一电阻及第二电阻；
26.所述第一正沟道金属氧化物半导体的源极与所述浮动高电平连接，所述第一正沟道金属氧化物半导体的漏极与所述第一电阻的第一端连接，并作为所述低速电压型电平转换模块的第一输出端，用于连接所述高速脉冲电流型电平转换模块的第一输出端；
27.所述第二正沟道金属氧化物半导体的源极与所述浮动高电平连接，所述第二正沟道金属氧化物半导体的漏极与所述第二电阻的第一端连接，并作为所述低速电压型电平转换模块的第二输出端，用于连接所述高速脉冲电流型电平转换模块的第二输出端；
28.所述第一电阻的第二端与所述第二正沟道金属氧化物半导体的栅极和所述第四正沟道金属氧化物半导体的漏极连接，所述第二电阻的第二端与所述第一正沟道金属氧化物半导体的栅极和所述第三正沟道金属氧化物半导体的漏极连接；
29.所述第三正沟道金属氧化物半导体的漏极与所述第一负沟道金属氧化物半导体的漏极连接，所述第三正沟道金属氧化物半导体的栅极用于连接所述浮动低电平，第四正沟道金属氧化物半导体的漏极与所述第二负沟道金属氧化物半导体的漏极连接，所述第四正沟道金属氧化物半导体的栅极用于连接所述浮动低电平；
30.所述第一负沟道金属氧化物半导体的源极与第二负沟道金属氧化物半导体的源极均接地，所述第一负沟道金属氧化物半导体的栅极用于连接所述第一时钟信号，所述第二负沟道金属氧化物半导体的栅极用于连接所述第二时钟信号。
31.在一个实施例中，所述输出模块，包括钳位复位/置位触发器；
32.所述钳位复位/置位触发器的输入端与所述高速脉冲电流型电平转换模块的输出端连接，所述钳位复位/置位触发器的输出端作为所述电平转换电路的输出端输出时钟输出信号；
33.所述钳位复位/置位触发器用于确保在所述高压域时钟电平信号整合为时钟输出信号时，不会出现误跳转。
34.在一个实施例中，所述钳位复位/置位触发器，包括：第一与非门、第二与非门及第一反相器；
35.所述第一与非门的第一输入端与所述低速电压型电平转换模块的第一输出端连接，所述第一与非门的第二输入端与所述第二与非门的输出端连接；
36.所述第二与非门的第一输入端与所述低速电压型电平转换模块的第二输出端连接，所述第二与非门的第二输入端与所述第一与非门的输出端连接；
37.所述第一与非门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端作为所述钳位复位/置位触发器的输出端。
38.在一个实施例中，还包括：时钟信号转换模块；
39.所述时钟信号转换模块的输入端用于接收时钟输入信号，所述时钟信号转换模块
的第一时钟信号输出端及第二时钟信号输出端与所述低速电压型电平转换模块的输入端连接，所述时钟信号转换模块的第一脉冲信号输出端及第二脉冲信号输出端与所述高速脉冲电流型电平转换模块的输入端连接；
40.所述时钟信号转换模块用于将接收到的时钟输入信号转换为第一时钟信号、第二时钟信号、第一脉冲信号及第二脉冲信号，并通过第一时钟信号输出端、第二时钟信号输出端、第一脉冲信号输出端及第二脉冲信号输出端发送出去。
41.在一个实施例中，所述时钟信号转换模块，包括：第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一电阻、第二电阻、第一电容、第二电容、第一开关管、第二开关管、第三开关管、第四开关管及第一基准电压输入端；
42.所述第二反相器的输入端用于接入时钟输入信号，所述第二反相器的输出端与所述第三反相器的输入端、所述第三开关管的控制端及所述第七反相器的输入端连接，并作为所述第二时钟信号输出端；
43.所述第三反相器的输出端与所述第四反相器的输入端及所述第一开关管的控制端连接，并作为所述第一时钟信号输出端；
44.所述第四反相器的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端与所述第一电容的第一端及所述第六反相器的输入端连接，所述第一电容的第二端接地；
45.所述第六反相器的输出端与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第二开关管的控制端连接；
46.所述第七反相器的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端与所述第二电容的第一端及所述第九反相器的输入端连接，所述第二电容的第二端接地；
47.所述第九反相器的输出端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第四开关管的控制端连接；
48.所述第一开关管的高电位端用于接入低压电平，所述第一开关管的低电位端与所述第二开关管的高电位端连接，并作为所述第一脉冲信号输出端；
49.所述第二开关管的低电位端接地；
50.所述第三开关管的高电位端用于接入低压电平，所述第三开关管的低电位端与所述第四开关管的高电位端连接，并作为所述第二脉冲信号输出端；
51.所述第四开关管的低电位端接地。
52.在一个实施例中，所述浮动电源模块包括：第九负沟道金属氧化物半导体、第十负沟道金属氧化物半导体、第三电容、二极管、高电平电源输入端及低电平电源输入端；
53.所述二极管的正极与所述低电平电源输入端连接，所述二极管的负极与所述第三电容的第一端连接，并作为所述浮动电源模块的浮动高电平输出端输出浮动高电平；
54.所述第九负沟道金属氧化物半导体的源极与所述第十负沟道金属氧化物半导体的漏极及所述第三电容的第二端连接，并作为所述浮动电源模块的浮动低电平输出端输出浮动低电平；
55.所述第九负沟道金属氧化物半导体的栅极用于接入所述时钟输出信号，所述第九
负沟道金属氧化物半导体的漏极与高电平电源输入端连接；所述第十负沟道金属氧化物半导体的栅极用于接入所述第二时钟信号，所述第十负沟道金属氧化物半导体的漏极接地。
56.本技术实施例的第二方面提了一种高压降压变换电路，其特征在于，包括如上述的电平转换电路。
57.本技术实施例与现有技术相比存在的有益效果是：通过与浮动电源模块连接，并采用高速脉冲电流型电平转换模块及低速电压型电平转换模块相结合，使得高速脉冲电流型电平转换模块可根据低压电平脉冲信号快速转换出高压域时钟电平信号，再通过低速电压型电平转换模块根据低压电平时钟信号转换出的高压电平时钟信号去保持该高压域时钟电平信号，从而实现时钟电平之间的高速转换，同时由于与浮动电源模块连接，采用浮动电源以避免mos管的栅源电压超过最大额定工作电压的情况。
附图说明
58.图1为本技术一实施例提供的电平转换电路示意图；
59.图2为图1所示的电平转换电路的示例电路原理图；
60.图3为本技术一实施例提供的电平转换电路的另一电路示意图；
61.图4为本技术一实施例提供的电平转换电路的另一电路示意图；
62.图5为图4所示的电平转换电路中的时钟信号转换模块的示例电路原理图；
63.图6为本技术一实施例提供的浮动电源模块的示例电路原理图；
64.图7为本技术另一实施例提供的高压降压变换电路示意图。
具体实施方式
65.为了使本技术所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
66.需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
67.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
68.图1示出了本技术实施例的第一方面提供的电平转换电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
69.本实施例中的电平转换电路101，包括：高速脉冲电流型电平转换模块1011、低速电压型电平转换模块1012及输出模块1013。
70.高速脉冲电流型电平转换模块1011的输入端用于接入低压电平脉冲信号ug pualse，高速脉冲电流型电平转换模块1011的电源端用于连接浮动电源模块102，高速脉冲电流型电平转换模块1011用于根据低压电平脉冲信号ug pualse控制电流驱动，将低压电平脉冲信号ug pualse转换为高压域时钟电平信号。
71.低速电压型电平转换模块1012的输入端用于接入低压电平时钟信号ug，低速电压型电平转换模块1012的输出端与高速脉冲电流型电平转换模块1011的输出端连接，低速电压型电平转换模块1012的电源端用于连接浮动电源模块102，低速电压型电平转换模块1012用于根据低压电平时钟信号ug转换出高压电平时钟信号，以保持高速脉冲电流型电平转换模块1011所转换出的高压域时钟电平信号。
72.输出模块1013的输入端与高速脉冲电流型电平转换模块1011的输出端连接，输出模块1013的输出端作为电平转换电路101的输出端，输出模块1013用于将拉高或拉低后的高压电平时钟信号整合为时钟输出信号ho_ctrl并输出。
73.可以理解的是，上述高速脉冲电流型电平转换模块1011的电源端及低速电压型电平转换模块1012的电源端均与浮动电源模块102连接，即高速脉冲电流型电平转换模块1011及低速电压型电平转换模块1012由浮动电源模块102进行供电，使得可进行相应的电路设计以避免mos管的栅源电压超过最大额定工作电压的情况，且由于采用高速脉冲电流型电平转换模块1011及低速电压型电平转换模块1012相结合，使得高速脉冲电流型电平转换模块1011可根据低压电平脉冲信号ug pualse快速转换出高压域时钟电平信号，再通过低速电压型电平转换模块1012根据低压电平时钟信号ug转换出的高压电平时钟信号去保持该高压域时钟电平信号，从而实现时钟电平之间的高速转换。
74.参见图2，在一些实施例中，浮动电源模块102输出的浮动电源可包括浮动高电平hb及浮动低电平sw，浮动高电平hb与浮动低电平sw之间的电压差值为预设值。
75.低压电平时钟信号ug可包括第一时钟信号ug_on及第二时钟信号ug_off，低压电平脉冲信号ug pualse可包括第一脉冲信号ug_on pualse及第二脉冲信号ug_off pualse。第一时钟信号ug_on与第二时钟信号ug_off的波形为互补波形。第一脉冲信号ug_on pualse与第一时钟信号ug_on对应，当第一时钟信号ug_on跳转为高电平时，第一脉冲信号ug_on pualse为高电平脉冲。第二脉冲信号ug_off pualse与第二时钟信号ug_off对应，当第二时钟信号ug_off跳转为高电平时，第二脉冲信号ug_off pualse为高电平脉冲。
76.其中，当低压电平时钟信号ug为低电平时，浮动低电平sw优选为接地。
77.参见图2，在一些实施例中，高速脉冲电流型电平转换模块1011，可包括：第五pmos管pm5、第六pmos管pm6、第七pmos管pm7、第八pmos管pm8、第九pmos管pm9、第十pmos管pm10、第三nmos管nm3、第四nmos管nm4、第五nmos管nm5、第六nmos管nm6、第七nmos管nm7及第八nmos管nm8。
78.其中，第五pmos管pm5的源极、第六pmos管pm6的源极、第七pmos管pm7的源极、第八pmos管pm8的源极、第九pmos管pm9的源极及第十pmos管pm10的源极都用于连接浮动高电平hb。
79.第五pmos管pm5的栅极与第五pmos管pm5的漏极、第六pmos管pm6的栅极、第七pmos管pm7的栅极及第三nmos管nm3的漏极连接。
80.第三nmos管nm3的源极接地，第三nmos管nm3的栅极用于连接第二脉冲信号ug_off pualse。
81.第六pmos管pm6的漏极与第四nmos管nm4的漏极、第四nmos管nm4的栅极及第五nmos管nm5的栅极连接。
82.第四nmos管nm4的源极与第五nmos管nm5的源极、第六nmos管nm6的源极及第七
nmos管nm7的源极连接，并用于连接浮动低电平sw。
83.第七pmos管pm7的漏极与第六nmos管nm6的漏极连接，并作为高速脉冲电流型电平转换模块1011的第二输出端，用于连接输出模块1013。
84.第六nmos管nm6的栅极与第七nmos管nm7的栅极、第七nmos管nm7的漏极及第九pmos管pm9的漏极连接。
85.第八pmos管pm8的栅极与第九pmos管pm9的栅极、第十pmos管pm10的栅极、第十pmos管pm10的漏极及第八nmos管nm8的漏极连接。
86.第八pmos管pm8的漏极与第五nmos管nm5的漏极连接，并作为高速脉冲电流型电平转换模块1011的第一输出端，用于连接输出模块1013。
87.第八nmos管nm8的源极接地，第八nmos管nm8的栅极用于连接第一脉冲信号ug_on pualse。
88.根据该高速脉冲电流型电平转换模块1011可见，当第一脉冲信号ug_on pualse发出一个高电平脉冲时，第二脉冲信号ug_off pualse此时为低电平。此时，第八pmos管pm8、第九pmos管pm9、第十pmos管pm10、第六nmos管nm6、第七nmos管nm7及第八nmos管nm8处于导通状态；第五pmos管pm5、第六pmos管pm6、第七pmos管pm7、第三nmos管nm3、第四nmos管nm4及第五nmos管nm5处于断开状态，因此作为高速脉冲电流型电平转换模块1011的第一输出端的第八pmos管pm8的漏极的电压会被快速拉高，而作为高速脉冲电流型电平转换模块1011的第二输出端的第六nmos管nm6的漏极的电压会被快速拉低。
89.同理，当第二脉冲信号ug_off pualse发出一个高电平脉冲时，第一脉冲信号ug_on pualse此时为低电平。此时，第八pmos管pm8、第九pmos管pm9、第十pmos管pm10、第六nmos管nm6、第七nmos管nm7及第八nmos管nm8处于断开状态；第五pmos管pm5、第六pmos管pm6、第七pmos管pm7、第三nmos管nm3、第四nmos管nm4及第五nmos管nm5处于导通状态，因此作为高速脉冲电流型电平转换模块1011的第一输出端的第五nmos管nm5的漏极的电压会被快速拉低，而作为高速脉冲电流型电平转换模块1011的第二输出端的第七pmos管pm7的漏极的电压会被快速拉高。
90.因此，该高速脉冲电流型电平转换模块1011可实现将低压电平脉冲信号ug pualse转换为高压域时钟电平信号。
91.参见图2，在一些实施例中，低速电压型电平转换模块1012，可包括：第一pmos管(positive-channel metal oxide semiconductor，正沟道金属氧化物半导体)pm1、第二pmos管pm2、第三pmos管pm3、第四pmos管pm4、第一nmos管nm1、第二nmos管nm2、第一电阻r1及第二电阻r2。
92.第一pmos管pm1的源极与浮动高电平hb连接，第一pmos管pm1的漏极与第一电阻r1的第一端连接，并作为低速电压型电平转换模块1012的第一输出端，用于连接高速脉冲电流型电平转换模块1011的第一输出端。
93.第二pmos管pm2的源极与浮动高电平hb连接，第二pmos管pm2的漏极与第二电阻r2的第一端连接，并作为低速电压型电平转换模块1012的第二输出端，用于连接高速脉冲电流型电平转换模块1011的第二输出端。
94.第一电阻r1的第二端与第二pmos管pm2的栅极和第四pmos管pm4的漏极连接，第二电阻r2的第二端与第一pmos管pm1的栅极和第三pmos管pm3的漏极连接。
95.第三pmos管pm3的漏极与第一nmos管nm1的漏极连接，第三pmos管pm3的栅极用于连接浮动低电平sw，第四pmos管pm4的漏极与第二nmos管nm2的漏极连接，第四pmos管pm4的栅极用于连接浮动低电平sw。
96.第一nmos管nm1的源极与第二nmos管nm2的源极均接地，第一nmos管nm1的栅极用于连接第一时钟信号ug_on，第二nmos管nm2的栅极用于连接第二时钟信号ug_off。
97.根据上述低速电压型电平转换模块1012可见，当第一时钟信号ug_on为高电平时，第二时钟信号ug_off为低电平。低速电压型电平转换模块1012的第一输出端的输出为浮动高电平hb，低速电压型电平转换模块1012的第二输出端的输出为浮动低电平sw。若此时浮动高电平hb为高压电平信号对应的高电平，则浮动低电平sw为该高电平减去预设值。若将预设值设置在5v及5v以下，则各mos管的栅源电压均不会超过最大额定电压，且此时可通过低速电压型电平转换模块1012的第一输出端输出高压电平时钟信号对应的高压电平信号。
98.当第一时钟信号un_on为低电平时，第二时钟信号ug_off为高电平。低速电压型电平转换模块1012的第一输出端的输出为浮动低电平sw，低速电压型电平转换模块1012的第二输出端的输出为浮动高电平hb。若此时浮动低电平sw接地，即浮动低电平此时为0电平，则浮动高电平hb为预设值。仍然只需将预设值设置在5v或5v以下，则各mos管的栅源电压也不会超过最大额定电压，且此时可通过低速电压型电平转换模块1012的第一输出端输出高压电平时钟信号对应的0电平。
99.根据上述分析可见，低速电压型电平转换模块1012可根据输入的第一时钟信号un_on及第二时钟信号ug_off实现第一时钟信号un_on的高压电平转换，从低速电压型电平转换模块1012的第一输出端输出相应的高压电平时钟信号。
100.又由于第一脉冲信号ug_on pualse与第一时钟信号ug_on对应，第二脉冲信号ug_off pualse与第二时钟信号ug_off对应，因此，低速电压型电平转换模块1012转换出的高压电平时钟信号可保持高速脉冲电流型电平转换模块1011转换出的高压域时钟电平信号。
101.另外，上述低速电压型电平转换模块1012中，第三pmos管pm3和第四pmos管pm4的作用在于进行钳位，避免第一pmos管pm1与第二pmos管pm2因为栅源电压超过最大额定电压而烧毁。这是因为浮动高电平hb与浮动低电平sw之间的压差为固定的预设值，而浮动高电平hb有可能为高压电平信号对应的高电平，此时浮动高电平hb与地线之间的压差必然超过各mos管的栅源电压的最大额定电压，而此时，浮动低电平sw作用于第三pmos管pm3和第四pmos管pm4的栅极，从而确保第一pmos管pm1与第二pmos管pm2的栅源电压不超过最大额定电压。
102.参见图3，在一些实施例中，输出模块1013可包括钳位复位/置位触发器10131，即包括钳位rs触发器。
103.其中，钳位复位/置位触发器10131的输入端与高速脉冲电流型电平转换模块1011的输出端连接，钳位复位/置位触发器10131的输出端作为电平转换电路101的输出端输出时钟输出信号ho_ctrl。
104.钳位复位/置位触发器10131用于确保在高压域时钟电平信号整合为时钟输出信号ho_ctrl时，不会出现误跳转。
105.在本实施例中，通过设置的钳位复位/置位触发器10131，可较为简单的确保在将高压域时钟电平信号整合为时钟输出信号ho_ctrl时，不会出现误跳转，从而确保所输出的
时钟输出信号ho_ctrl的正确性。
106.参见图2，在一些实施例中，钳位复位/置位触发器10131可包括：第一与非门nand1、第二与非门nand2及第一反相器inv1。
107.其中，第一与非门nand1的第一输入端与低速电压型电平转换模块1012的第一输出端连接，第一与非门nand1的第二输入端与第二与非门nand2的输出端连接。
108.第二与非门nand2的第一输入端与低速电压型电平转换模块1012的第二输出端连接，第二与非门nand2的第二输入端与第一与非门nand1的输出端连接。
109.第一与非门nand1的输出端与第一反相器inv1的输入端连接，第一反相器inv1的输出端作为钳位复位/置位触发器10131的输出端。
110.根据上述钳位复位/置位触发器10131可知，当第一时钟信号ug_on跳转为高电平时，第二时钟信号ug_off跳转为低电平，第一脉冲信号ug_on pualse发出一个高电平脉冲，同时，第二脉冲信号ug_off pualse为低电平。由于低速电压型电平转换模块1012的第一输出端被高速脉冲电流型电平转换模块1011快速拉高，且低速电压型电平转换模块1012的第二输出端被高速脉冲电流型电平转换模块1011快速拉低。因此第一与非门nand1的输出端为低电平，而第二与非门nand2的输出端为高电平，且第二与非门nand2的输出端被钳位为高电平。又由于时钟输出信号ho_ctrl为高电平时对应的浮动低电平sw应从接地向高电平(相对于地线，为高压电平信号对应的高电平减去预设值)跳转，此时只需第五pmos管pm5保证在浮动低电平sw跳转为高电平的过程中，低速电压型电平转换模块1012的第一输出端一直输出高电平，就可以保证时钟输出信号ho_ctrl不会误翻转；当浮动低电平sw完全跳转为高电平后，第一脉冲信号ug_on pualse的高电平脉冲终止，跳转为低电平，此时低速电压型电平转换模块1012的第一输出端的高电平状态由低速电压型电平转换模块1012自身来钳位，从而维持时钟输出信号ho_ctrl的当前状态。
111.当第一时钟信号ug_on跳转为低电平时，第二时钟信号ug_off跳转为高电平，第二脉冲信号ug_off pualse发出一个高电平脉冲，同时，第一脉冲信号ug_on pualse为低电平。由于低速电压型电平转换模块1012的第二输出端被高速脉冲电流型电平转换模块1011快速拉高，且低速电压型电平转换模块1012的第一输出端被高速脉冲电流型电平转换模块1011快速拉低。因此第一与非门nand1的输出端为高电平，而第二与非门nand2的输出端为低电平，且第一与非门nand2的输出端被钳位为高电平。又由于时钟输出信号ho_ctrl为低电平时对应的浮动低电平sw应从高电平(相对于地线，为高压电平信号对应的高电平减去预设值)向接地跳转，此时只需第十pmos管pm10保证在浮动低电平sw跳转为接地的过程中，低速电压型电平转换模块1012的第二输出端一直输出高电平，就可以保证时钟输出信号ho_ctrl不会误翻转；当浮动低电平sw完全跳转为接地后，第二脉冲信号ug_off pualse的高电平脉冲终止，跳转为低电平，此时低速电压型电平转换模块1012的第二输出端的高电平状态由低速电压型电平转换模块1012自身来钳位，从而维持时钟输出信号ho_ctrl的当前状态。
112.由此，也可看出上述高速脉冲电流型电平转换模块1011只在第一脉冲信号ug_on pualse及第二脉冲信号ug_off pualse发出高电平脉冲时才进行工作，即只在时钟输出信号ho_ctrl跳转时进行工作，当时钟输出信号ho_ctrl跳转完成后，不工作，因此此时没有静态功耗。
113.参见图4，在一些实施例中，电平转换电路101还可以包括时钟信号转换模块1014。
114.其中，时钟信号转换模块1014的输入端用于接收时钟输入信号ctrl，时钟信号转换模块1014的第一时钟信号输出端及第二时钟信号输出端与低速电压型电平转换模块1012的输入端连接，时钟信号转换模块1014的第一脉冲信号输出端及第二脉冲信号输出端与高速脉冲电流型电平转换模块1011的输入端连接；
115.时钟信号转换模块1014用于将接收到的时钟输入信号ctrl转换为第一时钟信号ug_on、第二时钟信号ug_off、第一脉冲信号ug_on pualse及第二脉冲信号ug_off pualse，并通过第一时钟信号输出端、第二时钟信号输出端、第一脉冲信号输出端及第二脉冲信号输出端发送出去。
116.可以理解的是，通过上述时钟信号转换模块1014，可将时钟输入信号ctrl转换为上述低速电压型电平转换模块1012及高速脉冲电流型电平转换模块1011所需要的第一时钟信号ug_on、第二时钟信号ug_off、第一脉冲信号ug_on pualse及第二脉冲信号ug_off pualse。
117.这里，第一时钟信号输出端可与低速电压型电平转换模块1012中的第一nmos管nm1的栅极连接，为第一nmos管nm1的栅极输入第一时钟信号ug_on。第二时钟信号输出端可与低速电压型电平转换模块1012中的第二nmos管nm2的栅极连接，为第二nmos管nm2的栅极输入第二时钟信号ug_off。第一脉冲信号输出端可与高速脉冲电流型电平转换模块1011的第八nmos管nm8的栅极连接，为第八nmos管nm8的栅极输入第一脉冲信号ug_on pualse。第二脉冲信号输出端可与高速脉冲电流型电平转换模块1011的第三nmos管nm3的栅极连接，为第三nmos管nm3的栅极输入第二脉冲信号ug_off pualse。
118.参见图5，在一些实施例中，时钟信号转换模块1014可包括：第二反相器inv2、第三反相器inv3、第四反相器inv4、第五反相器inv5、第六反相器inv6、第七反相器inv7、第八反相器inv8、第九反相器inv9、第一电阻r1、第二电阻r2、第一电容c1、第二电容c2、第一开关管q1、第二开关管q2、第三开关管q3、第四开关管q4及第一基准电压输入端。
119.其中，第二反相器inv2的输入端用于接入时钟输入信号ctrl，第二反相器inv2的输出端与第三反相器inv3的输入端、第三开关管q3的控制端及第七反相器inv7的输入端连接，并作为第二时钟信号输出端输出第二时钟信号ug_off。
120.第三反相器inv3的输出端与第四反相器inv4的输入端及第一开关管q1的控制端连接，并作为第一时钟信号输出端输出第一时钟信号ug_on。
121.第四反相器inv4的输出端与第五反相器inv5的输入端连接，第五反相器inv5的输出端与第一电容c1的第一端及第六反相器inv6的输入端连接，第一电容c1的第二端接地，此时，第一电容c1作为滤波电容。
122.第六反相器inv6的输出端与第一电阻r1的第一端连接，第一电阻r1的第二端与第二开关管q2的控制端连接。第一电阻r1作为限流电阻，避免过大的电流冲击第二开关管q2的控制端。
123.第七反相器inv7的输出端与第八反相器inv8的输入端连接，第八反相器inv8的输出端与第二电容c2的第一端及第九反相器inv9的输入端连接，第二电容c2的第二端接地，此时，第二电容c2作为滤波电容。
124.第九反相器inv9的输出端与第二电阻r2的第一端连接，第二电阻r2的第二端与第
四开关管q4的控制端连接。第二电阻r2作为限流电阻，避免过大的电流冲击第四开关管q4的控制端。
125.第一开关管q1的高电位端用于接入低压电平vreg(即对应于预设值)，第一开关管q1的低电位端与第二开关管q2的高电位端连接，并作为第一脉冲信号输出端输出第一脉冲信号ug_on pualse，第二开关管q2的低电位端接地。
126.第三开关管q3的高电位端用于接入低压电平vreg(对应于预设值)，第三开关管q3的低电位端与第四开关管q4的高电位端连接，并作为第二脉冲信号输出端输出第二脉冲信号ug_off pualse，第四开关管q4的低电位端接地。
127.可以理解的是，根据该时钟信号转换模块1014可见，第一时钟信号ug_on与时钟输入信号ctrl相对应，而第二时钟信号ug_off与第一时钟信号ug_on为互补波形。第一脉冲信号ug_on pualse在第一时钟信号ug_on跳转为高电平时会输出一个低压电平vreg的高电平信号。而第二脉冲信号ug_off pualse在第二时钟信号ug_off跳转为高电平时会输出一个低压电平vreg的高电平信号。从而可满足上述低速电压型电平转换模块1012及高速脉冲电流型电平转换模块1011的需要。
128.参见图6，在一些实施例中，浮动电源模块102可包括：第九nmos管nm9、第十nmos管nm10、第三电容c3、二极管d、高电平电源输入端及低电平电源输入端。
129.其中，二极管d的正极与低电平电源输入端连接，二极管d的负极与第三电容c3的第一端连接，并作为浮动电源模块102的浮动高电平输出端输出浮动高电平hb。
130.第九nmos管nm9的源极与第十nmos管nm10的漏极及第三电容c3的第二端连接，并作为浮动电源模块102的浮动低电平输出端输出浮动低电平sw。
131.第九nmos管nm9的栅极用于接入时钟输出信号ho_ctrl，第九nmos管nm9的漏极与高电平电源输入端连接；第十nmos管nm10的栅极用于接入第二时钟信号ug_off，第十nmos管nm10的漏极接地。
132.这里，高电平电源输入端接入高压电平信号对应的高电平减去预设值后的高电平vdd，以100v为例，低电平电源输入端接入低压电平vreg(对应于预设值)，以预设值为5v为例。
133.可以理解的是，该浮动电源模块102包含一个电荷泵结构，当第十nmos管nm10导通时，第九nmos管nm9断开，则此时浮动低电平sw接地为0电平，而低压电平vreg向第三电容c3充电至5v，使得浮动高电平hb的电压等于低压电平vreg，浮动高电平hb与浮动低电平sw此时的压差为5v，即预设值；当第十nmos管nm10断开时，则第九nmos管nm9导通，浮动低电平sw向高电平vdd快速跳转，由于电容两端的电压差不能突变，因此浮动高电平hb与浮动低电平sw之间的压差不能突变，仍为5v，则浮动高电平hb的电压就等于高电平vdd加上低压电平vreg，为105v，从而满足上述低速电压型电平转换模块1012及高速脉冲电流型电平转换模块1011的需要。
134.图7示出了本技术实施例的第一方面提供的高压降压变换电路的电路示意图，为了便于说明，仅示出了与本实施例相关的部分，详述如下：
135.本实施例中的高压降压变换电路10，包括如上述的电平转换电路101。
136.所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的
功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本技术的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
137.在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
138.以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。

技术特征：
1.一种电平转换电路，其特征在于，所述电平转换电路包括：低速电压型电平转换模块、高速脉冲电流型电平转换模块及输出模块；所述高速脉冲电流型电平转换模块的输入端用于接入低压电平脉冲信号，所述高速脉冲电流型电平转换模块的电源端用于连接浮动电源模块，所述高速脉冲电流型电平转换模块用于根据所述低压电平脉冲信号控制电流驱动，将低压电平脉冲信号转换为高压域时钟电平信号；所述低速电压型电平转换模块的输入端用于接入低压电平时钟信号，所述低速电压型电平转换模块的输出端与所述高速脉冲电流型电平转换模块的输出端连接，所述低速电压型电平转换模块的电源端用于连接所述浮动电源模块，所述低速电压型电平转换模块用于根据所述低压电平时钟信号转换出高压电平时钟信号，以保持所述高速脉冲电流型电平转换模块所转换出的高压域时钟电平信号；所述输出模块的输入端与所述高速脉冲电流型电平转换模块的输出端连接，所述输出模块的输出端作为所述电平转换电路的输出端，所述输出模块用于将所述高压域时钟电平信号整合为时钟输出信号并输出。2.如权利要求1所述的电平转换电路，其特征在于，所述浮动电源模块输出的浮动电源包括浮动高电平及浮动低电平，所述浮动高电平与所述浮动低电平之间的电压差值为预设值；所述低压电平时钟信号包括第一时钟信号及第二时钟信号，所述低压电平脉冲信号包括第一脉冲信号及第二脉冲信号；所述第一时钟信号与所述第二时钟信号的波形为互补波形；所述第一脉冲信号与所述第一时钟信号对应，所述第一时钟信号跳转为高电平时，所述第一脉冲信号为高电平脉冲；所述第二脉冲信号与第二时钟信号对应，所述第二时钟信号跳转为高电平时，所述第二脉冲信号为高电平脉冲。3.如权利要求2所述的电平转换电路，其特征在于，所述高速脉冲电流型电平转换模块，包括：第五正沟道金属氧化物半导体、第六正沟道金属氧化物半导体、第七正沟道金属氧化物半导体、第八正沟道金属氧化物半导体、第九正沟道金属氧化物半导体、第十正沟道金属氧化物半导体、第三负沟道金属氧化物半导体、第四负沟道金属氧化物半导体、第五负沟道金属氧化物半导体、第六负沟道金属氧化物半导体、第七负沟道金属氧化物半导体及第八负沟道金属氧化物半导体；所述第五正沟道金属氧化物半导体的源极、所述第六正沟道金属氧化物半导体的源极、所述第七正沟道金属氧化物半导体的源极、所述第八正沟道金属氧化物半导体的源极、所述第九正沟道金属氧化物半导体的源极及所述第十正沟道金属氧化物半导体的源极都用于连接所述浮动高电平；所述第五正沟道金属氧化物半导体的栅极与所述第五正沟道金属氧化物半导体的漏极、所述第六正沟道金属氧化物半导体的栅极、所述第七正沟道金属氧化物半导体的栅极及所述第三负沟道金属氧化物半导体的漏极连接；所述第三负沟道金属氧化物半导体的源极接地，所述第三负沟道金属氧化物半导体的栅极用于连接所述第二脉冲信号；
所述第六正沟道金属氧化物半导体的漏极与所述第四负沟道金属氧化物半导体的漏极、所述第四负沟道金属氧化物半导体的栅极及所述第五负沟道金属氧化物半导体的栅极连接；所述第四负沟道金属氧化物半导体的源极与所述第五负沟道金属氧化物半导体的源极、所述第六负沟道金属氧化物半导体的源极及所述第七负沟道金属氧化物半导体的源极连接，并用于连接所述浮动低电平；所述第七正沟道金属氧化物半导体的漏极与所述第六负沟道金属氧化物半导体的漏极连接，并作为所述高速脉冲电流型电平转换模块的第二输出端，用于连接所述输出模块；所述第六负沟道金属氧化物半导体的栅极与所述第七负沟道金属氧化物半导体的栅极、所述第七负沟道金属氧化物半导体的漏极及所述第九正沟道金属氧化物半导体的漏极连接；所述第八正沟道金属氧化物半导体的栅极与所述第九正沟道金属氧化物半导体的栅极、所述第十正沟道金属氧化物半导体的栅极、所述第十正沟道金属氧化物半导体的漏极及所述第八负沟道金属氧化物半导体的漏极连接；所述第八正沟道金属氧化物半导体的漏极与所述第五负沟道金属氧化物半导体的漏极连接，并作为所述高速脉冲电流型电平转换模块的第一输出端，用于连接所述输出模块；所述第八负沟道金属氧化物半导体的源极接地，所述第八负沟道金属氧化物半导体的栅极用于连接所述第一脉冲信号。4.如权利要求3所述的电平转换电路，其特征在于，所述低速电压型电平转换模块，包括：第一正沟道金属氧化物半导体、第二正沟道金属氧化物半导体、第三正沟道金属氧化物半导体、第四正沟道金属氧化物半导体、第一负沟道金属氧化物半导体、第二负沟道金属氧化物半导体、第一电阻及第二电阻；所述第一正沟道金属氧化物半导体的源极与所述浮动高电平连接，所述第一正沟道金属氧化物半导体的漏极与所述第一电阻的第一端连接，并作为所述低速电压型电平转换模块的第一输出端，用于连接所述高速脉冲电流型电平转换模块的第一输出端；所述第二正沟道金属氧化物半导体的源极与所述浮动高电平连接，所述第二正沟道金属氧化物半导体的漏极与所述第二电阻的第一端连接，并作为所述低速电压型电平转换模块的第二输出端，用于连接所述高速脉冲电流型电平转换模块的第二输出端；所述第一电阻的第二端与所述第二正沟道金属氧化物半导体的栅极和所述第四正沟道金属氧化物半导体的漏极连接，所述第二电阻的第二端与所述第一正沟道金属氧化物半导体的栅极和所述第三正沟道金属氧化物半导体的漏极连接；所述第三正沟道金属氧化物半导体的漏极与所述第一负沟道金属氧化物半导体的漏极连接，所述第三正沟道金属氧化物半导体的栅极用于连接所述浮动低电平，第四正沟道金属氧化物半导体的漏极与所述第二负沟道金属氧化物半导体的漏极连接，所述第四正沟道金属氧化物半导体的栅极用于连接所述浮动低电平；所述第一负沟道金属氧化物半导体的源极与第二负沟道金属氧化物半导体的源极均接地，所述第一负沟道金属氧化物半导体的栅极用于连接所述第一时钟信号，所述第二负沟道金属氧化物半导体的栅极用于连接所述第二时钟信号。5.如权利要求4所述的电平转换电路，其特征在于，所述输出模块，包括钳位复位/置位
触发器；所述钳位复位/置位触发器的输入端与所述高速脉冲电流型电平转换模块的输出端连接，所述钳位复位/置位触发器的输出端作为所述电平转换电路的输出端输出时钟输出信号；所述钳位复位/置位触发器用于确保在所述高压域时钟电平信号整合为时钟输出信号时，不会出现误跳转。6.如权利要求5所述的电平转换电路，其特征在于，所述钳位复位/置位触发器，包括：第一与非门、第二与非门及第一反相器；所述第一与非门的第一输入端与所述低速电压型电平转换模块的第一输出端连接，所述第一与非门的第二输入端与所述第二与非门的输出端连接；所述第二与非门的第一输入端与所述低速电压型电平转换模块的第二输出端连接，所述第二与非门的第二输入端与所述第一与非门的输出端连接；所述第一与非门的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端作为所述钳位复位/置位触发器的输出端。7.如权利要求2-6任一项所述的电平转换电路，其特征在于，还包括：时钟信号转换模块；所述时钟信号转换模块的输入端用于接收时钟输入信号，所述时钟信号转换模块的第一时钟信号输出端及第二时钟信号输出端与所述低速电压型电平转换模块的输入端连接，所述时钟信号转换模块的第一脉冲信号输出端及第二脉冲信号输出端与所述高速脉冲电流型电平转换模块的输入端连接；所述时钟信号转换模块用于将接收到的时钟输入信号转换为第一时钟信号、第二时钟信号、第一脉冲信号及第二脉冲信号，并通过第一时钟信号输出端、第二时钟信号输出端、第一脉冲信号输出端及第二脉冲信号输出端发送出去。8.如权利要求7所述的电平转换电路，其特征在于，所述时钟信号转换模块，包括：第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第一电阻、第二电阻、第一电容、第二电容、第一开关管、第二开关管、第三开关管、第四开关管及第一基准电压输入端；所述第二反相器的输入端用于接入时钟输入信号，所述第二反相器的输出端与所述第三反相器的输入端、所述第三开关管的控制端及所述第七反相器的输入端连接，并作为所述第二时钟信号输出端；所述第三反相器的输出端与所述第四反相器的输入端及所述第一开关管的控制端连接，并作为所述第一时钟信号输出端；所述第四反相器的输出端与所述第五反相器的输入端连接，所述第五反相器的输出端与所述第一电容的第一端及所述第六反相器的输入端连接，所述第一电容的第二端接地；所述第六反相器的输出端与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第二开关管的控制端连接；所述第七反相器的输出端与所述第八反相器的输入端连接，所述第八反相器的输出端与所述第二电容的第一端及所述第九反相器的输入端连接，所述第二电容的第二端接地；所述第九反相器的输出端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第四开关管的控制端连接；
所述第一开关管的高电位端用于接入低压电平，所述第一开关管的低电位端与所述第二开关管的高电位端连接，并作为所述第一脉冲信号输出端；所述第二开关管的低电位端接地；所述第三开关管的高电位端用于接入低压电平，所述第三开关管的低电位端与所述第四开关管的高电位端连接，并作为所述第二脉冲信号输出端；所述第四开关管的低电位端接地。9.如权利要求2所述的电平转换电路，其特征在于，所述浮动电源模块包括：第九负沟道金属氧化物半导体、第十负沟道金属氧化物半导体、第三电容、二极管、高电平电源输入端及低电平电源输入端；所述二极管的正极与所述低电平电源输入端连接，所述二极管的负极与所述第三电容的第一端连接，并作为所述浮动电源模块的浮动高电平输出端输出浮动高电平；所述第九负沟道金属氧化物半导体的源极与所述第十负沟道金属氧化物半导体的漏极及所述第三电容的第二端连接，并作为所述浮动电源模块的浮动低电平输出端输出浮动低电平；所述第九负沟道金属氧化物半导体的栅极用于接入所述时钟输出信号，所述第九负沟道金属氧化物半导体的漏极与高电平电源输入端连接；所述第十负沟道金属氧化物半导体的栅极用于接入所述第二时钟信号，所述第十负沟道金属氧化物半导体的漏极接地。10.高压降压变换电路，其特征在于，包括如权利要求1-9任一项所述的电平转换电路。

技术总结
本申请涉及电平转换技术。本申请的目的是要提供一种电平转换电路及高压降压变换电路，旨在解决传统的电平转换电路存在仅能进行固定电平之间的单向转化，因此无法满足高压降压变换电路的电平转换需求的问题，该电平转换电路包括高速脉冲电流型电平转换模块、低速电压型电平转换模块及输出模块；高速脉冲电流型电平转换模块用于根据低压电平脉冲信号控制电流驱动，将低压电平脉冲信号转换为高压域时钟电平信号；低速电压型电平转换模块用于保持所得到的的高压域时钟电平信号；输出模块用于将高压电平时钟信号整合为时钟输出信号。本申请的有益效果是，实现时钟电平之间的高速转换。适用于电平转换电路。适用于电平转换电路。适用于电平转换电路。


技术研发人员：何明星 闵道刚 谭敏 王文君 于顺琴
受保护的技术使用者：深圳市国微电子有限公司
技术研发日：2023.06.30
技术公布日：2023/9/6