静电释放保护电路的制作方法

1.本发明涉及集成电路设计和制造领域，尤其是涉及一种静电释放保护电路。


背景技术：

2.随着集成电路制造工艺水平进入线宽的深亚微米时代，深亚微米集成电路更容易遭受到静电放电(esd，electro static discharge)冲击而失效，从而造成产品的可靠性下降。esd是指一定量的电荷从一个物体(例如人体)转移到另一个物体上(例如芯片)的过程。esd常常在集成电路的输入、输出单元口以及从电源到地的电路内部形成。这个过程可导致芯片在很短的时间内通过一个非常大的电流，35％以上的芯片失效是由esd引起的。
3.esd保护电路的设计目的就是避免工作电路成为esd的放电通路而遭到损害，保证在任意芯片引脚发生的esd，都有适合的低阻旁路将esd电流引入电源线，通过另外一个引脚建立esd电流通路放电。
4.然而，现有技术的esd保护电路可能会出现闩锁效应(latch up)，从而导致芯片损坏。即便采取了一些措施，仍然只能抑制闩锁效应，不能完全避免闩锁效应的产生。


技术实现要素：

5.本发明的目的在于提供一种静电释放保护电路，可以避免出现闩锁效应，从而防止芯片被损坏。
6.为了达到上述目的，本发明提供了一种静电释放保护电路，包括：第一pmos管、触发电路、若干反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；其中，所述触发电路包括串联的电容和第三电阻，若干反相器依次串联，第一个为首反相器最后一个为尾反相器，所述首反相器输入接在所述电容和第三电阻之间，所述尾反相器的输出与所述传输门的nmos管和上拉管的栅极相连，所述尾反相器的输入与所述传输门的pmos管的栅极、下拉管的栅极以及第一pmos管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同连接第一pmos管的漏极，所述第一pmos管的源极接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。
7.可选的，在所述的静电释放保护电路中，所述传输门由一pmos管和一nmos管并联形成。
8.可选的，在所述的静电释放保护电路中，所述反相器为3个，依次串联。
9.可选的，在所述的静电释放保护电路中，所述第三电阻阻值和电容容值的乘积的范围为0～2μs。
10.可选的，在所述的静电释放保护电路中，所述上拉管选为pmos管，所述下拉管选为
nmos管。
11.本发明还提供了一种静电释放保护电路，包括：第一nmos管、触发电路、若干反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；其中，所述触发电路包括串联的电容和第三电阻，若干反相器依次串联，第一个为首反相器最后一个为尾反相器，所述首反相器输入接在所述电容和第三电阻之间，所述尾反相器的输出与所述传输门的nmos管的栅极和上拉管的栅极以及第一nmos管的栅极相连，所述尾反相器的输入与所述传输门的pmos管的栅极和下拉管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同连接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同连接第一nmos管的源极，第一nmos管的漏极接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。
12.可选的，在所述的静电释放保护电路中，所述传输门由一pmos管和一nmos管并联而成。
13.可选的，在所述的静电释放保护电路中，所述反相器为3个，依次串联。
14.可选的，在所述的静电释放保护电路中，所述第三电阻阻值和电容容值的乘积的范围为0～2μs。
15.可选的，在所述的静电释放保护电路中，所述上拉管选为pmos管，所述下拉管选为nmos管。
16.在本发明提供的静电释放保护电路中，第一电阻、第二电阻、第一三极管和第二三极管组成可控硅整流器，在可控硅整流器连接的电源电压之间增加一个pmos管，拉高了第一pmos管和电源电压连接处的电压，使得此处的电压大于电源电压，避免了可控硅整流器出现闩锁效应，从而防止了芯片被损坏。或者，在可控硅整流器到地之间增加一个nmos管，拉高了可控硅整流器和电源电压连接处的电压，使得此处的电压大于电源电压，避免了可控硅整流器出现闩锁效应，从而防止了芯片被损坏。
附图说明
17.图1是本发明实施例一的静电释放保护电路的电路结构示意图；
18.图2是本发明实施例二的静电释放保护电路的电路结构示意图；
19.图中：101-首反相器、102-尾反相器。
具体实施方式
20.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
21.在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些
步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
22.请参照图1，本发明实施例提供了一种静电释放保护电路，包括：第一pmos管mpesd、触发电路、若干反相器、传输门tg、第一三极管q1、第二三极管q2、第一电阻rnwell、第二电阻rpwell、上拉管mp1和下拉管mn1；其中，触发电路包括串联的电容c和第三电阻r3，若干反相器依次串联，第一个为首反相器101最后一个为尾反相器102，首反相器101输入接在电容c和第三电阻r3之间，尾反相器102的输出与传输门tg的nmos管和上拉管的栅极相连，尾反相器的输入与传输门tg的pmos管的栅极、下拉管mn1的栅极以及第一pmos管mp
esd
的栅极相连；第一三极管q1的基极与第二三极管q2的集电极短接，第二三极管q2的基极与第一三极管q1的集电极短接，第二三极管q2的集电极通过第一电阻rnwell与第一三极管q1的发射极相连并共同连接第一pmos管mp
esd
的漏极，第一pmos管m
pesd
的源极接电源电压vdd，第一三极管q1的集电极通过第二电阻rpwell与第二三极管q2的发射极相连并共同接地；传输门tg的第一控制端与上拉管mp1的漏极和第一三极管q1的基极均相连，传输门tg的第二控制端与下拉管mn1的漏极和第二三极管q2的基极均相连。
23.在本实施例一中，传输门tg由pmos管mp2和nmos管mn2并联形成。反相器为3个，依次串联。第三电阻r3阻值和电容c容值的乘积的范围为0～2μs。第一电阻rnwell、第一三极管q1、第二三极管q2以及第二电阻rpwell组成硅孔整流器(scr)，上拉管mp1选为pmos管，下拉管mn1选为nmos管。
24.实施例一将第一pmos管mp
esd
和scr电路串联，图1中h点(第一pmos管和电源电压连接处)的电压为vh＝v
mpesd
+v
scr
，其中，v
mpesd
为第一pmos管mpesd的沟道电压，v
scr
为scr电路与第一pmos管的漏极的连接处的电压。相当于拉高了第一pmos管和电源电压连接处的电压，使得此处的电压大于电源电压vdd。第一pmos管mp
esd
可以选择core pmos，3.3v的pmos管，或者5v的pmos管，不同的pmos的电压是不同的，可以根据实际应用选择合适的pmos管串联使得大于电源电压vdd从而避免latch up风险。在正常工作情况下，第一pmos管mp
esd
的栅极接高电位，第一pmos管mp
esd
关闭，触发电路关闭，scr电路处于关闭状态，整个静电保护电路都处于关闭状态，由于vh》vdd，所以静电保护电路没有latch up风险。当触发电路侦测到电源电压vdd上有esd脉冲的时候，第一pmos管mp
esd
的栅极拉到低电位，第一pmos管mp
esd
的沟通导通，辅助电路也打开，esd脉冲电流通过第一pmos管mp
esd
的沟道和寄生pnp管和scr电路从电源电压vdd端泄放到地，静电保护电路具有快速esd泄放能力，避免出现latch up的风险。
25.请参照图2，本发明实施例二提供了一种静电释放保护电路，包括：第一nmos管mn
esd
、触发电路、若干反相器、传输门tg、第一三极管q1、第二三极管q2、第一电阻rnwell、第二电阻rpwell、上拉管mp1和下拉管mn1；其中，触发电路包括串联的电容c和第三电阻r3，若干反相器依次串联，第一个为首反相器101最后一个为尾反相器102，首反相器101输入接在电容c和第三电阻r3之间，尾反相器102的输出与传输门tg的nmos管的栅极和上拉管mp1的栅极以及第一nmos管mn
esd
的栅极相连，尾反相器102的输入与传输门tg的pmos管的栅极和下拉管mn1的栅极相连；第一三极管q1的基极与第二三极管q2的集电极短接，第二三极管q2的基极与第一三极管q1的集电极短接，第二三极管q2的集电极通过第一电阻rnwell与第一三极管q1的发射极相连并共同连接电源电压vdd，第一三极管q1的集电极通过第二电阻
rpwell与第二三极管q2的发射极相连并共同连接第一nmos管mn
esd
的源极，第一nmos管mn
esd
的漏极接地；传输门tg的第一控制端与上拉管mp1的漏极和第一三极管q1的基极均相连，传输门tg的第二控制端与下拉管mn1的漏极和第二三极管q2的基极均相连。
26.在本实施例二中，传输门tg由pmos管mp2和nmos管mn2并联形成。反相器为3个，依次串联。第三电阻r3阻值和电容c容值的乘积的范围为0～2μs。第一电阻rnwell、第一三极管q1、第二三极管q2以及第二电阻rpwell组成硅孔整流器(scr)，上拉管mp1选为pmos管，下拉管mn1选为nmos管。
27.在本实施例二将scr电路和第一nmos管mn
esd
串联，图2中h点(可控硅整流器和电源电压连接处)的电压为vh＝v
mnesd
+v
scr
，其中，v
mnesd
为第一nmos管mn
esd
的沟道电压，v
scr
为scr电路在h点与scr电路和第一nmos管mn
esd
的源极的连接处的电压差。相当于拉高了可控硅整流器和电源电压连接处的电压，使得此处的电压大于电源电压vdd。可以根据实际的电源电压vdd，选择第一nmos管mn
esd
，比如core nmos，3.3v nmos，或者5v的nmos，不同的nmos管的电压是不同的，可以根据实际应用选择合适vh的nmos管串联使得vh大于电源电压vdd。在正常工作情况下，第一nmos管mn
esd
管的栅极接低电位，第一nmos管mn
esd
管关闭，scr关闭，scr泄放通路处于关闭状态，整个静电释放保护电路的器件都处在关闭状态，由于vh》vdd，所以整个静电释放保护电路也没有latch up风险。当触发电路侦测到电源电压vdd上有esd脉冲的时候，第一nmos管mn
esd
的栅极拉到高电位，第一nmos管mn
esd
的沟道导通，控制scr电路打开，esd脉冲电流通过scr电路和第一nmos管mn
esd
的沟道以及寄生npn管从电源电压vdd端泄放到地。整个静电释放保护电路具有快速esd泄放能力，避免出现latch up的风险。
28.综上，在本发明实施例提供的静电释放保护电路中，第一电阻、第二电阻、第一三极管和第二三极管组成可控硅整流器，在可控硅整流器连接的电源电压之间增加一个pmos管，拉高了第一pmos管和电源电压连接处的电压，使得此处的电压大于电源电压，避免了可控硅整流器出现闩锁效应，从而防止了芯片被损坏。或者，在可控硅整流器到地之间增加一个nmos管，拉高了可控硅整流器和电源电压连接处的电压，使得此处的电压大于电源电压，避免了可控硅整流器出现闩锁效应，从而防止了芯片被损坏。
29.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

技术特征：
1.一种静电释放保护电路，其特征在于，包括：第一pmos管、触发电路、若干反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；所述触发电路包括串联的电容和第三电阻，若干反相器依次串联，第一个为首反相器最后一个为尾反相器，所述首反相器输入接在所述电容和第三电阻之间，所述尾反相器的输出与所述传输门的nmos管和上拉管的栅极相连，所述尾反相器的输入与所述传输门的pmos管的栅极、下拉管的栅极以及第一pmos管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同连接第一pmos管的漏极，所述第一pmos管的源极接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。2.如权利要求1所述的静电释放保护电路，其特征在于，所述传输门由一pmos管和一nmos管并联形成。3.如权利要求1所述的静电释放保护电路，其特征在于，所述反相器为3个，依次串联。4.如权利要求1所述的静电释放保护电路，其特征在于，所述第三电阻阻值和电容容值的乘积的范围为0～2μs。5.如权利要求1所述的静电释放保护电路，其特征在于，所述上拉管选为pmos管，所述下拉管选为nmos管。6.一种静电释放保护电路，其特征在于，包括：第一nmos管、触发电路、若干反相器、传输门、第一三极管、第二三极管、第一电阻、第二电阻、上拉管和下拉管；所述触发电路包括串联的电容和第三电阻，若干反相器依次串联，第一个为首反相器最后一个为尾反相器，所述首反相器输入接在所述电容和第三电阻之间，所述尾反相器的输出与所述传输门的nmos管的栅极和上拉管的栅极以及第一nmos管的栅极相连，所述尾反相器的输入与所述传输门的pmos管的栅极和下拉管的栅极相连；所述第一三极管的基极与所述第二三极管的集电极短接，所述第二三极管的基极与所述第一三极管的集电极短接，所述第二三极管的集电极通过所述第一电阻与所述第一三极管的发射极相连并共同连接电源电压，所述第一三极管的集电极通过所述第二电阻与所述第二三极管的发射极相连并共同连接第一nmos管的源极，第一nmos管的漏极接地；所述传输门的第一控制端与所述上拉管的漏极和第一三极管的基极均相连，所述传输门的第二控制端与所述下拉管的漏极和第二三极管的基极均相连。7.如权利要求6所述的静电释放保护电路，其特征在于，所述传输门由一pmos管和一nmos管并联而成。8.如权利要求6所述的静电释放保护电路，其特征在于，所述反相器为3个，依次串联。9.如权利要求6所述的静电释放保护电路，其特征在于，所述第三电阻阻值和电容容值的乘积的范围为0～2μs。10.如权利要求6所述的静电释放保护电路，其特征在于，所述上拉管选为pmos管，所述下拉管选为nmos管。

技术总结
本发明提供了一种静电释放保护电路，包括：电容和第三电阻串联，若干反相器串联，首反相器输入接在电容和第三电阻之间，尾反相器输出与传输门NMOS管和上拉管的栅极相连，尾反相器输入与传输门PMOS管、下拉管和第一PMOS管的栅极相连；第一三极管的基极与第二三极管的集电极短接，第二三极管的基极与第一三极管的集电极短接，第二三极管的集电极通过第一电阻与第一三极管的发射极相连并连接第一PMOS管的漏极，第一PMOS管的源极接电源电压，第一三极管的集电极通过第二电阻与第二三极管的发射极相连并接地；传输门第一控制端与上拉管的漏极和第一三极管的基极相连，传输门第二控制端与下拉管的漏极和第二三极管的基极相连。与下拉管的漏极和第二三极管的基极相连。与下拉管的漏极和第二三极管的基极相连。


技术研发人员：吕斌
受保护的技术使用者：上海华虹宏力半导体制造有限公司
技术研发日：2023.06.30
技术公布日：2023/9/6