存储器数据读写方法、装置及EMMC存储卡与流程

存储器数据读写方法、装置及emmc存储卡
技术领域
1.本技术涉及数据读写技术领域，尤其涉及一种存储器数据读写方法、装置及emmc存储卡。


背景技术：

2.存储设备与现代人们生活息息相关，在芯片行业中利用nand闪存作为一种重要的存储方式，被广泛地应用于固态硬盘及其他各种类型的存贮设备中。emmc存储卡就是一种利用emmc接口，针对手机或平板电脑等数码产品，读写nand闪存数据的内嵌式存储器。随着人们对于大容量存储的需求与日俱增，往往1个nand闪存的容量是不满足需要的，所以1个emmc存储卡中往往包含多个nand闪存，通过多个通道，每个通道由数个nand闪存形成nand闪存阵列进行数据存储。通过emmc接口从nand闪存阵列读取到数据的速度是衡量emmc存储卡性能高低的一项重要指标。
3.由于管理nand算法复杂的原因，数据不均匀的分布在nand闪存上，当emmc存储卡收到上层主机发送的读取数据任务时，为了保证读数据顺序，就需要依次类推按顺序向各nand单元块发送读命令，再把不同的nand单元块中的数据传给上层主机。
4.但是，emmc存储卡固件此时还有可能由于管理nand闪存发送其他的命令，这就可能导致用于完成需要上层主机读取数据任务的读命令之间等待时间较长，造成上层主机读取数据时间较长。


技术实现要素：

5.有鉴于此，本技术提出了一种存储器数据读写方法、装置及emmc存储卡。
6.根据本技术的一方面，提供了一种一种存储器数据读写方法，包括：
7.emmc存储卡固件获取上层主机发送的任务；
8.所述emmc存储卡固件根据映射表，将所述任务解析为多个数据块命令，将各所述数据块命令缓存至emmc存储卡硬件；
9.所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行。
10.在一种可能的实现方式中，还包括对所述数据块命令进行判断的步骤，判断所述数据块命令是否需要按顺序执行。
11.在一种可能的实现方式中，将各所述数据块命令缓存至所述emmc存储卡硬件时，各所述数据块命令分别缓存至对应的nand命令sram中，所述nand命令sram与所述nand闪存一一对应设置。
12.在一种可能的实现方式中，还包括向所述上层主机发送准备完成通知；
13.所述emmc存储卡固件获取所述上层主机根据所述准备完成通知发出的命令；
14.根据所述命令，所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行。
15.在一种可能的实现方式中，在所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行时，包括：
16.各所述数据块命令按顺序发送至仲裁器；
17.所述仲裁器将各所述数据块命令发送至通道控制器，通过所述通道控制器将各所述数据块命令发送至对应的各所述nand闪存。
18.根据本技术的另一方面，提供一种存储器数据读写装置，包括：接收模块、发送模块和执行模块；
19.所述发送模块，被配置为获取上层主机发送的任务；
20.所述发送模块，被配置为根据映射表，将所述任务解析为多个数据块命令，将各所述数据块命令缓存至emmc存储卡硬件；
21.所述执行模块，被配置为所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行。
22.根据本技术的另一方面，提供一种emmc存储卡，包括：固件、硬件和nand闪存；
23.所述固件，被配置为获取上层主机发送的任务，根据映射表，将所述任务解析为多个数据块命令，将各所述数据块命令缓存至所述硬件；
24.所述硬件，被配置为所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行；
25.所述nand闪存，被配置用于存储数据。
26.在一种可能的实现方式中，所述硬件还包括仲裁器和通道控制器；
27.所述仲裁器将各所述数据块命令发送至所述通道控制器，通过所述通道控制器将各所述数据块命令发送至对应的各所述nand闪存。
28.在一种可能的实现方式中，所述硬件还包括叫号寄存器；
29.所述叫号寄存器被配置为对需要按顺序执行的所述数据块命令的执行顺序控制。
30.在一种可能的实现方式中，所述硬件还包括锁号寄存器；
31.所述锁号寄存器被配置为对所获取的需要按顺序执行的所述数据块命令进行锁定，使其暂时不能发出进行执行，等待至收到上层主机发出命令后，再将其按顺序执行。
32.本技术适用于对emmc存储卡进行数据读写。目前emmc存储卡中，主要包括固件和硬件两部分，固件是固定到emmc存储卡中的cpu执行的程序，硬件是可以完成特定功能不可修改的电路。emmc存储卡固件进获取到上层主机发送的任务后，将该任务进行解析。由于管理nand算法复杂的原因，数据不均匀的分布在nand闪存上，emmc存储卡固件会把这些数据分成很多单元块，完成一个主机读任务需要从nand中读取许多的单元块，因此，将任务解析为多个数据块命令，将各数据块命令缓存至emmc存储卡硬件，emmc存储卡硬件再将所缓存的各数据块命令按顺序执行，即从对应的nand闪存按顺序获取数据并发送至上层主机，以完成上层主机所发送的任务，期间，emmc存储卡固件各数据块命令进行缓存后，便不再对这些缓存的各数据块命令进行后续的维护，进而使emmc存储卡固件在进行其他任务的处理时，不会对这些所缓存的数据块命令在执行过程中造成影响，进而避免对用于完成上层主机读取数据任务的读命令之间等待时间较长，造成上层主机读取数据时间较长的问题。
33.根据下面参考附图对示例性实施例的详细说明，本技术的其它特征及方面将变得清楚。
附图说明
34.包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本技术的示例性实施例、特征和方面，并且用于解释本技术的原理。
35.图1示出本技术实施例的存储器数据读写方法的流程图；
36.图2示出传统的存储器数据读写方法的示意图；
37.图3示出本技术实施例的存储器数据读写方法的原理示意图；
38.图4示出本技术另一实施例的存储器数据读写方法的原理示意图；
39.图5示出本技术实施例的存储器数据读写方法的逻辑图；
40.图6示出本技术实施例的存储器数据读写装置的主体结构图；
41.图7示出本技术实施例的emmc存储卡的主体结构图。
具体实施方式
42.以下将参考附图详细说明本技术的各种示例性实施例、特征和方面。附图中相同的附图标记表示功能相同或相似的元件。尽管在附图中示出了实施例的各种方面，但是除非特别指出，不必按比例绘制附图。
43.在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。
44.另外，为了更好的说明本技术，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本技术同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本技术的主旨。
45.图1示出本技术实施例的存储器数据读写方法的流程图。如图1所示，该存储器数据读写方法，包括：步骤s100：emmc存储卡固件获取上层主机发送的任务；步骤s200：emmc存储卡固件根据映射表，将任务解析为多个数据块命令，将各数据块命令缓存至emmc存储卡硬件；步骤s300：emmc存储卡硬件将所缓存的各数据块命令按顺序执行。
46.本技术适用于对emmc存储卡进行数据读写。目前emmc存储卡中，主要包括固件和硬件两部分，固件是固定到emmc存储卡中的cpu执行的程序，硬件是可以完成特定功能不可修改的电路。emmc存储卡固件进获取到上层主机发送的任务后，将该任务进行解析。由于管理nand算法复杂的原因，数据不均匀的分布在nand闪存上，emmc存储卡固件会把这些数据分成很多单元块，完成一个主机读任务需要从nand中读取许多的单元块，因此，将任务解析为多个数据块命令，将各数据块命令缓存至emmc存储卡硬件，emmc存储卡硬件再将所缓存的各数据块命令按顺序执行，即从对应的nand闪存按顺序获取数据并发送至上层主机，以完成上层主机所发送的任务，期间，emmc存储卡固件各数据块命令进行缓存后，便不再对这些缓存的各数据块命令进行后续的维护，进而使emmc存储卡固件在进行其他任务的处理时，不会对这些所缓存的数据块命令在执行过程中造成影响，进而避免对用于完成上层主机读取数据任务的读命令之间等待时间较长，造成上层主机读取数据时间较长的问题。
47.此处，需要进行说明的是，参阅图2，在传统的存储器数据读写方法中，emmc存储卡接收到上层主机所发送的一批读任务后，emmc存储卡固件处理第一读任务并向上层主机发送准备完成的通知，上层主机接收到准备完成的通知后，向emmc存储卡发送读数据块命令，emmc存储卡固件根据该读数据块命令和映射表，生成用从各nand闪存中读取数据的数据块
命令，然后依次按顺序将各数据块命令发送至不同的nand闪存的单元块中，以实现将存储在nand中的数据传给上层主机。其中，emmc存储卡固件向nand闪存发送数据块命令会消耗一段时间，并且，各数据块命令需要按顺序依次发送，这就需要emmc存储卡固件需要判断当前的数据块命令发送至对应的nand闪存后，才会发送下一个数据块命令，但是，由于在依次发送各数据块命令时，emmc存储卡固件会并行处理其他任务或操作，因此导致发送数据块命令不及时，进一步导致读取数据时间延长。
48.其中，上层主机所发送的各种任务中，只有在对用于读取数据的读任务进行处理时，需要对各nand闪存中提取的数据进行保序，即依次按顺序发送各数据块命令。对于除读任务之外的任务进行处理时，即不需要依次按顺序发送的数据块命令，在emmc存储卡固件进行并行处理时，对其产生时效上的影响不大。
49.因此，本技术还包括对数据块命令进行判断的步骤，判断数据块命令是否为需要保序的。对于需要保序的数据块命令，按前述方法进行处理。对于不需要保序的数据块命令，按先进先出原则或本领域常用技术手段进行处理，此处不做具体限定。
50.进一步的，当判断数据块命令为读命令时，即为需要保序的命令，将该数据块命令进行缓存，在将这些所缓存的数据块命令按顺序发送至对应的nand闪存。
51.具体的，参阅图3，图3示出本技术实施例的存储器数据读写方法的原理示意图，在emmc存储卡对上层主机所发送的任务进行处理时，根据emmc存储卡所维护的映射表，生成用于处理各任务所对应的各数据块命令。其中，emmc存储卡所存储的数据的各nand闪存中，因此，根据映射表所生成的各数据块命令，均对应各nand闪存。通过读取映射表得出任务所需要的数据处于nand闪存中的位置，生成多条数据块命令，emmc存储卡固件将各数据块命令分别缓存至对应的nand命令sram中，即用于缓存数据块命令的随机存储器存储器，nand命令sram与nand闪存一一对应设置，如图3中nand0命令sram对应编号为#0的nand闪存。
52.其中，emmc存储卡固件在通过映射表生成用于完成读任务的数据块命令，即读命令时，对所生成的数据块命令添加顺序号信息(如图3中读命令#0、读命令#1，其中顺序号信息是按host看到的逻辑地址从0到n。也就是从主机认为的从低到高地址块来依次添加顺序号)。当emmc存储卡固件在通过映射表生成用于完成除读任务外其他任务的数据块命令，如写命令时，则不会添加顺序号信息。由此，用于读任务的带有顺序号信息的各数据块命令，和用于其他任务的不带有顺序号信息的各数据块命令，分别缓存至所对应的nand命令sram中。
53.进一步的，对于所缓存的不带有顺序号信息的各数据块命令，在nand命令sram中根据先进先出原则，发送至所对应的nand闪存中。对于所缓存的带有顺序号信息的各数据块命令，在emmc存储卡接收到上层主机的发出的命令后，再将带有顺序号信息的各数据块命令，按其顺序号信息所表征的顺序依次发送至所对应的nand闪存中。
54.也就是说，本技术还包括向上层主机发送准备完成通知的步骤。emmc存储卡设有任务准备完成寄存器，当emmc存储卡固件对某一读任务准备完成后，将该任务的准备完成通知存储至该寄存器，上层主机通过轮询方式读该寄存器，上层主机根据准备完成通知发出命令，根据该命令，将所缓存的各数据块命令按顺序发送至对应的nand闪存进行执行。
55.在一种可能的实现方式中，还包括命令存取模块，图4所示，每个nand闪存均设有一个命令存取模块，命令存取模块负责从nand命令sram提取出来的一条命令进行解析并传
送给仲裁模块。首先在nand命令sram通过写指针是否等于读指针判断有没有新命令进来，如果写指针不等于读指针时，为此时有新的数据块命令进入nand命令sram中，命令存取模块读取该数据块命令。首先判断该数据块命令是否是读命令，不是读命令就直接向仲裁模块申请发送该数据块命令，如果为不是需要保序的读命令，也直接向仲裁模块申请发送。否则就进入等待状态并根据该数据块命令的顺序号信息查询叫号寄存器和锁号寄存器。即判读该数据块命令为需要保序的读命令时，判断其顺序号信息是否与当前叫号寄存器的相等，如不相等，则该命令块数据进行等待，如相等，则继续判读当前锁号寄存器中与该顺序号信息相等的值是否被锁定，如被锁定，则该命令块数据进行等待，如没有被锁定，则将该数据块命令发送至仲裁模块，并通知叫号寄存器将其值+1。
56.具体的，以32位指令为例，emmc存储卡固件生成的数据块命令如表1所示：
57.表1
[0058][0059]
其中，命令存取模块依次对从nand命令sram所提取的数据块命令的0-2位和3位进行解析判断，当判断出该数据块命令为读数据命令，且此读命令需要按顺序执行时，等待上层主机发出的命令，根据该命令，按顺序号信息所表征顺序将这些数据块命令依次发送至对应的nand闪存。当命令存取模块对当前数据块命令判断为除读数据命令外的其他命令，或不需要按顺序的读命令时，直接将该数据块命令发送至对应的nand闪存。
[0060]
进一步的，emmc存储卡硬件还包括叫号寄存器和锁号寄存器，叫号寄存器用于实现对需要按顺序执行的是数据块命令的发送顺序控制。在当命令存取模块获取到需要按顺序执行的数据块命令时，还未收到上层主机发出的命令，通过锁号寄存器实现对所获取的需要按顺序执行的数据块命令进行锁定，使其暂时不能发出进行执行，等待至收到上层主机发出命令后，再将其按顺序发出。
[0061]
其中，叫号寄存器与锁号寄存器均通过判断需要按顺序执行的是数据块命令的顺序号信息，实现对各数据块命令的顺序发送以及是否暂停不能执行。
[0062]
更进一步的，emmc存储器的固件在生成需要保序的数据块命令时，根基映射表依次将这些数据块命令的顺序号信息构建为0、1、2
……
以表征这些数据块命令的发送顺序。参阅图3，叫号寄存器的默认初始值为0，当命令存取模块所获取的需要按顺序执行的数据块命令的顺序号信息，与叫号寄存器的值相等时，该试数据块命令才能被取出执行，否则暂停执行，当顺序号信息与叫号寄存器的值相等的数据块命令被取出后，叫号寄存器的值自动加1，以实现对数据块命令的顺序发送，对于不需要按顺序执行的数据块命令，不受叫号寄存器的限制。锁号寄存器在收到上层主机所发出的命令前，默认锁住顺序号信息为0的数据块命令，使其暂时不能被取出执行，当第一个数据块命令不能被取出执行时，在叫号寄存器的维护下，后续的数据块命令同样不能被取出执行进行等待。在上层主机发出命令后，锁号寄存器解开锁定，即解开锁号寄存器对所有位的锁定，此时叫号寄存器的值为0，顺序号信息为0的数据块命令被取出执行，该数据块命令被取出执行后，叫号寄存器的值自动加1变为1，顺序号信息为0的数据块命令被取出执行，如此，按顺序号信息的顺序，依次将需要按顺序执行的数据块命令发送至所对应的nand闪存中，从而不需要emmc存储器的固件在这些数据块命令按顺序发送时进行维护，减少了emmc存储器的固件任务，在固件执行其他任务时，也不会对这些数据块命令按顺序发送造成影响，从而减少了上层主机读取数据的等待时间。
[0063]
具体的，叫号寄存器的定义如表2所示：
[0064]
表2
[0065][0066]
锁号寄存器的定义如表3所示：
[0067]
表3
[0068]
[0069]
在利用上述方法，将所缓存的需要按顺序执行的数据块命令发送至对应的nand闪存时，还包括：各数据块命令按顺序发送至仲裁器；仲裁器将各数据块命令发送至通道控制器，通过通道控制器将各数据块命令发送至对应的各nand闪存。
[0070]
参阅图4，各命令存取模块在所对应的nand命令sram中取出数据块命令时，对于需要按顺序执行的数据块命令，通过叫号寄存器和锁号寄存器，将位于各nand命令sram中的数据块命令取出发送至仲裁器，对于不需要按顺序执行的数据块命令，各nand命令sram中的数据块命令按先进先出原则，依次发送至仲裁器。仲裁器会排布合适的命令尽量让不同的nand闪存同时工作，选出合适的命令发给通道控制器，使得性能功耗达到理想状态。闪存读dma模块负责接收从通道控制器读nand闪存回来的数据，如果数据目的地是上层主机则发送给主机读dma模块，如果是给固件的管理数据则送到内部sram阵列中。
[0071]
举例来说，如图3和图5所示，emmc存储器的固件收到上层主机所发出的任务后，根据所发出的任务及映射表，构建对应的数据块命令，对于需要按顺序执行的数据块命令，即需要保序的读命令对其添加顺序号信息，如图3中读命令#0、读命令#1、读命令#2
……
与各任务相匹配的数据分别存储在emmc存储器的各nand闪存中，各nand闪存均设有各自对应的nand命令sram，emmc存储器的固件所构建的各数据块命令，根据其所在的nand闪存，发送至对应的nand命令sram中，如图3中nand0命令sram对应nand0闪存，nand0命令sram中根据emmc存储器的固件发送顺序，依次对读命令、读命令、写命令进行缓存，同理，其余各nand命令sram同样对对应的各数据块命令进行缓存。进一步的，各nand闪存均命令存取模块，依次读取对应nand命令sram中的各数据块命令，并根据数据块命令的命令类型和按顺序读使能，判读该数据块命令是否需要按需执行，当判断出该数据块命令为不需要按顺序执行时，直接将该数据块命令发送至仲裁模块，由仲裁模块将该数据块命令发送至对应的nand闪存进行执行，当判断出该数据块命令为读数据命令且需要按顺序执行时，检查当前叫号寄存器的值是否与该数据集快命令的顺序号信息相等，当不相等时，该数据块命令进行等待，当相等时，再检查当前锁号寄存器的值，是否对该顺序号信息所对应的位进行了锁定，此处需要进行说明的是，锁号寄存器的值仅为0或1，锁号寄存器的值为0时，所有带有顺序号信息的数据块命令均不能执行，当emmc存储器的固件接收到上层主机的命令后，解锁锁号寄存器，即锁号寄存器的值变为1，带有顺序号信息的数据块命令可以被执行。当该数据块命令的顺序号信息与叫号寄存器的值相等，且锁号寄存器的值为1时，命令存取模块将该数据块命令发给至仲裁模块，由仲裁模块将该数据块命令发送至对应的nand闪存，同理，所有的命令存取模块均执行上述操作，进而实现按顺序执行位于不同的nand命令sram中需要按顺序执行的数据块命令。
[0072]
更进一步地，参阅图6，根据本技术的另一方面，还提供一种存储器数据读写装置100，包括：接收模块110、发送模块120和执行模块130。发送模块110，被配置为获取上层主机发送的任务；发送模块120，被配置为根据映射表，将任务解析为多个数据块命令，将各数据块命令缓存至emmc存储卡硬件；执行模块130，被配置为emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行。
[0073]
更进一步地，根据本技术的另一方面，还提供了一种emmc存储卡200。参阅图7，本技术实施例emmc存储卡200包括：固件210、硬件220和nand闪存230。固件210，被配置为获取上层主机发送的任务，根据映射表，将任务解析为多个数据块命令，将各数据块命令缓存至
硬件。硬件220，被配置为将所缓存的各所述数据块命令按顺序执行。nand闪存230，被配置用于存储数据。
[0074]
在一种可能的实现方式中，本技术实施例emmc存储卡200还包括硬件还包括仲裁器和通道控制器。仲裁器将各数据块命令发送至通道控制器，通过通道控制器将各数据块命令发送至对应的各nand闪存。
[0075]
进一步的，本技术实施例emmc存储卡200还包括叫号寄存器和锁号寄存器。叫号寄存器被配置为对需要按顺序执行的是数据块命令的执行顺序控制。锁号寄存器被配置为对所获取的需要按顺序执行的数据块命令进行锁定，使其暂时不能发出进行执行，等待至收到上层主机发出命令后，再将其按顺序执行。
[0076]
以上已经描述了本技术的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

技术特征：
1.一种存储器数据读写方法，其特征在于，包括：emmc存储卡固件获取上层主机发送的任务；所述emmc存储卡固件根据映射表，将所述任务解析为多个数据块命令，将各所述数据块命令缓存至emmc存储卡硬件；所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行。2.根据权利要求1所述的方法，其特征在于，还包括对所述数据块命令进行判断的步骤，判断所述数据块命令是否需要按顺序执行。3.根据权利要求1所述的方法，其特征在于，将各所述数据块命令缓存至所述emmc存储卡硬件时，各所述数据块命令分别缓存至对应的nand命令sram中，所述nand命令sram与所述nand闪存一一对应设置。4.根据权利要求1所述的方法，其特征在于，还包括向所述上层主机发送准备完成通知；所述emmc存储卡固件获取所述上层主机根据所述准备完成通知发出的命令；根据所述命令，所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行。5.根据权利要求1所述的方法，其特征在于，在所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行时，包括：各所述数据块命令按顺序发送至仲裁器；所述仲裁器将各所述数据块命令发送至通道控制器，通过所述通道控制器将各所述数据块命令发送至对应的各所述nand闪存。6.一种存储器数据读写装置，其特征在于，包括：接收模块、发送模块和执行模块；所述发送模块，被配置为获取上层主机发送的任务；所述发送模块，被配置为根据映射表，将所述任务解析为多个数据块命令，将各所述数据块命令缓存至emmc存储卡硬件；所述执行模块，被配置为所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行。7.一种emmc存储卡，其特征在于，包括：固件、硬件和nand闪存；所述固件，被配置为获取上层主机发送的任务，根据映射表，将所述任务解析为多个数据块命令，将各所述数据块命令缓存至所述硬件；所述硬件，被配置为所述emmc存储卡硬件将所缓存的各所述数据块命令按顺序执行；所述nand闪存，被配置用于存储数据。8.根据权利要求7所述的emmc存储卡，其特征在于，所述硬件还包括仲裁器和通道控制器；所述仲裁器将各所述数据块命令发送至所述通道控制器，通过所述通道控制器将各所述数据块命令发送至对应的各所述nand闪存。9.根据权利要求7所述的emmc存储卡，其特征在于，所述硬件还包括叫号寄存器；所述叫号寄存器被配置为对需要按顺序执行的所述数据块命令的执行顺序控制。10.根据权利要求7所述的emmc存储卡，其特征在于，所述硬件还包括锁号寄存器；所述锁号寄存器被配置为对所获取的需要按顺序执行的所述数据块命令进行锁定，使其暂时不能发出进行执行，等待至收到上层主机发出命令后，再将其按顺序执行。

技术总结
本申请涉及一种存储器数据读写方法、装置及EMMC存储卡，其中，该存储器数据读写方法包括：EMMC存储卡固件获取上层主机发送的任务；EMMC存储卡固件根据映射表，将任务解析为多个数据块命令，将各数据块命令缓存至EMMC存储卡硬件；EMMC存储卡硬件再将所缓存的各数据块命令按顺序执行，即从对应的NAND闪存按顺序获取数据并发送至上层主机，以完成上层主机所发送的任务，期间，EMMC存储卡固件各数据块命令进行缓存后，便不再对这些缓存的各数据块命令进行后续的维护，进而使EMMC存储卡固件在进行其他任务的处理时，不会对这些所缓存的数据块命令在执行过程中造成影响，进而避免造成上层主机读取数据时间较长的问题。机读取数据时间较长的问题。机读取数据时间较长的问题。


技术研发人员：任俊彤 张蕾
受保护的技术使用者：绿晶半导体科技（北京）有限公司
技术研发日：2023.05.30
技术公布日：2023/9/5