一种大面阵芯片及其制作方法与流程

1.本发明涉及集成电路设计技术领域，尤其涉及一种大面阵芯片及其制作方法。


背景技术：

2.目前，大面阵芯片一般用作制作图像传感器芯片，大面阵芯片的数据输出需要很大的带宽，一般采用多路并行i/o传输，芯片与后续信号处理系统对接时，需要保证不同通道之间信号对齐，实现信号对齐的方式有：在信号处理端加入通道歪斜校准功能，这种信号对齐模式的前提是需要和阵列芯片之间约定好校准机制，同时阵列芯片需要在有效信号数据输出前插入一段训练信号，训练信号用于辅助信号处理系统的通道歪斜校准。由此可见，该方法会导致有效信号带宽的损失。另外，受限于硅片制造单次光刻的面积限制，对于尺寸很大的阵列芯片，传统方式需要进行多次光刻实现芯片图形的制作，但多次光刻意味着需要多套掩膜版，成本较高。
3.为此，本发明提供一种新的大面阵芯片的时钟同步设计方案以改善上述问题。


技术实现要素：

4.本发明实施例提供一种大面阵芯片及其制作方法，用以降低接收端的信号同步复杂程度和芯片面积成本。
5.本发明提供一种大面阵芯片及其制作方法，所述大面阵芯片由规则拼接单元和不规则拼接单元拼接形成。其中，不规则拼接单元包括普通锁相环，所述普通锁相环用于向所连接的规则拼接单元提供时钟信号；规则拼接单元包括延迟锁相环，所述延迟锁相环用于使得规则拼接单元内的输入端口至输出端口的时钟同步，其中规则拼接单元在流片过程中使用同一套掩膜版进行曝光，不规则拼接单元在流片过程中使用不同掩膜版进行曝光。
6.本发明提供的大面阵芯片的有益效果在于：在规则拼接单元内设置一个延迟锁相环，使规则拼接单元内输入端口到输出端口的时钟同步，实现了多个规则拼接单元拼接时，所有重复规则拼接单元内的时钟同步，进而实现了大面阵芯片的阵列数据同步。基于这样的同步，大面阵芯片与后置信号处理芯片互联时，可只发送一路同步时钟，就能在信号处理芯片内同步采样所有阵列数据通道，而不需要对每个数据通道分别做相位校准，从系统模块上来说，降低了接收端的信号同步复杂程度和芯片面积成本，从信号处理时间上来说，也降低了系统的数据处理延时，提高了io的有效信号发送效率，另外，规则拼接单元内的掩膜版是一致的，从而在流片过程中，用同一套掩膜版在硅片上进行多次曝光就能实现规则拼接单元的拼接扩展，节省成本。
7.在一种可能的实现方案中，所述延迟锁相环包括相位比较器、低通滤波器、控制延迟单元和延迟匹配单元；所述相位比较器包括第一输入端和第二输入端，所述第一输入端的输入信号为时钟信号，所述第二输入端的输入信号为所述延迟匹配单元的输出信号，所述相位比较器用于比较时钟信号和所述延迟匹配单元的输出信号之间的相位差，根据比较结果生成输出信号；所述低通滤波器，用于对所述相位比较器的输出信号进行滤波。
8.所述控制延迟单元用于调整输入到输出的延迟时间；所述控制延迟单元的输出端通过延迟匹配单元连接到所述相位比较器，形成所述相位比较器的负反馈通路，所述负反馈通路用于实现所述相位比较器的第一输入端和第二输入端的相位同步。
9.在一种可能的实现方案中，所述规则拼接单元包括与阵列数量匹配的读出电路、信号处理电路和输出驱动电路。
10.在一种可能的实现方案中，所述规则拼接单元还包括时钟树，所述时钟树用于利用二叉树方式同步到达规则拼接单元内的并行数据，实现所有数据io的同步。
11.在一种可能的实现方案中，所述时钟信号到达相位比较器输入端的延迟时间为t1，从延迟锁相环的时钟输出端口到达相位比较器的第二输入端的延迟时间为t2，从延迟锁相环的输出端到达规则拼接单元的输出端的延迟时间为t3，其中，t1+t3＝t2。
12.在一种可能的实现方案中，所述控制延迟单元为电压控制延迟单元，所述电压控制延迟单元包括多级电压控制缓冲器，用于当电压升高时，调整输入到输出的延迟时间变长，当电压降低时，调整输入到输出的延迟时间变短。
13.在一种可能的实现方案中，所述控制延迟单元为数字控制延迟单元，所述数字控制延迟单元通过数字控制逻辑选择调整从输入到输出经过的缓冲器级数，从而调整输入到输出的延迟时间。
14.在一种可能的实现方案中，所述不规则拼接单元内包括偏置产生电路、时钟产生电路和电源管理电路，且电路模块的数量与阵列大小无关。
15.在一种可能的实现方案中，所述低通滤波器是由电阻和电容构成。
16.第二方面，本发明还提供一种大面阵芯片及其制作方法，包括：在流片过程中使用同一套掩膜版进行曝光制作规则拼接单元，在流片过程中使用不同掩膜版进行曝光制作不规则拼接单元；其中，不规则拼接单元包括普通锁相环，所述普通锁相环用于向所连接的规则拼接单元提供时钟信号；规则拼接单元包括延迟锁相环，所述延迟锁相环用于使得规则拼接单元内的输入端口至输出端口的时钟同步。有益效果可以参见上述实施例。
附图说明
17.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为本发明实施例提供的一种大芯片图案划分成了多个小的图案单元示意图；
19.图2为本发明实施例提供的一种大面阵芯片及其制作方法的内部结构示意图；
20.图3为本发明实施例提供的一种规则拼接单元的基本电路结构示意图；
21.图4为本发明实施例提供的一种延迟锁相环的基本电路结构示意图。
具体实施方式
22.大面阵芯片是指以规则拼接单元为主的芯片，其主要电路部分是很多规则拼接单元，当大面阵芯片的阵列容量很大时，在芯片制造过程中，需要光刻的面积会超出光罩面积。为了解决这个问题，一种优选的方式是将芯片图案进行拆分定义，分为可重复图案单元
和不可重复图案单元。如图1所示，将一个大的芯片图案划分成了a/b/b/
……
/b/c多个小的图案单元。这样可以对a/b/c三类图案单元分别做一套光刻掩膜版即可，其中b类图案单元的光刻掩膜版可重复使用，经过多次曝光，最后通过曝光拼接成大面阵芯片。
23.为了实现b类图案单元的光刻掩膜版可重复使用的设计，b类图案单元的时钟驱动线路也需要保持一致。本发明提出一种大面阵芯片及其制作方法，该大面阵芯片内的时钟同步方案是在b类图案单元内的每个重复图案单元内放置一个延迟锁相环电路，实现每个图案单元内输入输出时钟的同步，从而保证重复图案单元扩展时能保证所有单元之间实现时钟同步。
24.一种实施例中，图2示意了一种由规则拼接单元11和不规则拼接单元10拼接形成的大面阵芯片的内部结构示意图，不规则拼接单元10包括普通锁相环(phase locked loop，pll)，所述普通锁相环用于向所连接的规则拼接单元提供时钟信号。规则拼接单元11包括延迟锁相环(delay-locked loop，dll)，延迟锁相环用于使得规则拼接单元11内的输入端口至输出端口的时钟同步。
25.结合图1举例来说，a类图案单元对应的不规则拼接单元10中普通锁相环提供系统时钟，输入到第一个b类图案单元对应的规则拼接单元11。k个可重复的b类图案单元对应的规则拼接单元11级联，将时钟从第一个规则拼接单元11的输入端传递到第k个规则拼接单元11。每个规则拼接单元11内可能包含n条并行数据的io，这些io输出的并行数据为该单元内时钟同步采样的数据，延迟锁相环用于使得到达规则拼接单元内的并行数据io时钟同步。
26.如图3所示，在每个规则拼接单元11内还可以包括与阵列数量匹配的读出电路、信号处理电路和输出驱动电路，以及一条时钟树。时钟树用于利用二叉树方式同步到达规则拼接单元内的并行数据。每个延迟锁相环在规则拼接单元11内的位置可以放置在靠近时钟输入的地方，也可以放置在单元中间，也可以放置在靠近时钟输出的地方。假设延迟锁相环的位置在规则拼接单元11的中间某处，时钟信号到达相位比较器输入端的延迟时间为t1，从延迟锁相环的时钟输出端口到达相位比较器的第二输入端的延迟时间为t2，从延迟锁相环的输出端到达规则拼接单元的输出端的延迟时间为t3，为了实现规则拼接单元11时钟输入端口与输出端口相位同步，以上三个延迟时间需满足：t1+t3＝t2。
27.结合图3举例来说，时钟信号从输入端x经过一段走线达到dll的第一输入端b，dll的输出端为c，时钟信号经过一段走线到达规则拼接单元11的输出端y。同时时钟信号从c经过一段走线到达dll的第二输入端a。由于延迟锁相环的功能是通过负反馈实现其相位比较器的两个输入端相位同步。因此，在相位锁定状态下，第二输入端a和第一输入端b时钟同步。如图3示，假设时钟信号从x到b的信号延时为t1，时钟信号从c到y的信号延时为t3，时钟信号从c到a的延时为t2。由于第二输入端a和第一输入端b相位同步，即延时为0，可以推算出，要保证x/y相位差为0，则需要保证t2＝t1+t3。
28.一种可能的实施例中，如图4所示，所述延迟锁相环包括相位比较器、低通滤波器、控制延迟单元和延迟匹配单元。所述低通滤波器由电阻和电容构成，对相位比较器的输出信号进行滤波。所述相位比较器包括第一输入端b和第二输入端a，所述第一输入端b的输入信号为时钟信号，所述第二输入端a的输入信号为所述延迟匹配单元的输出信号，所述相位比较器用于比较时钟信号和所述延迟匹配单元的输出信号之间的相位差，根据比较结果生
成输出信号。
29.所述低通滤波器，用于对所述相位比较器的输出信号进行滤波；所述控制延迟单元用于调整输入到输出的延迟时间；所述控制延迟单元的输出端通过延迟匹配单元连接到所述相位比较器，形成所述相位比较器的负反馈通路，所述负反馈通路用于实现所述相位比较器的第一输入端和第二输入端的相位同步。
30.示例性的，所述控制延迟单元可以为电压控制延迟单元，所述电压控制延迟单元包括多级电压控制缓冲器，用于当电压升高时，调整输入到输出的延迟时间变长，当电压降低时，调整输入到输出的延迟时间变短。也就是说，该dll包含相位比较器、低通滤波器、电压控制延迟单元和延迟匹配单元。所述相位比较器包含两个输入端a/b，输出连接到低通滤波器。相位比较器比较输入信号a/b之间的相位差，输出电压相应上升或下降，所述低通滤波器将相位比较器的输出做低通滤波，并给环路提供一个极点，滤波后的电压信号连接到电压控制延迟单元。
31.一种可能的实施例中，所述控制延迟单元为数字控制延迟单元，所述数字控制延迟单元通过数字控制逻辑选择调整从输入到输出经过的缓冲器级数，从而调整输入到输出的延迟时间。所述数字控制延迟单元由多级缓冲器电路级联而成，缓冲器电路的单级输入输出延时时间受电源电压影响。数字控制延迟单元的输出信号连接一方面所谓dll的输出信号，一方面经过一个延迟匹配单元连接到相位比较器，形成负反馈通路。
32.一种可能的实施例中，不规则拼接单元内包括偏置产生电路、时钟产生电路和电源管理电路，且电路模块的数量与阵列大小无关。
33.为了实现大面积拼接芯片的阵列数据同步，本发明提供一种新型的大面阵芯片，能够实现阵列芯片时钟同步，主要实现方式是在规则拼接单元内设置一个延迟锁相环，使单元内输入端口到输出端口的时钟同步，实现了多个单元拼接时，所有重复单元内的时钟同步，进而实现了大面积拼接芯片的阵列数据同步。基于这样的同步，大面积拼接芯片与后置信号处理芯片互联时，可只发送一路同步时钟，就能在信号处理芯片内同步采样所有阵列数据通道，而不需要对每个数据通道分别做相位校准。
34.本实施例还提供一种大面阵芯片及其制作方法，包括：在流片过程中使用同一套掩膜版进行曝光制作规则拼接单元，在流片过程中使用不同掩膜版进行曝光制作不规则拼接单元；其中，不规则拼接单元包括普通锁相环，所述普通锁相环用于向所连接的规则拼接单元提供时钟信号；规则拼接单元包括延迟锁相环，所述延迟锁相环用于使得规则拼接单元内的输入端口至输出端口的时钟同步。该方法中规则拼接单元内的掩膜版是一致的，从而在流片过程中，用同一套掩膜版在硅片上进行多次曝光就能实现规则拼接单元的拼接扩展，节省成本，另外，在规则拼接单元内设置一个延迟锁相环，使规则拼接单元内输入端口到输出端口的时钟同步，实现了多个规则拼接单元拼接时，所有重复规则拼接单元内的时钟同步，进而实现了大面阵芯片的阵列数据同步。基于这样的同步，大面阵芯片与后置信号处理芯片互联时，可只发送一路同步时钟，就能在信号处理芯片内同步采样所有阵列数据通道，而不需要对每个数据通道分别做相位校准。
35.以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包括在本发明的保护范围内。
36.对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。
37.对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种大面阵芯片及其制作方法，其特征在于，由规则拼接单元和不规则拼接单元拼接形成；其中，不规则拼接单元包括普通锁相环，所述普通锁相环用于向所连接的规则拼接单元提供时钟信号；规则拼接单元包括延迟锁相环，所述延迟锁相环用于使得规则拼接单元内的输入端口至输出端口的时钟同步。2.根据权利要求1所述的大面阵芯片，其特征在于，所述延迟锁相环包括相位比较器、低通滤波器、控制延迟单元和延迟匹配单元；所述相位比较器包括第一输入端和第二输入端，所述第一输入端的输入信号为时钟信号，所述第二输入端的输入信号为所述延迟匹配单元的输出信号，所述相位比较器用于比较时钟信号和所述延迟匹配单元的输出信号之间的相位差，根据比较结果生成输出信号；所述低通滤波器，用于对所述相位比较器的输出信号进行滤波；所述控制延迟单元用于调整输入到输出的延迟时间；所述控制延迟单元的输出端通过延迟匹配单元连接到所述相位比较器，形成所述相位比较器的负反馈通路，所述负反馈通路用于实现所述相位比较器的第一输入端和第二输入端的相位同步。3.根据权利要求1所述的大面阵芯片，其特征在于，所述规则拼接单元包括与阵列数量匹配的读出电路、信号处理电路和输出驱动电路。4.根据权利要求1至3任一项所述的大面阵芯片，其特征在于，所述规则拼接单元还包括时钟树，所述时钟树用于利用二叉树方式同步到达规则拼接单元内的并行数据。5.根据权利要求2所述的大面阵芯片，其特征在于，所述时钟信号到达相位比较器输入端的延迟时间为t1，从延迟锁相环的时钟输出端口到达相位比较器的第二输入端的延迟时间为t2，从延迟锁相环的输出端到达规则拼接单元的输出端的延迟时间为t3，其中，t1+t3＝t2。6.根据权利要求2所述的大面阵芯片，其特征在于，所述控制延迟单元为电压控制延迟单元，所述电压控制延迟单元包括多级电压控制缓冲器，用于当电压升高时，调整输入到输出的延迟时间变长，当电压降低时，调整输入到输出的延迟时间变短。7.根据权利要求2所述的大面阵芯片，其特征在于，所述控制延迟单元为数字控制延迟单元，所述数字控制延迟单元通过数字控制逻辑选择调整从输入到输出经过的缓冲器级数，从而调整输入到输出的延迟时间。8.根据权利要求1所述的大面阵芯片，其特征在于，所述不规则拼接单元内包括偏置产生电路、时钟产生电路和电源管理电路，且电路模块的数量与阵列大小无关。9.根据权利要求2所述的大面阵芯片，其特征在于，所述低通滤波器是由电阻和电容级联构成。10.一种大面阵芯片及其制作方法，其特征在于，包括：在流片过程中使用同一套掩膜版进行曝光制作规则拼接单元，在流片过程中使用不同掩膜版进行曝光制作不规则拼接单元；其中，不规则拼接单元包括普通锁相环，所述普通锁相环用于向所连接的规则拼接单元提供时钟信号；规则拼接单元包括延迟锁相环，所述延迟锁相环用于使得规则拼接单元内的输入端口至输出端口的时钟同步。

技术总结
本发明公开了一种大面阵芯片及其制作方法，所述大面阵芯片由规则拼接单元和不规则拼接单元拼接形成。其中，不规则拼接单元包括普通锁相环，所述普通锁相环用于向所连接的规则拼接单元提供时钟信号；规则拼接单元包括延迟锁相环，所述延迟锁相环用于使得规则拼接单元内的输入端口至输出端口的时钟同步。该大面阵芯片用以降低接收端的信号同步复杂程度和芯片面积成本。片面积成本。片面积成本。


技术研发人员：杨海玲 韩素贞
受保护的技术使用者：上海微阱电子科技有限公司
技术研发日：2023.05.30
技术公布日：2023/9/6