一种DDR内存数据通道接口扩展电路、系统及方法与流程

一种ddr内存数据通道接口扩展电路、系统及方法
技术领域
1.本发明属于集成电路设计技术领域，具体涉及一种ddr内存数据通道接口扩展电路、系统及相应的扩展方法。


背景技术：

2.随着集成电路及微电子技术的发展，集成电路芯片作为信息的载体应用在各种领域。以fpga（现场可编程门阵列）为例，fpga电路产品在金融加速领域、数据中心、智能网卡等都有广泛的应用。而存储电路对fpga等电路产品的应用非常关键。以ddr内存为例，ddr内存全称sdram同步动态随机存取内存，是有一个同步接口的动态随机存取内存（dram）。sdram在计算机中被广泛使用，从起初的sdram到之后一代的ddr（或称ddr1），然后是ddr2、ddr3、ddr4和ddr5进入市场。ddr内存通常作为cpu、fpga或者asic等处理器芯片的存储电路使用。fpga等处理器芯片与cpu通讯时，需要将数据缓存在ddr内存之中，数据传输过程受限于将fpga或cpu的内存数据传输至cpu或fpga内存中的过程。ddr内存在硬件设计上存在布板面积大、布线要求高、芯片成本高等特点。现有ddr内存通道扩展技术是指cpu、fpga或者asic等处理器芯片本身具备多个ddr内存接口，以实现同时连接多组ddr内存。这并不是真正的扩展ddr内存通道的方案，ddr内存的使用受到了处理器芯片设计的限制，如果多个处理器要连接并使用同一个ddr内存，则现有的增加处理器芯片内存接口的方案并不能实现。可知，ddr内存应用受到限制，不利于其深层次应用，也不利于处理器芯片的发展。
3.因此，亟需研究一种ddr内存数据通道接口扩展电路、扩展系统及相应的扩展方法，实现对ddr内存的数据信号扩展，提高ddr内存应用的灵活性，以推进集成电路技术的进一步发展。


技术实现要素：

4.本发明是为解决上述现有技术的全部或部分问题，本发明一方面提出了一种ddr内存数据通道接口扩展电路，能够从硬件上实现一个ddr内存对多处理器的连接应用。本发明另一方面提供了一种ddr内存数据通道接口扩展系统，可以实现多个处理器共享ddr内存进行快速数据交互。本发明还提供了一种ddr内存数据通道接口扩展方法。
5.本发明提供的一种ddr内存数据通道接口扩展电路，用于双向实时传输数据信号，包括：分别与所述ddr内存的全部或部分数据信号端口一一对应连接的第一数据信号端口、与至少两个处理器的数据信号端口分别对应连接的第二数据信号端口；所述第一数据信号端口和所述第二数据信号端口之间设置有开关矩阵；所述开关矩阵包括与所述第一数据信号端口一一对应设置的射频开关单元；所述射频开关单元包括：与所述第一数据信号端口导通的第一接口、与所述第二数据信号端口一一对应设置并导通的第二接口、接收导通控制信号的控制模块；所述导通控制信号用于控制所述第一接口与所述第二接口的通断。
6.通过开关矩阵接收导通控制信号，切换所述第一数据信号端口当前连接的所述第二数据信号端口，实现多个处理器与一个ddr内存的双向数据信号轮换传输，ddr内存写入、
读出一次的数据时间为最小切换时间，纳秒级的导通控制，从硬件层面达到ddr内存共享的效果。所述第一数据信号端口与所述ddr内存用于传输数据信号的高速存储接口即所述数据信号端口一一对应设置，一方面将布线复杂程度尽可能降低，另一方面布线数量最少有利于阻抗控制。
7.所述控制模块包括：至少两个控制电压端和接地端；两个所述控制电压端为一组共接外部控制信号输入端。所述控制模块包括至少两个控制电压输出端，导通控制信号通过至少两个所述控制电压输出端的电压高低实现控制，信号干扰更少，控制的精确度更高。
8.将同一组的两个所述控制电压端分别记为第一控制电压端和第二控制电压端；每个所述射频开关单元的所述第一控制电压端短接在一起；每个所述射频开关单元的所述第二控制电压端短接在一起。
9.所述第一控制电压端或所述第二控制电压端与所述外部控制信号输入端之间设置有反相器；所述控制模块被配置为所述外部控制信号输入端电平为1时所述第一接口与连接一个处理器的数据信号端口的所述第二接口导通。
10.将与同一个处理器的全部或部分的数据信号端口一一对应连接的所述第二数据信号端口记为一组；同一组所述第二数据信号端口与对应的第一数据信号端口之间的数据信号线等长。
11.所述第一数据信号端口与所述第二数据信号端口之间的布线长度在6英寸以下。
12.所述射频开关单元的传输信号频率在1.6ghz以上。
13.所述射频开关单元是小型化多管脚贴片封装的芯片。
14.本发明另一方面提供一种ddr内存数据通道接口扩展系统，包括一个ddr内存、至少两个处理器和本发明一方面提供的ddr内存数据通道接口扩展电路；所述ddr内存与所述处理器之间通过所述扩展电路传输数据信号；所述ddr内存与所述处理器直接传输非数据信号。
15.所述ddr内存与所述处理器之间传输地址信号、命令信号的布线长度在13.15英寸以下。
16.所述ddr内存与所述处理器之间传输时钟信号的布线长度在10.59英寸以下。
17.所述ddr内存与所述处理器之间传输数据信号的布线长度在6英寸以下。
18.本发明还一方面提供了一种ddr内存数据通道接口扩展方法，包括：将一个ddr内存的所有信号分成二组，一组为数据信号，另一组为非数据信号；将所述非数据信号分别与多片处理器芯片直连；将所述数据信号经过本发明的ddr内存数据通道接口扩展电路后分为多路数据通道分别与所述处理器芯片一一对应通信；根据所述多片处理器芯片的数量设定所述多路数据通道的数量；将所述接口扩展电路配置为实时双向传输，且有一路数据通道与所述处理器芯片导通时，其余路数据通道均断开。
19.所述处理器芯片使用单独的内存控制核生成控制信号发送至所述接口扩展电路，控制所述处理器芯片与所述ddr内存直接的数据通道导通或断开。
20.与现有技术相比，本发明的主要有益效果：1.本发明提供的一种ddr内存数据通道接口扩展电路，能够双向传输数据信号，直接扩展内存的接口，实现一个ddr内存连接多个处理器，从硬件的角度实现ddr内存共享，电路设计更加灵活，适用于更多的应用场景。
21.2.本发明提供的一种ddr内存数据通道接口扩展系统，一个ddr内存与多个处理器共同连接，即可实现不同处理器之间的数据信号交互，接口扩展电路切换数据通道的时间是纳秒级，延迟时间对数据信号交换速度的影响降到了最低，大幅提高了数据信号交换效率，优化了芯片产品的整体工作性能。
22.3.本发明提供的一种ddr内存数据通道接口扩展方法，将ddr内存信号分为两组，即数据信号和非数据信号，充分利用ddr内存的半双工的通信方式实现一个ddr内存与多片处理器芯片的数据信号交换，有利于提高产品的片上集成度，优化资源配置。
附图说明
23.图1为本发明实施例一的多处理器间的数据快速交换方法过程示意图。
24.图2为本发明实施例一的两个处理器的信号交互示意图。
25.图3为本发明实施例一的两个处理器共用ddr内存的示意图。
26.图4为本发明实施例一的ddr内存与两个处理器芯片的非数据信号互联的异构电路板卡示意图。
27.图5为本发明实施例一的ddr内存与两个处理器芯片的数据信号互联的异构电路板卡示意图。
28.图6为本发明实施例一的接口扩展系统示意图。
29.图7为本发明实施例二的接口扩展电路接线示意图。
30.图8为本发明实施例二的接口扩展电路示意图。
31.图9为本发明实施例二的射频开关单元示意图。
32.图10为本发明实施例二的控制模块示意图。
33.图11为本发明实施例二的ddr4同时连接两片处理器芯片进行通信的总框图。
34.图12为本发明实施例二的ddr4颗粒的信号分组与接线方式示意图。
35.图13为本发明实施例二的ddr4颗粒的信号分组与接线方式示意图。
具体实施方式
36.下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。
37.实施例一
38.本发明实施例中示例的多处理器间的数据快速交换方法，多处理器与同一个ddr内存通信连接，将当前进行数据交换的两个处理器分别记为第一处理器和第二处理器；第一处理器和第二处理器通信连接。如图1所示，数据快速交换方法包括：第一处理器与第二处理器交互ddr使用状态信号；第一处理器或第二处理器基于当前接收到的ddr使用状态信号生成控制信号并输出，控制ddr内存与第一处理器或第二处理器连接，以传递数据信号。
39.在本实施例中，ddr内存采用8bit的ddr4 sdram为例进行介绍，但同样适用于ddr2、ddr3、ddr4、ddr5等内存，也同样适用于8bit至72bit内存，在此并不限定ddr内存的具体类型。ddr内存只有一条数据通道，数据读、写操作共用，但属于半双工的通信方式，读出、写入内存数据时，是在不同时间段完成的。
40.结合参考图2，为了附图简洁，本实施例中以两个处理器芯片通过ddr4颗粒进行数
据交换为例进行说明，但并不限定处理器的类型和数量。如图2所示，示例的情况中，第一处理器与第二处理器是不同类型的芯片。第一处理器为fpga芯片，第二处理器为cpu芯片。示例的多处理器与同一个ddr内存通信连接是指ddr内存的非数据信号接口与第一处理器和第二处理器始终连接；ddr内存的数据信号接口通过控制信号控制与第一处理器或第二处理器连接。cpu、fpga分别对ddr4进行写入内存数据、读出内存数据，实现两个芯片间的快速数据传输。通过一个ddr内存进行数据信号交互的不同处理器可以是fpga与cpu、fpga与fpga、cpu与cpu、gpu与cpu等，也可以是相同类型的芯片并不限定，处理器也可以是asic芯片，并不限定。
41.结合参考图2，ddr4 sdram的接口信号（i/o信号）一般由时钟信号、地址信号、命令信号、控制信号、其他信号和数据信号组成，如下表1所示：
42.在本实施例中，ddr使用状态信号包括ddr写入请求信号、ddr写入完毕信号、ddr读取请求信号、ddr读取完毕信号和ddr可用信号；控制信号为逻辑信号，存储在第二处理器中，包括相反的第一电平和第二电平（0或1）。处理器芯片使用单独的内存控制核生成控制信号即可交替通过ddr内存双向传输数据信号，不需要对数据进行封装协议核协议解析，直接通过控制信号实现ddr的读取与写入，切换时间即ddr内存写入、读出一次的数据时间。
43.结合参考图2和图3，分别对第一处理器发送数据至第二处理器的过程以及第二处
理器发送数据到第一处理器的过程进行示例说明多处理器纳秒级数据交换的实现过程。图3示例的情况中，第一处理器与第二处理器交互ddr使用状态信号的通信端口包括用于输出ddr使用状态信号的第一输出端f1、f2和第二输出端c3，用于接收ddr使用状态信号的第一接收端f3和第二接收端c1、c2；第一输出端f1、f2与第二接收端c1、c2的逻辑电平相同；第二输出端c3与第一接收端f3的逻辑电平相同。
44.将用于输出控制信号的端口记为第三输出端口c4，第三输出端口c4与第一输出端或第二输出端的逻辑电平相同，与第一接收端或第二接收端的逻辑电平相反。示例的情况中，控制信号为信号为0或1的电平信号，且被配置为：c4默认输出0，即端口b与端口c导通。图3中，k1为选通管脚，管脚信号1：端口a至端口c导通；管脚信号0：端口b至端口c导通。图3中，f1和c1、f2和c2、c4和k1分别共接输入电压vcc；f3和c3共接到接地端。
45.f1、c1和f2、c2为fpga请求使用ddr的状态，示例如下：1x:fpga无ddr的使用需求或已使用完毕。
46.01:fpga写入ddr请求。
47.00:fpga读出ddr请求。
48.f3、c3为cpu反馈的fpga当前是否可以使用ddr的状态，示例如下：1:fpga能使用ddr。
49.0:fpga不能使用ddr。
50.示例的第一处理器发送数据至第二处理器的过程包括：步骤a1.第一处理器发送ddr写入请求信号至第二处理器；步骤a2.第二处理器输出第一电平，ddr内存第一处理器导通，同时输出ddr可用信号至第一处理器；步骤a3.第一处理器延迟预设时间后开始向ddr内存写入需要发送至第二处理器的数据；步骤a4.第一处理器向第二处理器发送ddr写入完毕信号，第二处理器输出第二电平，ddr内存与第二处理器导通，第二处理器读取数据。参考图3，示例的fpga发送数据到cpu过程是：fpga发送“写入ddr请求”到cpu；cpu启动数据接收过程：c4 输出高电平，开关组a闭合，端口a到端口c方向导通；同时c3输出高电平，通知fpga此时可以写入；fpga的f3端接收到高电平，确认可以使用ddr，通过内部的时序控制模块，延时一定时间td后，保证此时的端口a到端口c方向确定导通；fpga开始向ddr写入需要发送的数据；fpga写入完毕后，f1管脚输出高电平，通知cpu数据已写入完毕；cpu的c1管脚接收到高电平后，c4管脚立即输出低电平，开关组b闭合，端口b至端口c导通；cpu重新连接ddr，可以读取ddr的数据，实现了fpga将数据发送到cpu的过程。
51.示例的第二处理器发送数据到第一处理器的过程包括：步骤b1.预置控制信号，使得ddr内存与第二处理器导通，第二处理器将需要发送的数据写入到ddr内存；步骤b2.写入完毕后，第二处理器将控制信号反转，将ddr内存与第一处理器导通，同时输出ddr可用信号至第二处理器；步骤b3.第一处理器发送ddr读取请求信号至第二处理器，并开始读取ddr内存中的数据；步骤b4.第一处理器发送ddr读取完毕信号至第二处理器，第二处理器将控制信号再次反转，与ddr内存导通，并将第一处理器与ddr内存的数据传输断开。
52.一个示例的情况中，步骤b2与步骤b3之间，第一处理器判断是否当前已执行步骤a1，若是，先继续执行步骤a2至步骤a4；若否，则直接执行步骤b3。
53.图3示例的cpu发送数据到fpga的过程：默认c4输出低电平，即开关组b闭合，端口b至端口c方向导通，cpu先将需要发送的数据写入到ddr中；cpu写入完毕后，c4输出高电平，控制开关组a闭合、将开关组b断开，切换至端口a至端口c通道导通，同时c3输出高电平通知fpga；fpga的f3管脚接收到高电平后，根据自身无前置步骤a1的操作，判断为cpu主动发送“fpga使用ddr状态”，即需要有数据传递过来；fpga开始读取ddr的操作，f1和f2同时输出低电平，通知cpu，开始读取ddr中的数据；fpga读取完毕后，f1管脚输出高电平，通知cpu数据已读取完毕；cpu的c1管脚接收到高电平后，c4管脚立即输出低电平，控制开关组b闭合，切换至端口b至端口c导通；cpu重新连接ddr，可以再次写入ddr的数据，实现了cpu将数据发送到fpga的过程。
54.结合参考图4和图5，本实施例示例的fpga+cpu异构电路板卡，在板卡顶层top layer布置fpga、cpu和ddr4，外部信号从板卡底层bottom layer进入。将fpga和cpu的ddr4接口与ddr4颗粒的时钟信号、地址信号、命令信号、控制信号、其他信号互联到一起，连接顺序依次为cpu、fpga、ddr4颗粒。连接顺序也可以是cpu、fpga、ddr4或者fpga、cpu、ddr4，并不限定，但需要满足电路设计的布线要求，以免降低ddr4的工作频率。
55.本实施例中还提供一种ddr内存数据通道接口扩展系统，包括一个ddr内存、至少两个处理器和ddr内存数据通道接口扩展电路；ddr内存与处理器之间通过扩展电路传输数据信号；ddr内存与处理器直接传输非数据信号。图6示例的情况中ddr4 sdram、fpga、cpu的数据信号通道通过接口扩展电路双向传输数据信号；非数据信号则直接互联在一起。
56.实施例二
57.为了更全面的理解本发明，通过实施例二对ddr内存数据通道接口扩展电路、系统及扩展方法进行具体示例。
58.本实例中提供了一种ddr内存数据通道接口扩展方法，包括：将一个ddr内存的所有信号分成二组，一组为数据信号，另一组为非数据信号；将非数据信号分别与多片处理器芯片直连；将数据信号经过本发明的ddr内存数据通道接口扩展电路后分为n路数据通道分别与处理器芯片通信，n即多片处理器芯片的数量；将接口扩展电路配置为实时双向传输，且有一路数据通道与处理器芯片导通时，n-1路数据通道均断开。结合参考图4、图5和图7，一个示例的情况中，首先按ddr4颗粒连接多片处理器芯片时接线方式，将ddr4的所有信号分成二组。第一组为非数据信号，可直连多片处理器芯片，无需进行扩展，其中包括：时钟信号、地址信号、命令信号、控制信号以及上表1中，的其他信号。第二组为数据信号，需经过接口扩展电路后，一分为二，分别与两个处理器芯片连接。
59.如图8所示，接口扩展电路，将输入的12根数据信号线一分为二，分成b1组、b2组，可以分别连接到两个不同的处理器芯片上。结合参考图8，ddr内存数据通道接口扩展电路，用于双向实时传输数据信号，包括：分别与ddr内存的全部或部分数据信号端口一一对应连
接的第一数据信号端口、与至少两个处理器的数据信号端口分别对应连接的第二数据信号端口；第一数据信号端口和第二数据信号端口之间设置有开关矩阵；开关矩阵包括与第一数据信号端口一一对应设置的射频开关单元；射频开关单元包括：与第一数据信号端口导通的第一接口、与第二数据信号端口一一对应设置并导通的第二接口、接收导通控制信号的控制模块；导通控制信号用于控制第一接口与第二接口的通断。ddr4只有一条数据通道，数据读、写操作共用，所以示例的接口扩展电路具备双向传输的功能。8bit的ddr4是12根线，16bit的是24根线，可以到72bit，相应理解。图8示例的情况中，有十二个数据信号，全部数据信号一一对应设置有第一数据信号端口，有十二个射频开关单元；第二数据信号端口有二十四个分为b1组的第二数据信号端口和b2组的第二数据信号端口，每组第二数据信号端口有十二个，可以连接两个处理器。
60.本实施例中，控制模块包括：至少两个控制电压端和接地端；两个控制电压端为一组共接外部控制信号输入端。
61.图8示例的情况中，控制模块包括两个控制电压端和一个接地端gnd。示例的情况中将同一组的两个控制电压端分别记为第一控制电压端vcont1和第二控制电压端vcont2。每个射频开关单元的第一控制电压端vcont1短接在一起；每个射频开关单元的第二控制电压端vcont2短接在一起。
62.图9示例的情况中，第二控制电压端vcont2与外部控制信号cont0输入端之间设置有反相器。示例的外部控制信号cont0为gpio控制信号。
63.控制模块被配置为外部控制信号cont0输入端电平为“1”时第一接口与连接一个处理器的数据信号端口的第二接口导通。图9示例的情况中，射频开关单元采用小型化的六脚贴片封装的开关芯片实现。结合参考图10，管脚定义如下表2所示：
64.结合参考图9，导通控制表如下表3所示：
65.图10示例的芯片作为射频开关单元时，b1组的第二数据信号端口连接芯片的pin1管脚（output1）；b2组的第二数据信号端口连接芯片的pin3管脚（output2）。目前ddr4支持
的最大数据传输速度为3200mhz，信号线上的数据信号波形的频率为1600hmz，所以接口扩展电路的传输信号频率不低于1.6ghz。本实施例中射频开关单元的传输信号频率在1.6ghz以上，示例的芯片可传输0.05至3.0ghz频率的信号，同时具备双向传输的能力，符合接口扩展电路的设计要求。
66.芯片的开关控制脚为pin4和pin6，控制逻辑如下：pin4=1、pin6=0时，pin1与pin5导通,即b1组信号连接的处理器芯片与ddr4导通；pin4=0、pin6=1时，pin3与输入pin5导通,即b2组信号连接的处理器芯片与ddr4导通。
67.图8示例的情况中将12个芯片的pin4短接到一起，标注为“cont2”；将12个芯片的pin6短接到一起，标注为“cont1”。cont2或cont1与外部控制信号输入端input之间设置一个反相器也是可行的，并不限定。结合参考图8和图10，芯片管脚pin1、3、5分别与数据信号端口之间设置有电阻值相同的电阻；管脚pin4和pin6与接地端之间分别设置有电容值相同的电容，示例的电容值是1
µ
f。图10示例的芯片管脚pin1、3、5分别与接口之间设置有电容c0。
68.结合上述信号控制逻辑，本实施例中的控制方式，即单刀双掷开关的控制模式：当输入的外部控制信号cont0为1时，vcont1为low、vcont2为high，b1组的第二数据信号端口与信号输入端input导通；当输入的外部控制信号cont0为0时，vcont1为high、vcont2为low，b2组的第二数据信号端口与信号输入端input导通。
69.将与同一个处理器的全部或部分的数据信号端口一一对应连接的第二数据信号端口记为一组；同一组第二数据信号端口与对应的第一数据信号端口之间的数据信号线等长。结合参考图所示，根据ddr4的布线要求，示例的b1组的数据信号线组内等长，b2组的数据信号线组内等长。
70.本实施例中ddr4 sdram与处理器芯片通过本实施例的接口扩展电路进行通信的情况如图11所示。图11示例的情况中接口扩展电路是一分为二扩展，ddr4 sdram分别与处理器芯片1和处理器芯片2通信。即数据信号经接口扩展电路一路分为两路：b1组数据信号和b2组数据信号。有些实施例中接口扩展电路可以是一分为三扩展或者更多的扩展，这里并不限定具体情况。
71.如图12和图13所示，还有一些实施例中提供的ddr内存数据通道接口扩展系统包括一个ddr4内存和n个处理器芯片，示例的情况中n》2。
72.参考图12和图13，即地址、命令、控制信号传输：ddr4到最远的处理器的线长不能超过13.15英寸；时钟信号：ck到dqs，不能超过10.59英寸；数据信号传输：ddr4到最远的处理器的线长不能超过6英寸。ddr4的布线要求较高，采用延迟稳定的（delay稳定的）一分多射频开关单元构成的开关矩阵则能够将ddr4与3个甚至更多的处理器芯片通过本实施例的接口扩展电路连接。n也可以等于2，并不限定。本实施例的板卡设计中，ddr内存与处理器之间传输地址信号、命令信号的布线长度在13.15英寸以下。ddr内存与处理器之间传输时钟信号的布线长度在10.59英寸以下。ddr内存与处理器之间传输数据信号的布线长度在6英寸以下。
73.通过本实施例的接口扩展电路实现了对ddr内存的数据信号扩展，使ddr内存的应用更加灵活，能够满足一对多的连接应用。基于硬件设计实现ddr内存共享，让电路设计更加灵活，多处理器通过ddr内存交换数据信号，速度更快能够实现纳秒级低延时，特别利于
芯片的发展，不依赖于软件，能适用于更多的应用场景。
74.本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。

技术特征：
1.一种ddr内存数据通道接口扩展电路，其特征在于，用于双向实时传输数据信号，包括：分别与所述ddr内存的全部或部分数据信号端口一一对应连接的第一数据信号端口、与至少两个处理器的数据信号端口分别对应连接的第二数据信号端口；所述第一数据信号端口和所述第二数据信号端口之间设置有开关矩阵；所述开关矩阵包括与所述第一数据信号端口一一对应设置的射频开关单元；所述射频开关单元包括：与所述第一数据信号端口导通的第一接口、与所述第二数据信号端口一一对应设置并导通的第二接口、接收导通控制信号的控制模块；所述导通控制信号用于控制所述第一接口与所述第二接口的通断。2.根据权利要求1所述的ddr内存数据通道接口扩展电路，其特征在于，所述控制模块包括：至少两个控制电压端和接地端；两个所述控制电压端为一组共接外部控制信号输入端。3.根据权利要求2所述的ddr内存数据通道接口扩展电路，其特征在于，将同一组的两个所述控制电压端分别记为第一控制电压端和第二控制电压端；每个所述射频开关单元的所述第一控制电压端短接在一起；每个所述射频开关单元的所述第二控制电压端短接在一起。4.根据权利要求3所述的ddr内存数据通道接口扩展电路，其特征在于，所述第一控制电压端或所述第二控制电压端与所述外部控制信号输入端之间设置有反相器；所述控制模块被配置为所述外部控制信号输入端电平为1时所述第一接口与连接一个处理器的数据信号端口的所述第二接口导通。5.根据权利要求1所述的ddr内存数据通道接口扩展电路，其特征在于，将与同一个处理器的全部或部分的数据信号端口一一对应连接的所述第二数据信号端口记为一组；同一组所述第二数据信号端口与对应的第一数据信号端口之间的数据信号线等长。6.根据权利要求1所述的ddr内存数据通道接口扩展电路，其特征在于，所述第一数据信号端口与所述第二数据信号端口之间的布线长度在6英寸以下。7.根据权利要求1-6任一项所述的ddr内存数据通道接口扩展电路，其特征在于，所述射频开关单元的传输信号频率在1.6ghz以上。8.根据权利要求7所述的ddr内存数据通道接口扩展电路，其特征在于，所述射频开关单元是小型化多管脚贴片封装的芯片。9.一种ddr内存数据通道接口扩展系统，其特征在于，包括一个ddr内存、至少两个处理器和权利要求1-8任一项所述的接口扩展电路；所述ddr内存与所述处理器之间通过所述扩展电路传输数据信号；所述ddr内存与所述处理器直接传输非数据信号。10.根据权利要求9所述的ddr内存数据通道接口扩展系统，其特征在于，所述ddr内存与所述处理器之间传输地址信号、命令信号的布线长度在13.15英寸以下。11.根据权利要求9所述的ddr内存数据通道接口扩展系统，其特征在于，所述ddr内存与所述处理器之间传输时钟信号的布线长度在10.59英寸以下。12.根据权利要求9所述的ddr内存数据通道接口扩展系统，其特征在于，所述ddr内存与所述处理器之间传输数据信号的布线长度在6英寸以下。13.一种ddr内存数据通道接口扩展方法，其特征在于，包括：将一个ddr内存的所有信
号分成二组，一组为数据信号，另一组为非数据信号；将所述非数据信号分别与多片处理器芯片直连；将所述数据信号经过权利要求1-8任一项所述的接口扩展电路后分为多路数据通道分别与所述处理器芯片一一对应通信；根据所述多片处理器芯片的数量设定所述多路数据通道的数量；将所述接口扩展电路配置为实时双向传输，且有一路数据通道与所述处理器芯片导通时，其余路数据通道均断开。14.根据权利要求13所述的ddr内存数据通道接口扩展方法，其特征在于，所述处理器芯片使用单独的内存控制核生成控制信号发送至所述接口扩展电路，控制所述处理器芯片与所述ddr内存直接的数据通道导通或断开。

技术总结
本发明提供一种DDR内存数据通道接口扩展电路、系统及方法，用于双向实时传输数据信号，包括：分别与所述DDR内存的全部或部分数据信号端口一一对应连接的第一数据信号端口、与至少两个处理器的数据信号端口分别对应连接的第二数据信号端口；所述第一数据信号端口和所述第二数据信号端口之间设置有开关矩阵。直接扩展内存自身的接口，实现一个DDR内存连接多个处理器，从硬件的角度实现DDR内存共享。本发明提供的DDR内存数据通道接口扩展系统、DDR内存数据通道接口扩展方法具有相应优势。存数据通道接口扩展方法具有相应优势。存数据通道接口扩展方法具有相应优势。


技术研发人员：薛超 乔晓冬 魏育成
受保护的技术使用者：中科亿海微电子科技（苏州）有限公司
技术研发日：2023.08.03
技术公布日：2023/9/7