一种LED外延片及其制备方法、LED芯片与流程

一种led外延片及其制备方法、led芯片
技术领域
1.本发明涉及半导体器件技术领域，具体涉及一种led外延片及其制备方法、led芯片。


背景技术：

2.led芯片是一种能发光的半导体电子元件，具有体积小、亮度高、能耗小等特点，被广泛应用于照明等领域。led芯片由led外延片裂片得到，led外延片包括衬底及在衬底上生长的gan外延层。
3.目前，常使用蓝宝石、硅或碳化硅等材料作为衬底，随着终端应用的使用环境以及工作条件越来越苛刻，对器件本身的要求也越来越高，尤其是在可靠性方面，因此对led芯片自身的抗静电能力（esd）也越来越高。


技术实现要素：

4.针对现有技术的不足，本发明的目的在于提供一种led外延片及其制备方法、led芯片，旨在通过对led外延片进行改进以提升esd能力，从而提升led芯片的极限esd能力。
5.本发明的第一方面在于提供一种led外延片，所述led外延片包括衬底及层叠于所述衬底之上的外延层，所述外延层包括电子阻挡层以及p型掺杂gan层；所述外延层还包括电容层，所述电容层设于所述电子阻挡层与p型掺杂gan层之间，所述电容层为第一aln子层、p型掺杂gan子层与第二aln子层相互层叠的复合层。
6.根据上述技术方案的一方面，所述第一aln子层与所述电子阻挡层接触，所述第二aln子层与所述p型掺杂gan层接触，所述p型掺杂gan子层设于所述第一aln子层与所述第二aln子层之间。
7.根据上述技术方案的一方面，所述第一aln子层与所述第二aln子层的厚度均为2nm-6nm，所述p型掺杂gan子层的厚度为10nm-25nm。
8.根据上述技术方案的一方面，所述p型掺杂gan子层中，掺杂有mg元素，mg元素的掺杂溶度为1x10
17
atoms/cm
3-1x10
18
atoms/cm3。
9.根据上述技术方案的一方面，所述外延层还包括：依次层叠于所述衬底之上的aln层、缓冲层、三维gan层、非掺杂gan层、n型掺杂gan层、应力释放层与多量子阱层；其中，所述电子阻挡层、所述电容层与所述p型掺杂gan层依次层叠于所述多量子阱层之上。
10.根据上述技术方案的一方面，所述电子阻挡层为algan子层和gan子层交替生长的周期性结构。
11.根据上述技术方案的一方面，所述电子阻挡层的厚度为10nm-60nm，所述p型掺杂gan层的厚度为5nm-100nm。
12.本发明的第二方面在于提供一种led外延片的制备方法，所述制备方法用于制备
上述技术方案当中所述的led外延片，所述制备方法包括：提供一衬底；在所述衬底之上制作外延层；其中，所述外延层包括电子阻挡层；在所述电子阻挡层之上制作电容层；在所述电容层之上制作p型掺杂gan层；其中，所述电容层为第一aln子层、p型掺杂gan子层与第二aln子层相互层叠的复合层。
13.根据上述技术方案的一方面，在所述电子阻挡层之上制作电容层的步骤，包括：控制反应室内的生长温度为900℃-1000℃，生长压力为100torr-300torr；向所述反应室内通入n2与nh3，n2做为载气，nh3做为反应气；向所述反应室内通入tmal以做为mo源，生长得到第一aln子层；向所述反应室内通入tega以与tmal共同作为mo源，通入cp2mg以做为掺杂源，生长得到p型掺杂gan子层；停止向所述反应室内通入tega与cp2mg，生长得到第二aln子层。
14.本发明的第三方面在于提供一种led芯片，所述led芯片包括上述技术方案当中所述的led外延片。
15.与现有技术相比，采用本发明当中所示的led外延片及其制备方法、led芯片，有益效果在于：通过在电子阻挡层与p型掺杂gan层之间制作电容层，在大电流情况下，在电子朝向p层运动的过程中，可以较好的把电子锁在电容层内，可以把该电容层理解为一个微型的平行板电容器，提高了芯片自身储存电荷的能力，从而提高了抗静电能力（esd）。
附图说明
16.本发明的上述与/或附加的方面与优点从结合下面附图对实施例的描述中将变得明显与容易理解，其中：图1为本发明一实施例当中所示led外延片的结构示意图；图2为本发明一实施例当中所示led外延片的部分结构示意图；图3为本发明一实施例当中所示led外延片的制备方法的流程示意图；附图符号说明：衬底1、aln层2、缓冲层3、三维gan层4、非掺杂gan层5、n型掺杂gan层6、应力释放层7、多量子阱层8、电子阻挡层9、p型掺杂gan层10、电容层11、第一aln子层111、p型掺杂gan子层112、第二aln子层113。
具体实施方式
17.为使本发明的目的、特征与优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
18.需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上
或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
19.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
20.本发明的第一方面在于提供一种led外延片，所述led外延片包括衬底及层叠于所述衬底之上的外延层，所述外延层包括电子阻挡层以及p型掺杂gan层；所述外延层还包括电容层，所述电容层设于所述电子阻挡层与p型掺杂gan层之间，所述电容层为第一aln子层、p型掺杂gan子层与第二aln子层相互层叠的复合层。
21.进一步的，该外延层包括依次层叠于衬底之上的aln层、缓冲层、三维gan层、非掺杂gan层、n型掺杂gan层、应力释放层、多量子阱层、电子阻挡层和p型掺杂gan层。
22.其中，aln层的厚度可以是10nm-30nm，该层是在pvd设备中生长。
23.其中，缓冲层的厚度可以是15nm-35nm，主要也是生长的gan层，从缓冲层开始是在mocvd设备中生长。
24.其中，三维gan层的厚度可以是500nm-2000nm。
25.其中，非掺杂gan层的厚度可以是800nm-1200nm。
26.其中，n型掺杂gan层的厚度可以是1000nm-3000nm，该层提供电子。
27.其中，应力释放层可以是ingan层和gan层交替生长的周期性结构。
28.其中，多量子阱层可以是ingan层和gan层交替生长的周期性结构；每一周期中，ingan层的厚度可以是2nm-4nm，gan层的厚度可以是8nm-12nm，周期数为6-14。
29.其中，电子阻挡层可以是algan层和gan层交替生长的周期性结构，厚度可以是10nm-60nm。
30.其中，p型掺杂gan层的厚度可以是5nm-100nm，该层提供空穴。
31.进一步的，所述第一aln子层与所述电子阻挡层接触，所述第二aln子层与所述p型掺杂gan层接触，所述p型掺杂gan子层设于所述第一aln子层与所述第二aln子层之间。
32.进一步的，所述第一aln子层与所述第二aln子层的厚度均为2nm-6nm，所述p型掺杂gan子层的厚度为10nm-25nm。
33.进一步的，所述p型掺杂gan子层中，掺杂有mg元素，mg元素的掺杂溶度为1x10
17
atoms/cm
3-1x10
18
atoms/cm3。
34.进一步的，所述外延层还包括：依次层叠于所述衬底之上的aln层、缓冲层、三维gan层、非掺杂gan层、n型掺杂gan层、应力释放层与多量子阱层；其中，所述电子阻挡层、所述电容层与所述p型掺杂gan层依次层叠于所述多量子阱层之上。
35.进一步的，所述电子阻挡层为algan子层和gan子层交替生长的周期性结构。
36.进一步的，所述电子阻挡层的厚度为10nm-60nm，所述p型掺杂gan层的厚度为5nm-100nm。
37.本发明的第二方面在于提供一种led外延片的制备方法，所述制备方法用于制备上述技术方案当中所述的led外延片，所述制备方法包括：提供一衬底；在所述衬底之上制作外延层；其中，所述外延层包括电子阻挡层；在所述电子阻挡层之上制作电容层；在所述电容层之上制作p型掺杂gan层；其中，所述电容层为第一aln子层、p型掺杂gan子层与第二aln子层相互层叠的复合层。
38.进一步的，在所述电子阻挡层之上制作电容层的步骤，包括：控制反应室内的生长温度为900℃-1000℃，生长压力为100torr-300torr；向所述反应室内通入n2与nh3，n2做为载气，nh3做为反应气；向所述反应室内通入tmal以做为mo源，生长得到第一aln子层；向所述反应室内通入tega以与tmal共同作为mo源，通入cp2mg以做为掺杂源，生长得到p型掺杂gan子层；停止向所述反应室内通入tega与cp2mg，生长得到第二aln子层。
39.本发明的第三方面在于提供一种led芯片，所述led芯片包括上述技术方案当中所述的led外延片。
40.与现有技术相比，采用本发明当中所示的led外延片及其制备方法、led芯片，有益效果在于：通过在电子阻挡层与p型掺杂gan层之间制作电容层，在大电流情况下，在电子朝向p层运动的过程中，可以较好的把电子锁在电容层内，可以把该电容层理解为一个微型的平行板电容器，提高了芯片自身储存电荷的能力，从而提高了抗静电能力（esd）。
41.实施例一本发明的第一实施例提供了一种led外延片，本实施例当中所示的led外延片包括：衬底1，以及层叠于衬底1之上的外延层。
42.在本实施例当中，该外延层包括依次层叠于衬底1之上的aln层2、缓冲层3、三维gan层4、非掺杂gan层5、n型掺杂gan层6、应力释放层7、多量子阱层8、电子阻挡层9和p型掺杂gan层10。
43.其中，衬底1为蓝宝石衬底，即al2o3衬底。
44.其中，aln层2的厚度为20nm，该层是在pvd设备中生长。
45.其中，缓冲层3的厚度为25nm，主要也是生长的gan层，从缓冲层3开始，该led外延片的所有功能层均是在mocvd设备中生长。
46.其中，三维gan层4的厚度为1500nm。
47.其中，非掺杂gan层5的厚度为1000nm。
48.其中，n型掺杂gan层6的厚度为2000nm，该层提供电子。
49.其中，应力释放层7为ingan层和gan层交替生长的周期性结构。
50.其中，与应力释放层7相同的是，多量子阱层8同样为ingan层和gan层交替生长的周期性结构；在多量子阱层8的每一周期中，ingan层的厚度为3nm，gan层的厚度为10nm，多
量子阱层8的周期数为10个周期。
51.其中，电子阻挡层9为algan层和gan层交替生长的周期性结构，该电子阻挡层9的厚度为50nm。
52.其中，p型掺杂gan层10的厚度为50nm，该层提供空穴；在将led外延片制作成led芯片之后，led芯片在通电工作时，n型掺杂gan层6提供的电子与p型掺杂gan层10提供的空穴在多量子阱层8中相遇，发生非辐射复合，从而发出亮光。
53.在led芯片运用过程中，在瞬间发生高压的情况下，电子将获得足够的电能冲到p层，和空穴进行复合产生大量的热能，从而烧毁led芯片。
54.为了提升led芯片自身的抗静电能力，即esd能力，在本实施例当中，在电子阻挡层9与p型掺杂gan层10之间设有电容层11，该电容层11用于对n型掺杂gan层6释放的电子运动至p层的过程中进行封锁，避免大电流情况下电子流入p层，能够有效提升了led芯片自身储存电荷的能力，从而提升了esd能力。
55.在本实施例当中，为了起到对电子进行封锁的作用，该电容层11为多个功能层复合形成的复合层，该电容层11包括第一aln子层111、p型掺杂gan子层112与第二aln子层113。
56.具体而言，第一aln子层111与电子阻挡层9接触，第二aln子层113与p型掺杂gan层10接触，p型掺杂gan子层112设于第一aln子层111与第二aln子层113之间。即电容层11包括三个子层，依次层叠于电子阻挡层9与p型掺杂gan层10之间。
57.在本实施例当中，第一aln子层111与第二aln子层113的厚度均为2nm，p型掺杂gan子层112的厚度为10nm。
58.需要说明的是，p型掺杂gan子层112中掺杂有mg元素，p型掺杂gan子层112中，mg元素的掺杂浓度为1x10
17
atoms/cm3。
59.请参阅图3，在本实施例当中，用于制作该led外延片的制备方法，包括步骤s11-s14：步骤s11，提供一衬底。
60.步骤s12，在所述衬底之上制作外延层；其中，所述外延层包括电子阻挡层。
61.步骤s13，在所述电子阻挡层之上制作电容层。
62.在本实施例当中，在所述电子阻挡层之上制作电容层的步骤，包括：控制反应室内的生长温度为950℃，生长压力为200torr；向所述反应室内通入n2与nh3，n2做为载气，nh3做为反应气；向所述反应室内通入tmal以做为mo源，生长得到第一aln子层；向所述反应室内通入tega以与tmal共同作为mo源，通入cp2mg以做为掺杂源，生长得到p型掺杂gan子层；停止向所述反应室内通入tega与cp2mg，生长得到第二aln子层。
63.步骤s14，在所述电容层之上制作p型掺杂gan层。
64.其中，所述电容层11为第一aln子层111、p型掺杂gan子层112与第二aln子层113相互层叠的复合层。
65.具体而言，在衬底1之上制作外延层的步骤，包括：在衬底之上依次制作aln层、缓冲层、三维gan层、非掺杂gan层、n型掺杂gan层、应
力释放层、多量子阱层与电子阻挡层。
66.在制作得到电子阻挡层之后，继续在电子阻挡层之上制作电容层，在电容层之上制作p型掺杂gan层，从而得到完整的led外延片。
67.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为98.6%、88.7%与65.8%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为95.8%、65.5%、52.2%与23.5%。
68.综上所示，本实施例当中所示的led外延片，通过在电子阻挡层9与p型掺杂gan层10之间制作电容层11，在大电流情况下，在电子朝向p层运动的过程中，可以较好的把电子锁在电容层11内，可以把该电容层11理解为一个微型的平行板电容器，提高了芯片自身储存电荷的能力，从而提高了抗静电能力（esd）。
69.实施例二本发明的第二实施例提供了一种led外延片，本实施例当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：在本实施例当中，电容层11的p型掺杂gan子层112中，mg元素的掺杂浓度为5x10
17
atoms/cm3，相较于第一实施例，p型掺杂gan子层112中的mg掺杂浓度更高。
70.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为98.5%、87.6%与66.1%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为96.1%、66.1%、53.5%与22.9%。
71.实施例三本发明的第三实施例提供了一种led外延片，本实施例当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：在本实施例当中，电容层11的p型掺杂gan子层112中，mg元素的掺杂浓度为1x10
18
atoms/cm3，相较于第一实施例，p型掺杂gan子层112中的mg掺杂浓度更高。
72.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为98.7%、88.5%与65.6%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为95.9%、65.8%、52.8%与22.4%。
73.实施例四
本发明的第四实施例提供了一种led外延片，本实施例当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：在本实施例当中，电容层11的第一aln子层111与第二aln子层113的厚度均为4nm，相较于第一实施例，第一aln子层111与第二aln子层113的厚度均为2倍，而p型掺杂gan子层112的mg掺杂浓度不变。
74.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为98.4%、88.1%与64.9%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为96.2%、66.5%、53.2%与24.1%。
75.实施例五本发明的第五实施例提供了一种led外延片，本实施例当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：在本实施例当中，电容层11的第一aln子层111与第二aln子层113的厚度均为6nm，相较于第一实施例，第一aln子层111与第二aln子层113的厚度均为3倍，而p型掺杂gan子层112的mg掺杂浓度不变。
76.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为98.5%、88.3%与65.5%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为95.8%、66.4%、52.9%与23.8%。
77.实施例六本发明的第六实施例提供了一种led外延片，本实施例当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：在本实施例当中，电容层11的p型掺杂gan子层112的厚度为15nm，相较于第一实施例，p型掺杂gan子层112的厚度为1.5倍，而p型掺杂gan子层112中的mg掺杂浓度不变。
78.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为99.1%、94.6%与88.9%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为96.9%、85.8%、90.3%与89.9%。
79.实施例七本发明的第七实施例提供了一种led外延片，本实施例当中所示的led外延片与第
一实施例当中所示的led外延片结构基本相似，不同之处在于：在本实施例当中，电容层11的p型掺杂gan子层112的厚度为20nm，相较于第一实施例，p型掺杂gan子层112的厚度为2倍，而p型掺杂gan子层112中的mg掺杂浓度不变。
80.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为99.5%、96.5%与93.8%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为98.8%、94.6%、93.8%与92.7%。
81.实施例八本发明的第七实施例提供了一种led外延片，本实施例当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：在本实施例当中，电容层11的p型掺杂gan子层112的厚度为25nm，相较于第一实施例，p型掺杂gan子层112的厚度为2.5倍，而p型掺杂gan子层112中的mg掺杂浓度不变。
82.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为99.9%、99.8%与98.9%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为99.5%、98.8%、97.9%与96.8%。
83.对比例一本发明的第一对比例按照第一实施例当中所示的制备方法同样提供了一种led外延片，对比例一当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：在第一对比例当中，电容层11的p型掺杂gan子层112的厚度为30nm，相较于第一实施例，p型掺杂gan子层112的厚度为3倍，而p型掺杂gan子层112中的mg掺杂浓度不变。
84.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为99.8%、99.9%与99.1%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为99.6%、99.1%、98.0%与97.0%。
85.对比例二本发明的第二对比例按照第一实施例当中所示的制备方法同样提供了一种led外延片，对比例一当中所示的led外延片与第一实施例当中所示的led外延片结构基本相似，不同之处在于：
在第二对比例当中，电容层11的p型掺杂gan子层112的厚度为35nm，相较于第一实施例，p型掺杂gan子层112的厚度为3.5倍，而p型掺杂gan子层112中的mg掺杂浓度不变。
86.在制作得到led外延片后，对其进行芯片制作，得到led芯片，控制芯片尺寸为22milx35mil，通过人体模式（hbm）和机械模式（mm）两种方式测试led芯片的抗静电能力（esd）；经过测试，在人体模式（hbm）测试下，led芯片在6000v、8000v与10000v的测试条件下，led芯片的esd能力分别为99.9%、99.8%与98.9%；在机械模式（mm）测试下，led芯片在500v、600v、700v与800v的测试条件下，led芯片的esd能力分别为99.6%、99.0%、98.1%与96.9%。
87.表1为本发明多个实施例及对比例中外延片制备参数的对照表。
88.表1根据实施例一至实施例八、以及对比例一与对比例二可知，通过实验得出，本发明引入电容层11后抗静电能力（esd）提升明显，其中第一aln子层111与第二aln子层113的厚度，以及p型掺杂gan子层112中mg的掺杂浓度对抗静电能力的提升影响不大，而p型掺杂gan子层112的厚度对抗静电能力的提升影响较大，当p型掺杂gan子层112的厚度增加至25nm时，led芯片的抗静电能力达到峰值。
89.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
90.以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体与详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员
来说，在不脱离本发明构思的前提下，还可以做出若干变形与改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

技术特征：
1.一种led外延片，其特征在于，所述led外延片包括衬底及层叠于所述衬底之上的外延层，所述外延层包括电子阻挡层以及p型掺杂gan层；所述外延层还包括电容层，所述电容层设于所述电子阻挡层与p型掺杂gan层之间，所述电容层为第一aln子层、p型掺杂gan子层与第二aln子层相互层叠的复合层。2.根据权利要求1所述的led外延片，其特征在于，所述第一aln子层与所述电子阻挡层接触，所述第二aln子层与所述p型掺杂gan层接触，所述p型掺杂gan子层设于所述第一aln子层与所述第二aln子层之间。3.根据权利要求1所述的led外延片，其特征在于，所述第一aln子层与所述第二aln子层的厚度均为2nm-6nm，所述p型掺杂gan子层的厚度为10nm-25nm。4.根据权利要求1所述的led外延片，其特征在于，所述p型掺杂gan子层中，掺杂有mg元素，mg元素的掺杂溶度为1x10
17
atoms/cm
3-1x10
18
atoms/cm3。5.根据权利要求1-4任一项所述的led外延片，其特征在于，所述外延层还包括：依次层叠于所述衬底之上的aln层、缓冲层、三维gan层、非掺杂gan层、n型掺杂gan层、应力释放层与多量子阱层；其中，所述电子阻挡层、所述电容层与所述p型掺杂gan层依次层叠于所述多量子阱层之上。6.根据权利要求5所述的led外延片，其特征在于，所述电子阻挡层为algan子层和gan子层交替生长的周期性结构。7.根据权利要求6所述的led外延片，其特征在于，所述电子阻挡层的厚度为10nm-60nm，所述p型掺杂gan层的厚度为5nm-100nm。8.一种led外延片的制备方法，其特征在于，所述制备方法用于制备权利要求1-7任一项所述的led外延片，所述制备方法包括：提供一衬底；在所述衬底之上制作外延层；其中，所述外延层包括电子阻挡层；在所述电子阻挡层之上制作电容层；在所述电容层之上制作p型掺杂gan层；其中，所述电容层为第一aln子层、p型掺杂gan子层与第二aln子层相互层叠的复合层。9.根据权利要求8所述的led外延片的制备方法，其特征在于，在所述电子阻挡层之上制作电容层的步骤，包括：控制反应室内的生长温度为900℃-1000℃，生长压力为100torr-300torr；向所述反应室内通入n2与nh3，n2做为载气，nh3做为反应气；向所述反应室内通入tmal以做为mo源，生长得到第一aln子层；向所述反应室内通入tega以与tmal共同作为mo源，通入cp2mg以做为掺杂源，生长得到p型掺杂gan子层；停止向所述反应室内通入tega与cp2mg，生长得到第二aln子层。10.一种led芯片，其特征在于，所述led芯片包括权利要求1-7任一项所述的led外延片。

技术总结
本发明公开了一种LED外延片及其制备方法、LED芯片，涉及半导体器件技术领域，该LED外延片包括衬底及层叠于衬底之上的外延层，外延层包括电子阻挡层以及P型掺杂GaN层；外延层还包括电容层，电容层设于电子阻挡层与P型掺杂GaN层之间，电容层为第一AlN子层、P型掺杂GaN子层与第二AlN子层相互层叠的复合层。在本发明中，通过在电子阻挡层与P型掺杂GaN层之间制作电容层，在大电流情况下，在电子朝向P层运动的过程中，可以较好的把电子锁在电容层内，提高了芯片自身储存电荷的能力，从而提高了抗静电能力，即提升了极限ESD能力。即提升了极限ESD能力。即提升了极限ESD能力。


技术研发人员：刘春杨 吕蒙普 胡加辉 金从龙 顾伟
受保护的技术使用者：江西兆驰半导体有限公司
技术研发日：2023.08.08
技术公布日：2023/9/7