接口配置系统、方法和系统与流程

1.本发明涉及计算机接口配置技术领域，尤其涉及一种接口配置装置、方法和系统。


背景技术：

2.iic(inter-integrated circuit，集成电路总线)总线在片上系统中广泛应用，能够实现高效传输。接口配置装置可以通过总线连接功能性器件，并对功能性器件进行配置以实现所需的功能，比如对数字温度芯片进行配置，通过读取的温度监测特定区域的温度并可用于调整设备风扇转速，射频校准等使用。然而，不同的功能性器件对配置参数要求不同，需要开发者根据不同的器件编写不同的时序控制器，开发难度高。


技术实现要素：

3.本发明提供一种接口配置装置、方法和系统，用以解决现有技术中不同的功能性器件对配置参数要求不同，需要开发者根据不同的器件编写不同的时序控制器，开发难度高的缺陷。
4.本发明提供一种接口配置装置，包括时序生成器、模式时钟管理器、读写配置模块，所述模式时钟管理器分别与所述读写配置模块和所述时序生成器连接，所述时序生成器分别与所述读写配置模块和待配置器件连接，其中，所述时序生成器通过预设接口与所述待配置器件连接；
5.所述模式时钟管理器用于获取第一时钟，根据所述第一时钟产生第二时钟；
6.所述时序生成器设有多个ip核端口，用于根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写特性，选择与所述待配置器件对应的至少一所述ip核端口进行配置；
7.所述读写配置模块用于根据所述第二时钟进行跨时钟域转换，并缓存所述ip核端口的读写配置数据和/或所述ip核端口的读写状态。
8.根据本发明提供的一种接口配置装置，所述读写配置模块包括读配置模块、第一写配置模块和第二写配置模块；
9.所述读配置模块，用于缓存读配置数据和读状态；
10.所述第一写配置模块，用于缓存写配置数据；
11.所述第二写配置模块，用于缓存写状态。
12.根据本发明提供的一种接口配置装置，还包括通讯模块，所述通讯模块与所述读写配置模块连接，用于获取主控制器制器输出的读写配置字，并传输至所述读写配置模块；还用于将所述ip核端口的读写状态传输至所述主控制器制器。
13.根据本发明提供的一种接口配置装置，所述ip核端口至少包括scl固有延迟、sda固有延迟、t_buf、写scl时钟频率分频比、读scl时钟频率分频比、写scl时钟占空比、读scl时钟占空比、写字节长度、读字节长度、写字节索引、读字节索引、写标识、读标识、写字节索引、读字节索引、写比特索引、写比特索引、master端读开始字节索引、master端ack标识、读
模式下的master端ack字节索引、读模式下的slave端ack标识、读模式下的slave端ack字节索引中的一个或多个。
14.根据本发明提供的一种接口配置装置，所述scl时钟频率分频比读写可分别独立配置和所述scl时钟占空比读写可分别独立配置。
15.根据本发明提供的一种接口配置装置，所述ip核基于所述第二时钟进行配置，所述scl固有延迟、sda固有延迟、t_buf、写scl时钟频率分频比、读scl时钟频率分频比、写scl时钟占空比、读scl时钟占空比基于所述待配置器件的电气特性进行配置，所述写字节长度、读字节长度、写字节索引、读字节索引、写标识、读标识、写字节索引、读字节索引、写比特索引、写比特索引、master端读开始字节索引、master端ack标识、读模式下的master端ack字节索引、读模式下的slave端ack标识、读模式下的slave端ack字节索引基于所述待配置器件的读写协议时序特性进行配置，其中，所述待配置器件的电气特性包括电气特性时序和电气特性参数，所述待配置器件的读写特性包括读写协议时序。
16.根据本发明提供的一种接口配置装置，所述时序生成器还用于为所述ip核端口适配预先设置的配置参数并生成时序。
17.本发明还提供了一种由所述的接口配置装置实现的接口配置方法，所述方法包括：
18.获取第一时钟，根据所述第一时钟产生第二时钟；
19.根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写特性，选择与所述待配置器件对应的至少一所述ip核端口进行配置；
20.根据所述第二时钟进行跨时钟域转换，并缓存所述ip核端口在配置过程中的读写配置数据和/或所述ip核端口的读写状态。
21.本发明还提供了一种由所述的接口配置装置构成的接口配置系统，所述系统包括接口配置装置、主控制器制器和晶振，所述接口配置装置分别与所述主控制器制器和所述晶振连接；
22.所述晶振用于产生第一时钟，将所述第一时钟传输至所述接口配置装置；
23.所述主控制器制器用于向所述接口配置装置发送读写配置字，并从所述接口配置装置获取读写配置数据和读写状态。
24.根据本发明提供的一种接口配置系统，所述主控制器制器还用于在配置写时序时，根据所述接口配置装置反馈的写状态，将写配置数据发送至所述读写配置模块或者所述ip核端口；在配置读时序时，根据所述接口配置装置反馈的读状态，选择等待或者将读配置数据发送至所述读写配置模块。
25.本发明提供的接口配置装置、方法和系统，包括时序生成器、模式时钟管理器、读写配置模块，所述模式时钟管理器用于获取第一时钟，根据所述第一时钟产生第二时钟；所述时序生成器设有多个ip核端口，用于根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写特性，选择与所述待配置器件对应的至少一所述ip核端口进行配置；所述读写配置模块用于根据所述第二时钟进行跨时钟域转换，并缓存所述ip核端口的读写配置数据和/或所述ip核端口的读写状态。本发明将器件可配置参数ip化为ip核端口，通过参数任意灵活配置，更易于开发者开发，便于ip核移植，降低开发难度，提高开发进度。
附图说明
26.为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1是本发明提供的接口配置装置的原理框图；
28.图2是本发明提供的ip核端口的原理框图；
29.图3是本发明提供的接口配置方法的流程示意图；
30.图4是本发明提供的接口配置系统的结构示意图；
31.图5是tmp100的iic电气特性时序图；
32.图6是tmp100的iic电气特性参数示意图；
33.图7是tmp100的iic写协议时序示意图；
34.图8是tmp100的iic读协议时序示意图。
35.附图标记：
36.1-接口配置装置、110-时序生成器、120-模式时钟管理器、130-读写配置模块、131-读配置模块、132-第一写配置模块、133-第二写配置模块、2-主控制器制器、3-晶振。
具体实施方式
37.为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
38.在本技术实施例的描述中，需要说明的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术实施例的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
39.在本技术实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术实施例中的具体含义。
40.在本技术实施例中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
41.在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示
例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本技术实施例的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
42.图1是本发明提供的接口配置装置的原理框图，如图1所示，本发明提供一种接口配置装置，包括时序生成器110、模式时钟管理器120、读写配置模块130，所述模式时钟管理器120分别与所述读写配置模块130和所述时序生成器110连接，所述时序生成器110分别与所述读写配置模块130和待配置器件连接，其中，所述时序生成器110通过预设接口与所述待配置器件连接；预设接口为iic接口，本发明以iic接口为例进行详细说明，iic接口通过串行数据线(sda，serial data)和根串行时钟线(scl，serial clock)实现对待配置器件的配置。
43.所述模式时钟管理器120用于获取第一时钟，根据所述第一时钟产生第二时钟；
44.所述时序生成器110设有多个ip(intellectual property)核端口，用于根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写协议时序特性，选择与所述待配置器件对应的至少一所述ip核端口进行配置；
45.所述读写配置模块130用于根据所述第二时钟进行跨时钟域转换，并缓存所述ip核端口的读写配置数据和/或所述ip核端口的读写状态。
46.具体的，本发明提供的接口配置装置1可由fpga(field programmable gate array)芯片实现，fpga内部的mmcm(mixed-mode clock manager)即为模式时钟管理器120，可以生成频率远高于iic要求的scl频率的第二时钟(sys_clk)。fpga控制master端iic ip核时序以1/sys_clk的时间精度生成iic时序控制器，控制更加精准。进一步的，sys_clk可高达500mhz，其精度可以达到2ns级别。
47.可以理解的是，本发明将器件可配置参数ip化为ip核端口，通过参数任意灵活配置，更易于开发者开发，便于ip核移植，降低开发难度，提高开发进度。
48.在上述实施例的基础上，作为一个可选的实施例，所述读写配置模块130包括读配置模块131、第一写配置模块132和第二写配置模块133；
49.所述读配置模块131，用于缓存读配置数据和读状态；具体的，读配置模块131加入了fifo(first in first out)，作为跨时钟域处理并兼顾流控及缓存数据作用。读配置模块131可表示为r_fifo，用于实现pcie_clk与sys_clk间跨时钟域转换，并且缓存读配置数据rd_data及fifo读状态iic_r_state，其中，pcie_clk为主控制器制器2对应的时钟。rd_data为读取的待配置器件的数据，比如若待配置器件为数字温度芯片tmp100，则rd_data即为读取的tmp100的温度值。iic_r_state为fpga判决iic读时序时，ack状态指示反馈给pcie接口。
50.所述第一写配置模块132，用于缓存写配置数据；具体的，第一写配置模块132也加入了fifo，可表示为w0_fifo，用于pcie_clk与sys_clk间跨时钟域转换，并且缓存写配置数据config_data。config_data为主控制器制器2通过pcie接口下发的配置iic接口的配置字。
51.所述第二写配置模块133，用于缓存写状态。具体的，第二写配置模块133也加入了fifo，可表示为w1_fifo，用于pcie_clk与sys_clk间跨时钟域转换，并且缓存写状态iic_w_state。iic_w_state为写状态，fpga判决iic写时序时ack状态指示反馈给pcie接口。
52.可以理解的是，本发明通过设置读配置模块131、第一写配置模块132和第二写配置模块133，能够加快配置的效率与准确性。
53.在上述实施例的基础上，作为一个可选的实施例，接口配置装置1还包括通讯模块，所述通讯模块与所述读写配置模块130连接，用于获取主控制器制器2输出的读写配置字，并传输至所述读写配置模块130；还用于将所述ip核端口的读写状态传输至所述主控制器制器2。
54.可选的，通讯模块为pcie(peripheral component interconnect express)接口，为主控制器与fpga的接口。pcie接口发送pcie_clk给读配置模块131、第一写配置模块132和第二写配置模块133，pcie还发送config_data信号给第一写配置模块132，第一写配置模块132传输almost_full信号至pcie，其中，config_data为主控制器制器2通过pcie接口下发的配置iic接口的配置字，almost_full为w0_fifo中写数据config_data缓存状态，almost_full为1时，w0_fifo内数据将满，主控制器不可再写入数据，almost_full为0时，w0_fifo内数据非将满，主控制器可写入数据。
55.第二写配置模块133还传输empty_w和iic_w_state给pcie接口，empty_w为w1_fifo中写状态缓存空指示，empty_w为0时，iic_w_state有效，否则无效，iic_w_state为写状态，fpga判决iic写时序时ack状态指示反馈给pcie接口。
56.读配置模块131还传输empty_r、iic_r_state和rd_data给pcie接口。
57.可以理解的是，本发明提供了一种通讯模块的技术方案，能够快速由主控制器发起并通过fpga对待配置器件进行配置，提高了配置效率与准确性，提高开发进度。
58.在上述实施例的基础上，并针对部分iic可配置器件slave端的iic读时序要比写时序紧张情况，对部分端口增加了读写分别配置端口，作为一个可选的实施例，所述ip核端口至少包括scl固有延迟、sda固有延迟、t_buf、写scl时钟频率分频比、读scl时钟频率分频比、写scl时钟占空比、读scl时钟占空比、写字节长度、读字节长度、写字节索引、读字节索引、写标识、读标识、写字节索引、读字节索引、写比特索引、写比特索引、master端读开始字节索引、master端ack标识、读模式下的master端ack字节索引、读模式下的slave端ack标识、读模式下的slave端ack字节索引中的一个或多个。比特索引指示包括sda中读写标至比特位置指示。字节索引指示包括sda中读写字节位置指示，sda中start by master的字节位置指示和sda中主从端要发送ack的字节位置指示。
59.可选的，所述读写时钟速率基于所述第二时钟进行配置，所述scl固有延迟、sda固有延迟、t_buf、写scl时钟频率分频比、读scl时钟频率分频比、写scl时钟占空比、读scl时钟占空比基于所述待配置器件的电气特性进行配置，所述写字节长度、读字节长度、写字节索引、读字节索引、写标识、读标识、写字节索引、读字节索引、写比特索引、写比特索引、master端读开始字节索引、master端ack标识、读模式下的master端ack字节索引、读模式下的slave端ack标识、读模式下的slave端ack字节索引基于所述待配置器件的读写特性进行配置，其中，所述待配置器件的电气特性包括电气特性时序和电气特性参数，所述待配置器件的读写特性包括读写协议时序。
60.图2是本发明提供的ip核端口的原理框图，如图2所示，ip核端口的具体参数及其说明如下表所示。
61.表1ip核端口
62.[0063][0064]
表1中，iic ip核端口的配置参数1由fpga系统时钟确定，此值可得出iic ip核的时钟精度；参数3、4、5、6、7、12、13由iic配置器件(此方案中的tmp100)的tmp100的iic电气
特性时序及电气特性要求参数要求确定；参数8、9、10、11、14、15、16、17、18、19、20、21、22由iic配置器件的iic写时序及读时序要求确定。配置数据23由主控制器配置iic配置器件的数据，此数据产生iic时序中的sda。
[0065]
在上述实施例的基础上，作为一个可选的实施例，所述时序生成器110还用于为所述ip核端口适配预先设置的配置参数并生成时序。
[0066]
可以理解的是，本发明根据iic的时序要求，尽量将iic时序可配置参数ip化，降低开发难度，提高开发进度。
[0067]
下面对本发明提供的接口配置方法进行描述，下文描述的接口配置方法与上文描述的接口配置装置1可相互对应参照。
[0068]
图3是本发明提供的接口配置方法的流程示意图，如图3所示，本发明还提供了一种由所述的接口配置装置1实现的接口配置方法，所述方法包括：
[0069]
s310，获取第一时钟，根据所述第一时钟产生第二时钟；
[0070]
s320，根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写特性，选择与所述待配置器件对应的至少一所述ip核端口进行配置；
[0071]
s330，根据所述第二时钟进行跨时钟域转换，并缓存所述ip核端口在配置过程中的读写配置数据和/或所述ip核端口的读写状态。
[0072]
图4是本发明提供的接口配置系统的结构示意图，如图4所示，本发明还提供了一种由所述的接口配置装置1构成的接口配置系统，所述系统包括接口配置装置1、主控制器制器2和晶振3，所述接口配置装置1分别与所述主控制器制器2和所述晶振3连接；
[0073]
所述晶振3用于产生第一时钟，将所述第一时钟传输至所述接口配置装置1；
[0074]
所述主控制器制器2用于向所述接口配置装置1发送读写配置字，并从所述接口配置装置1获取读写配置数据和读写状态。
[0075]
可选的，所述主控制器制器2还用于在配置写时序时，根据所述接口配置装置1反馈的写状态，将写配置数据发送至所述读写配置模块130或者所述ip核端口；在配置读时序时，根据所述接口配置装置1反馈的读状态，选择等待或者将读配置数据发送至所述读写配置模块130。
[0076]
具体的，主控制器负责维护读写配置数据及状态查询，iic ip核(fpga代码生成)负责适配iic配置参数(已前期导入)及iic时序生成，另fpga还负责中间流程及数据缓存功能。由于此系统中主控制器，fpga，分属两个独立器件，在设计方案中加入了fifo(first in first out)作为跨时钟域处理并兼顾流控及缓存数据作用。系统根据进程需要在配置tmp100写时序时，主控制器需要通过pcie先查询fpga反馈的w0_fifo的almost_full状态，当almost_full状态为1时，主控制器等待。当almost_full状态为0时，主控制器将写配置数据通过pcie接口发送至fpga的w0_fifo中的数据缓存fifo中，在iic ip核的配置状态忙标识为0时，w0_fifo将写配置字写入iic ip核中，iic ip核生成tmp100所需的scl及sda，并检测tmp100反馈的ack及将iic_w_state反馈给主控制器，主控制器检测empty_w为0时，读取iic_w_state并判断此次写操作的有效性。
[0077]
系统根据进程需要在配置tmp100读时序时，主控制器需要通过pcie先查询fpga反馈的r_fifo的empty_r信号是否为1，当empty_r信号为0时，fpga复位r_fifo。当empty_r信号为1时，fpga读取w0_fifo的almost_full状态，当almost_full状态为1时，主控制器等待。
当almost_full状态为0时，主控制器将读配置数据通过pcie接口发送至fpga的w0_fifo，在iic ip核的配置状态忙标识为0时，w0_fifo将写配置字写入iic ip核中，iic ip核生成tmp100所需的scl及sda，并检测tmp100反馈的ack，生成master端ack，以及将iic读取的tmp100返回的数据与iic读ack通过r_fifo经过pcie接口回给主控制器，当主控制器检查到r_fifo的empty_r信号为0时，读取iic_r_state及rd_data并根据iic_r_state判断rd_data的有效性。
[0078]
可以理解的是，本发明提供了一种接口配置系统，设置分立的主控制器、接口配置装置1，支持通过参数任意灵活配置，更易于开发者开发，便于ip核移植，降低开发难度，提高开发进度，并且可以以sys_clk的时钟精度逼近iic配置器件时序的最快速度。
[0079]
下面用对待配置器件tmp100进行配置为例，对本发明技术方案进行举例说明。
[0080]
图5是tmp100的iic电气特性时序图，图6是tmp100的iic电气特性参数示意图，图7是tmp100的iic写协议时序示意图，图8是tmp100的iic读协议时序示意图，如图5-图8所示，由于tmp100的数据手册未对读写电气时序特性分别要求，故本发明设计写时序使用读写iic scl的时钟频率一致及读写iic scl的占空比一致方案，但本发明设计的iic ip支持设置为读写iic scl不同频率及读写iic scl占空比不一致情况。
[0081]
tmp100的ip核端口的具体设置如下：
[0082]
1iic ip核端口的配置参数1为根据fpga产生的sys_clk，本发明设计方案的sys_clk为500mhz，设置参数系统时钟频率(mhz)为500。
[0083]
2依据图6考虑采用fast mode，由图6中t(buf)及t(hdsta)要求，本方案实际设置参数scl固有延迟为1000，设置参数sda固有延迟为2000。
[0084]
3依据图6考虑采用fast mode，由图6中f(scl)的max为0.4mhz，本方案实际配置读写的scl为0.1mhz，设置参数写scl时钟频率分频比、读scl时钟频率分频比分别为5000。
[0085]
4依据由图5及图6中fast mode的t(low),t(rc),t(high)及t(fc)要求，本方案实际配置参数写scl时钟占空比的占空比为25％，设置为2(2代表占空比为25％)；本方案实际配置参数读scl时钟占空比的占空比为25％，设置为2(2代表占空比为25％)。
[0086]
5依据图6中fast mode的t(buf)要求，本方案实际配置t(buf)为2000ns，设置参数t_buf为1000。
[0087]
6依据图7、图8中的读写协议时序要求，其写模式时写字节长度为4个字节，故设置参数写字节长度为4；读写标志在第8bit，故设置参数写标志比特索引为8，设置参数读标志比特索引为8；写为低，读为高，故设置参数写标识为0，参数读标识为1；写模式时，sda数据均为fpga写给tmp100方向，故设置参数写字节索引为4’b0000(4个2进制数据0000),读模式时读字节长度为5，故设置参数读字节长度为5；读模式时，读取tmp100的数据在字节4与5上，故设置读字节索引为5’b11000(5个2进制数据11000)；读模式时，第二个start by master位于第二个字节后，故设置参数master端读开始字节索引为5’b00010(5个2进制数据00010)；读写模式时，master端的ack为0，故设置参数master端ack标识为0；读模式时，slave端的ack为0，故设置参数slave端ack标识(读模式)为0；读模式时，slave端的ack位于第1、2、3字节后，故设置参数slave端ack字节索引(读模式)为5’b00111(5个2进制数据00111)，master端的ack位于第4、5字节后，故设置参数master端ack字节索引(读模式)为5’b11000(5个2进制数据11000)。
[0088]
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如rom/ram、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
[0089]
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

技术特征：
1.一种接口配置装置，其特征在于，包括时序生成器、模式时钟管理器、读写配置模块，所述模式时钟管理器分别与所述读写配置模块和所述时序生成器连接，所述时序生成器分别与所述读写配置模块和待配置器件连接，其中，所述时序生成器通过预设接口与所述待配置器件连接；所述模式时钟管理器用于获取第一时钟，根据所述第一时钟产生第二时钟；所述时序生成器设有多个ip核端口，用于根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写特性，选择与所述待配置器件对应的至少一所述ip核端口进行配置；所述读写配置模块用于根据所述第二时钟进行跨时钟域转换，并缓存所述ip核端口的读写配置数据和/或所述ip核端口的读写状态。2.根据权利要求1所述的接口配置装置，其特征在于，所述读写配置模块包括读配置模块、第一写配置模块和第二写配置模块；所述读配置模块，用于缓存读配置数据和读状态；所述第一写配置模块，用于缓存写配置数据；所述第二写配置模块，用于缓存写状态。3.根据权利要求1所述的接口配置装置，其特征在于，还包括通讯模块，所述通讯模块与所述读写配置模块连接，用于获取主控制器制器输出的读写配置字，并传输至所述读写配置模块；还用于将所述ip核端口的读写状态传输至所述主控制器制器。4.根据权利要求1所述的接口配置装置，其特征在于，所述ip核端口至少包括scl固有延迟、sda固有延迟、t_buf、写scl时钟频率分频比、读scl时钟频率分频比、写scl时钟占空比、读scl时钟占空比、写字节长度、读字节长度、写字节索引、读字节索引、写标识、读标识、写字节索引、读字节索引、写比特索引、写比特索引、master端读开始字节索引、master端ack标识、读模式下的master端ack字节索引、读模式下的slave端ack标识、读模式下的slave端ack字节索引中的一个或多个。5.根据权利要求4所述的接口配置装置，其特征在于，所述scl时钟频率分频比读写可分别独立配置和所述scl时钟占空比读写可分别独立配置。6.根据权利要求4所述的接口配置装置，其特征在于，所述读写时钟速率基于所述第二时钟进行配置，所述scl固有延迟、sda固有延迟、t_buf、写scl时钟频率分频比、读scl时钟频率分频比、写scl时钟占空比、读scl时钟占空比基于述待配置器件的电气特性进行配置，所述写字节长度、读字节长度、写字节索引、读字节索引、写标识、读标识、写字节索引、读字节索引、写比特索引、写比特索引、master端读开始字节索引、master端ack标识、读模式下的master端ack字节索引、读模式下的slave端ack标识、读模式下的slave端ack字节索引基于所述待配置器件的读写特性进行配置，其中，所述待配置器件的电气特性包括电气特性时序和电气特性参数，所述待配置器件的读写特性包括读写协议时序。7.根据权利要求1所述的接口配置装置，其特征在于，所述时序生成器还用于为所述ip核端口适配预先设置的配置参数并生成时序。8.一种由权利要求1-7任一项所述的接口配置装置实现的接口配置方法，其特征在于，所述方法包括：获取第一时钟，根据所述第一时钟产生第二时钟；
根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写特性，选择与所述待配置器件对应的至少一所述ip核端口进行配置；根据所述第二时钟进行跨时钟域转换，并缓存所述ip核端口在配置过程中的读写配置数据和/或所述ip核端口的读写状态。9.一种由权利要求1-7任一项所述的接口配置装置构成的接口配置系统，其特征在于，所述系统包括接口配置装置、主控制器制器和晶振，所述接口配置装置分别与所述主控制器制器和所述晶振连接；所述晶振用于产生第一时钟，将所述第一时钟传输至所述接口配置装置；所述主控制器制器用于向所述接口配置装置发送读写配置字，并从所述接口配置装置获取读写配置数据和读写状态。10.根据权利要求9所述的接口配置系统，其特征在于，所述主控制器制器还用于在配置写时序时，根据所述接口配置装置反馈的写状态，将写配置数据发送至所述读写配置模块或者所述ip核端口；在配置读时序时，根据所述接口配置装置反馈的读状态，选择等待或者将读配置数据发送至所述读写配置模块。

技术总结
本发明提供一种接口配置装置、方法和系统，属于计算机接口配置领域，装置包括时序生成器、模式时钟管理器、读写配置模块，所述模式时钟管理器用于获取第一时钟，根据所述第一时钟产生第二时钟；所述时序生成器设有多个IP核端口，用于根据所述第二时钟、所述待配置器件的电气特性和/或所述待配置器件的读写特性，选择与所述待配置器件对应的至少一所述IP核端口进行配置；所述读写配置模块用于根据所述第二时钟进行跨时钟域转换，并缓存所述IP核端口的读写配置数据和/或所述IP核端口的读写状态。本发明将器件可配置参数IP化为IP核端口，通过参数任意灵活配置，更易于开发者开发，便于IP核移植，降低开发难度，提高开发进度。提高开发进度。提高开发进度。


技术研发人员：吴晓军 冯建武 胡仁浩 刘胜伟 常诚 毕韬
受保护的技术使用者：北京星河亮点技术股份有限公司
技术研发日：2023.05.11
技术公布日：2023/9/12