偏置电路、放大电路及电子设备的制作方法

1.本技术涉及集成电路技术领域，尤其涉及一种偏置电路、放大电路及电子设备。


背景技术：

2.目前，常见的集成电路有模拟集成电路以及数字集成电路，数字集成电路用于处理数字信号，模拟集成电路用于处理模拟信号。在模拟集成电路中，运算放大器是基础模块，运算放大器用于对模拟信号进行放大，以实现后续的模拟信号处理。
3.运算放大器能正常工作，与运算放大器连接的偏置电路需要为运算放大器提供几个必须的偏置电压。其中，对于共源共栅运算放大器而言，与其连接的偏置电路需要为共源共栅运算放大器提供偏置电压。通常，为了能提供这偏置电压，偏置电路大多需要设置有一个阻值较大的电阻，该电阻的阻值与偏置电路产生的偏置电压相关，那么在偏置电路的设计中，如果电阻的制造偏差较大，则产生的偏置电压就会受影响。


技术实现要素：

4.本技术的实施例提供一种偏置电路、放大电路及电子设备，可以避免现有的偏置电路中的电阻对偏置电路产生的偏置电压的影响。
5.为达到上述目的，本技术采用如下技术方案：
6.第一方面，提供了一种偏置电路，包括：电流源、上拉模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块、以及确定模块；其中，电流源的第一端连接第一电压端，电流源的第二端连接上拉模块的控制端、第二控制模块的控制端以及第一控制模块的第一端；上拉模块的第一端连接第一电压端，上拉模块的第二端连接第一控制模块的控制端；第一控制模块的第二端连接第二控制模块的第一端，第一控制模块的第三端连接第三控制模块的第二端，第一控制模块的第四端连接第二控制模块的第三端，第一控制模块的第五端连接确定模块的第二端，第一控制模块的第六端连接第二电压端，第一控制模块的第七端连接第四控制模块的第二端，第一控制模块的第八端连接第二控制模块的第五端；第二控制模块的第二端连接第二电压端，第二控制模块的第四端连接第二电压端，第二控制模块的第六端连接第二电压端；第三控制模块的第一端连接第一电压端，第三控制模块的控制端连接第三控制模块的第二端、确定模块的第二控制端以及第四控制模块的第二控制端；第四控制模块的第一端连接第一电压端，第四控制模块的第一控制端连接确定模块的第一控制端以及第四控制模块的第二端；确定模块的第一端连接第一电压端；其中，电流源，被配置为在电流源的第二端输出预定电流，以向第二控制模块的控制端以及上拉模块的控制端充电；第二控制模块，被配置为在第二控制模块的控制端的电压达到第一电压后，将第二控制模块的第一端与第二控制模块的第二端导通，将第二控制模块的第三端与第二控制模块的第四端导通，将第二控制模块的第五端与第二控制模块的第六端导通；上拉模块，被配置为在上拉模块的控制端的电压达到第二电压后，将上拉模块的第一端与上拉模块的第二端导通，以向第一控制模块的控制端充电；第一控制模块，被配置为在第一控制模
块的控制端的电压达到第三电压后，将第一控制模块的第一端与第一控制模块的第二端导通，将第一控制模块的第三端与第一控制模块的第四端导通，将第一控制模块的第五端与第一控制模块的第六端导通，将第一控制模块的第七端与第一控制模块的第八端导通，以向第三控制模块的第二端放电，向第四控制模块的第二端放电；第三控制模块，被配置为在第三控制模块的控制端的电压达到第四电压后，将第三控制模块的第一端与第三控制模块的第二端导通；第四控制模块，被配置为在第四控制模块的第二控制端的电压达到第五电压，第四控制模块的第一控制端的电压达到第六电压后，将第四控制模块的第一端与第四控制模块的第二端导通；确定模块，被配置为在确定模块的第二控制端的电压达到第七电压，确定模块的第一控制端的电压达到第八电压后，将确定模块的第一端与确定模块的第二端导通。
7.在上述的偏置电路中，首先，在结构上该偏置电路具有如下结构以及连接关系：电流源的第一端连接第一电压端，电流源的第二端连接第一控制模块的第一端，第一控制模块的第二端连接第二控制模块的第一端，第二控制模块的第二端连接第二电压端；并且电流源的第二端还连接第二控制模块的控制端以及上拉模块的控制端，上拉模块的第一端连接第一电压端，上拉模块的第二端连接第一控制模块的控制端。基于上述的连接关系，该偏置电路在功能包括：在电流源的第二端输出预定电流向第二控制模块的控制端以及上拉模块的控制端充电时，在第二控制模块的控制端的电压升高至第一电压时，将第二控制模块的第一端与第二控制模块的第二端导通，在上拉模块的控制端的电压升高至第二电压时，将上拉模块的第一端和上拉模块的第二端导通，以使得第一电压端通过上拉模块向第一控制模块的控制端充电，在第一控制模块的控制端的电压升高至第三电压时，将第一控制模块的第一端与第一控制模块的第二端导通，那么该偏置电路将形成自第一电压端流经电流源、第一控制模块的第一端和第一控制模块的第二端以及第二控制模块的第一端和第二控制模块的第二端至第二电压端的第四条电流通路。
8.其次，在结构上该偏置电路还具有如下结构以及连接关系：第三控制模块的第一端连接至第一电压端，第三控制模块的控制端连接至第三控制模块的第二端，第三控制模块的第二端连接第一控制模块的第三端，第一控制模块的第四端连接第二控制模块的第三端，第二控制模块的第四端连接第二电压端。基于上述的连接关系，该偏置电路在功能包括：在第二控制模块的控制端的电压达到第一电压后，第二控制模块的第三端与第二控制模块的第四端导通，在第一控制模块的控制端的电压达到第三电压时，第一控制模块的第三端与第一控制模块的第四端导通，则第三控制模块的第二端将通过第一控制模块的第三端和第一控制模块的第四端以及第二控制模块的第三端和第二控制模块的第四端连接第二电压端，第二电压端向第三控制模块的第二端放电，也向第三控制模块的控制端放电，在第三控制模块的控制端的电压达到第四电压后，第三控制模块的第一端以及第三控制模块的第二端导通，那么该偏置电路将形成自第一电压端流经第三控制模块的第一端和第三控制模块的第二端、第一控制模块的第三端和第一控制模块的第四端以及第二控制模块的第三端和第二控制模块的第四端至第二电压端的第五条电流通路。
9.再次，在结构上该偏置电路还具有如下结构以及连接关系：第四控制模块的第一端连接至第一电压端，第四控制模块的第一控制端连接至第四控制模块的第二端，第四控制模块的第二控制端连接至第三控制模块的控制端，第四控制模块的第二端连接第一控制
模块的第七端，第一控制模块的第八端连接第二控制模块的第五端，第二控制模块的第六端连接第二电压端。基于上述的连接关系，该偏置电路在功能包括：在第二控制模块的控制端的电压升高至第一电压后，第二控制模块的第五端与第二控制模块的第六端导通，在第一控制模块的控制端的电压升高至第三电压后，第一控制模块的第七端与第一控制模块的第八端导通，则第四控制模块的第二端将通过第一控制模块的第七端和第一控制模块的第八端以及第二控制模块的第五端和第二控制模块的第六端连接第二电压端，第二电压端向第四控制模块的第二端放电，也向第四控制模块的第一控制端放电，在第四控制模块的第一控制端的电压达到第六电压，第四控制模块的第二控制端电压达到第五电压后，第四控制模块的第一端以及第四控制模块的第二端导通，那么该偏置电路将形成自第一电压端流经第四控制模块的第一端和第四控制模块的第二端、第一控制模块的第七端和第一控制模块的第八端以及第二控制模块的第五端和第二控制模块的第六端至第二电压端的第六条电流通路。
10.另外，在结构上该偏置电路还具有如下结构以及连接关系：确定模块的第一端连接第一电压端，确定模块的第一控制端连接第四控制模块的第一控制端，确定模块的第二控制端连接第三控制模块的控制端，确定模块的第二端连接第一控制模块的第五端，第一控制模块的第六端连接第二电压端。基于上述的连接关系，该偏置电路在功能包括：在第一控制模块的控制端的电压升高至第三电压时，将第一控制模块的第五端与第一控制模块的第六端导通，在确定模块的第一控制端的电压达到第八电压，确定模块的第二控制端电压达到第七电压后，确定模块的第一端以及确定模块的第二端导通，那么该偏置电路将形成自第一电压端流经确定模块的第一端和确定模块的第二端以及第一控制模块的第五端和第一控制模块的第六端至第二电压端的第七条电流通路。也就表示，在上述的偏置电路中，不需要再设置电阻即可形成四条电流通路，四条通路的形成即可确定偏置电压，避免了现有的偏置电路中因为设置电阻所消耗的面积，提高了偏置电路的可靠性并且降低了偏置电路的设计难度。
11.可选的，在上述的偏置电路中，当第一控制模块的第六端的电流达到预定电流的α倍后，将第一控制模块的控制端输出的第一偏置电压，输出至共源共栅运算放大器的第一晶体管，第一晶体管为共源共栅运算放大器中共源共栅结构中的n型的晶体管；当第二控制模块的第二端的电流达到预定电流后，将第二控制模块的控制端输出的第二偏置电压，输出至共源共栅运算放大器的第二晶体管，第一晶体管通过第二晶体管连接地，并且第二晶体管为n型；当第二控制模块的第四端的电流达到预定电流的β倍后，将第三控制模块的控制端输出的第三偏置电压，输出至共源共栅运算放大器的第三晶体管，第三晶体管为共源共栅运算放大器中共源共栅结构中的p型的晶体管；当第二控制模块的第六端的电流达到预定电流的γ倍后，将第四控制模块的第一控制端输出的第四偏置电压，输出至共源共栅运算放大器的第四晶体管，第三晶体管通过第四晶体管连接电源，并且第四晶体管为p型。在该可选方案中，偏置电路预先设置好α、β以及γ的数值，当第一控制模块的第六端的电流达到预定电流的α倍后，将第一控制模块的控制端输出的第一偏置电压，输出至共源共栅运算放大器的第一晶体管，第一晶体管为共源共栅运算放大器中共源共栅结构中的n型的晶体管，当第二控制模块的第二端的电流达到预定电流后，将第二控制模块的控制端输出的第二偏置电压，输出至共源共栅运算放大器的第二晶体管，第一晶体管通过第二晶体管连
接地，并且第二晶体管为n型；当第二控制模块的第四端的电流达到预定电流的β倍后，将第三控制模块的控制端输出的第三偏置电压，输出至共源共栅运算放大器的第三晶体管，第三晶体管为共源共栅运算放大器中共源共栅结构中的p型的晶体管；当第二控制模块的第六端的电流达到预定电流的γ倍后，将第四控制模块的第一控制端输出的第四偏置电压，输出至共源共栅运算放大器的第四晶体管，第三晶体管通过第四晶体管连接电源，并且第四晶体管为p型。也就表示，当前的偏置电路不需要设置电阻，仅需要调整第五条电流通路的电流、第六条电流通路的电流以及第七条电流通路的电流与第四条电流通路的电流之间的比例关系，也就是上述的α、β以及γ的数值，即可确定四个偏置电压。
12.可选的，偏置电路还包括下拉模块；下拉模块的控制端连接第四控制模块的第二端，下拉模块的第一端连接第三控制模块的控制端，下拉模块的第二端连接第二电压端；下拉模块，被配置为在下拉模块的控制端的电压达到第九电压后，将下拉模块的第一端与下拉模块的第二端导通，以向第三控制模块的控制端、确定模块的第二控制端以及第四控制模块的第二控制端放电。在该可选方案中，由于第三控制模块的控制端还连接至第三控制模块的第二端，第二电压端通过第一控制模块的第三端和第一控制模块的第四端以及第二控制模块的第三端和第二控制模块的第四端向第三控制模块的控制端放电，形成第三控制模块的控制端的第一条放电通路。并且在第二电压端通过第一控制模块的第七端和第一控制模块的第八端以及第二控制模块的第五端和第二控制模块的第六端向第四控制模块的第二端放电，下拉模块的控制端也会放电，放电使得下拉模块的控制端的电压降低，在下拉模块的控制端的电压降低至第九电压后，将下拉模块的第一端与下拉模块的第二端导通，并且下拉模块的第一端连接至第三控制模块的控制端，下拉模块的第二端连接至第二电压端。那么此时的第三控制模块的控制端，通过下拉模块连接至第二电压端，第二电压端向第三控制模块的控制端放电，形成第三控制模块的控制端的第二条放电通路。放电使得第三控制模块的控制端的电压降低，此时的第三控制模块的控制端可以通过上述的两条放电通路进行放电，以使得第三控制模块的控制端的电压更快地降低至第四电压，第三控制模块即可更快地进入工作状态。
13.可选的，下拉模块包括第五晶体管；第五晶体管的第一端连接下拉模块的第一端，第五晶体管的第二端连接下拉模块的第二端，第五晶体管的控制端连接下拉模块的控制端；第五晶体管在下拉模块的控制端的电压达到第九电压后导通。
14.可选的，确定模块包括第六晶体管以及第七晶体管；第六晶体管的第一端连接确定模块的第一端，第六晶体管的第二端连接第七晶体管的第一端，第七晶体管的第二端连接确定模块的第二端，第六晶体管的控制端连接确定模块的第一控制端，第七晶体管的控制端连接确定模块的第二控制端；第七晶体管在确定模块的第二控制端的电压达到第七电压后导通，第六晶体管在确定模块的第一控制端的电压达到第八电压后导通。
15.可选的，上拉模块包括第八晶体管；第八晶体管的第一端连接上拉模块的第一端，第八晶体管的第二端连接上拉模块的第二端，第八晶体管的控制端连接上拉模块的控制端；第八晶体管在上拉模块的控制端的电压达到第二电压后导通。
16.可选的，第一控制模块包括第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；第九晶体管的第一端连接第一控制模块的第一端，第九晶体管的第二端连接第一控制模块的第二端，第十晶体管的第一端连接第一控制模块的第三端，第十晶体管的第二端
连接第一控制模块的第四端，第十一晶体管的第一端连接第一控制模块的第五端，第十一晶体管的第二端连接第一控制模块的第六端，第十二晶体管的第一端连接第一控制模块的第七端，第十二晶体管的第二端连接第一控制模块的第八端，第九晶体管的控制端、第十晶体管的控制端、第十一晶体管的控制端以及第十二晶体管的控制端连接第一控制模块的控制端；第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管在第一控制模块的控制端的电压达到第三电压后导通，第十一晶体管在第一控制模块的第六端的电流达到预定电流的α倍后饱和。
17.可选的，第二控制模块包括第十三晶体管、第十四晶体管以及第十五晶体管；第十三晶体管的第一端连接第二控制模块的第一端，第十三晶体管的第二端连接第二控制模块的第二端，第十四晶体管的第一端连接第二控制模块的第三端，第十四晶体管的第二端连接第二控制模块的第四端，第十五晶体管的第一端连接第二控制模块的第五端，第十五晶体管的第二端连接第二控制模块的第六端；第十三晶体管的控制端、第十四晶体管的控制端以及第十五晶体管的控制端连接第二控制模块的控制端；第十三晶体管、第十四晶体管以及第十五晶体管在第二控制模块的控制端的电压达到第一电压后导通，第十三晶体管在第二控制模块的第二端的电流达到预定电流后饱和。
18.可选的，第三控制模块包括第十六晶体管，第十六晶体管的第一端连接第三控制模块的第一端，第十六晶体管的第二端连接第三控制模块的第二端，第十六晶体管的控制端连接第三控制模块的控制端；第十六晶体管在第三控制模块的控制端的电压达到第四电压后导通，在第二控制模块的第四端的电流达到预定电流的β倍后饱和。
19.可选的，第四控制模块包括第十七晶体管以及第十八晶体管；第十七晶体管的第一端连接第四控制模块的第一端，第十七晶体管的第二端连接第十八晶体管的第一端，第十八晶体管的第二端连接第四控制模块的第二端，第十七晶体管的控制端连接第四控制模块的第一控制端，第十八晶体管的控制端连接第四控制模块的第二控制端；第十八晶体管在第四控制模块的第二控制端的电压达到第五电压后导通，第十七晶体管在第四控制模块的第一控制端的电压达到第六电压后导通，第十七晶体管在第二控制模块的第六端的电流达到预定电流的γ倍后饱和。
20.第二方面，提供了一种放大电路，包括共源共栅运算放大器以及如上述第一方面任一项所述的偏置电路，偏置电路为共源共栅运算放大器提供偏置电压。
21.第三方面，提供了一种电子设备，电子设备包括印刷电路板以及设置于印刷电路板上的如上述第二方面所述的放大电路。
22.其中，第二方面和第三方面任一种可能实现方式所带来的技术效果可参见上述第一方面的实现方式所带来的技术效果，此处不再赘述。
附图说明
23.图1为本技术的实施例一提供的一种偏置电路的结构示意图；
24.图2为本技术的实施例提供的共源共栅运算放大器的结构示意图；
25.图3为本技术的实施例二提供的一种偏置电路的结构示意图；
26.图4为本技术的实施例三提供的一种偏置电路的结构示意图；
27.图5为本技术的实施例四提供的一种偏置电路的结构示意图；
28.图6为本技术的实施例五提供的一种偏置电路的结构示意图；
29.图7为本技术的实施例六提供的一种偏置电路的结构示意图；
30.图8为本技术的实施例七提供的一种偏置电路的结构示意图；
31.图9为本技术的实施例八提供的一种偏置电路的结构示意图；
32.图10为本技术的实施例九提供的一种偏置电路的结构示意图；
33.图11为本技术的实施例十提供的一种偏置电路的结构示意图；
34.图12为本技术的实施例十一提供的一种偏置电路的结构示意图；
35.图13为本技术的实施例十二提供的一种偏置电路的结构示意图。
具体实施方式
36.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。
37.除非另有定义，否则本文所用的所有科技术语都具有与本领域普通技术人员公知的含义相同的含义。在本技术中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b的情况，其中a，b可以是单数或者复数。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c或a、b和c，其中a、b和c可以是单个，也可以是多个。另外，在本技术的实施例中，“第1”、“第2”、“第一”、“第二”等字样并不对数量和次序进行限定。
38.此外，本技术中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
39.需要说明的是，本技术中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本技术中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
40.以下对本技术的实施例中的技术术语说明如下：
41.在本技术的实施例中，晶体管可以采用金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor,mosfet)，晶体管分为n(negative，负)型晶体管和p(positive，正)型晶体管两种类型。晶体管包括源极(source)、漏极(drain)以及栅极(gate)，通过控制晶体管栅极的电压可以控制晶体管的开启或关闭。示例性的，在晶体管的栅极与源极之间的电压大于晶体管的阈值电压时，晶体管开启，源极和漏极导通；在晶体管的栅极与源极之间的电压小于晶体管的阈值电压时，晶体管关闭，源极和漏极不会导通。
42.以n型晶体管为例，在n型晶体管的栅极与源极之间的电压大于阈值电压时，n型晶体管开启。此时如果增大n型晶体管的源极和漏极之间的电压，n型晶体管的漏极电流也会随之增大，n型晶体管处于线性工作区；在n型晶体管的源极和漏极之间的电压达到某一阈值，那么再继续增大n型晶体管的源极和漏极之间的电压时，n型晶体管的漏极电流恒定不
变且不再增加，此时n型晶体管饱和，漏极电流存在最大值。
43.在本技术的实施例中，晶体管的栅极也被称为控制端，源极被称为第一端，漏极被称为第二端；或者，栅极被称为控制端，漏极被称为第一端，源极被称为第二端。此外，n型晶体管在控制端的电压为高电压时开启；n型晶体管在控制端的电压为低电压时关闭。p型晶体管在控制端的电压为低电压时开启；p型晶体管在控制端的电压为高电压时关闭。
44.目前，常见的集成电路有模拟集成电路以及数字集成电路，数字集成电路用于处理数字信号，模拟集成电路用于处理模拟信号。其中，在模拟集成电路中，运算放大器是基础模块，运算放大器用于对模拟信号进行放大，以实现后续的模拟信号处理。
45.运算放大器能正常工作，与运算放大器连接的偏置电路需要为运算放大器提供几个必须的偏置电压。其中，对于共源共栅运算放大器而言，与其连接的偏置电路需要为共源共栅运算放大器提供4个偏置电压。
46.参照图1所示，本技术的实施例提供了一种偏置电路的结构示意图，该偏置电路10中，电流源bias的第一端连接电源vdd，电流源bias的第二端连接电阻r1的第一端，电阻r1的第二端连接晶体管n12的第一端，晶体管n12的第二端连接晶体管n11的第一端，晶体管n11的第二端连接地gnd。其中，电流源bias的第二端还通过节点bnc连接至晶体管n12的控制端，电阻r1的第二端还通过节点bn连接至晶体管n11的控制端。晶体管p13的第一端连接至电源vdd，晶体管p13的第二端连接晶体管n14的第一端，晶体管n14的第二端连接晶体管n13的第一端，晶体管n13的第二端连接地gnd，其中，晶体管p13的控制端通过节点bpc连接至晶体管p13的第二端。晶体管p11的第一端连接电源vdd，晶体管p11的第二端连接晶体管p12的第一端，晶体管p12的第二端连接晶体管n16的第一端，晶体管n16的第二端连接晶体管n15的第一端，晶体管n15的第二端连接地gnd，其中，晶体管p11的控制端通过节点bp连接至晶体管p12的第二端，晶体管p12的控制端连接至节点bpc。晶体管n13的控制端以及晶体管n15的控制端连接至节点bn，晶体管n14的控制端与晶体管n16的控制端连接至节点bnc。
47.需要说明的是，晶体管n11、晶体管n12、晶体管n13、晶体管n14、晶体管n15以及晶体管n16为n型晶体管；晶体管p11、晶体管p12以及晶体管p13为p型晶体管。
48.其中，电流源bias的第二端输出电流i1，电流i1传输至节点bnc，为节点bnc进行充电，以使得晶体管n12、晶体管n14以及晶体管n16的控制端的电压升高至高电压，晶体管n12、晶体管n14以及晶体管n16导通。同时，电流i1通过电阻r1传输至节点bn，为节点bn进行充电，以使得晶体管n11、晶体管n13以及晶体管n15的控制端的电压升高至高电压，晶体管n11、晶体管n13以及晶体管n15导通。此时，该偏置电路10中形成自电源vdd流经电流源bias、电阻r1、晶体管n12以及晶体管n11至地gnd的第一条电流通路。在晶体管n14和晶体管n13导通时，可以对节点bpc进行放电，以使得晶体管p13的控制端的电压降低至低电压，晶体管p13和晶体管p12导通，那么该偏置电路10中形成自电源vdd流经晶体管p13、晶体管n14以及晶体管n13至地gnd的第二条电流通路。在晶体管n15和晶体管n16导通时，可以对节点bp进行放电，以使得晶体管p11的控制端的电压降低至低电压，晶体管p11导通，那么该偏置电路10中形成自电源vdd流经晶体管p11、晶体管p12、晶体管n6以及晶体管n15至地gnd的第三条电流通路。
49.需要说明的是，图1所示的偏置电路10中，晶体管n13以及晶体管15的尺寸与晶体管n11的尺寸相同，并且晶体管n14以及晶体管16的尺寸与晶体管n12的尺寸相同，其中，尺
寸相同表示晶体管的电子迁移率、沟道长度、沟道宽度等基础参数相同，并且晶体管n12和晶体管n11与晶体管n14和晶体管n13构成电流镜，晶体管n14和晶体管n13与晶体管n16和晶体管n15也构成电流镜，那么在上述的第一条电流通路、第二条电流通路以及第三条电流通路上所流经的电流大小均为i1时，节点bnc输出偏置电压vbnc，节点bn输出偏置电压vbn，节点bpc输出偏置电压vbpc，节点bp输出偏置电压vbp。通过晶体管的栅极电压与漏极电流之间的关系：
[0050][0051]
其中，id是晶体管的漏极电流，也就是流经晶体管的电流；vgs是晶体管的栅极和源极之间的电压；vth是晶体管的阈值电压；l是晶体管的沟道长度；w是晶体管的沟道宽度；μ是晶体管中的电子迁移率，不同材料制作的晶体管的电子迁移率不同，相同材料制作的晶体管的电子迁移率相同，对于固定材料制作而成的晶体管而言，其电子迁移率是一个常数；c
ox
是晶体管的介电常数。
[0052]
由此上述公式可知，在晶体管n11中，晶体管n11的vgs为：
[0053][0054]
同理也可求出晶体管p11的vgs和晶体管p13的vgs。并且，晶体管n11的第二端接地(该第二端为源极)，则节点bn的电压vbn就是晶体管n11的vgs，那么节点bnc的电压vbnc为vbn+r1*i1。节点bpc的电压vbpc为晶体管p13的vgs减去电源电压vdd，节点bp的电压vbp为晶体管p11的vgs减去电源电压vdd。其中，偏置电压vbnc大于偏置电压vbn，并且在偏置电路10中，晶体管p13和晶体管p11的尺寸不同，并使得偏置电压vbp大于偏置电压vbpc。
[0055]
参照图2所示，本技术的实施例提供了共源共栅运算放大器20的结构示意图，该共源共栅运算放大器20中，电流源iss的第一端连接电源vdd，电流源iss的第二端连接晶体管p21的第一端以及晶体管p22的第一端，晶体管p21的控制端形成共源共栅运算放大器20的第一输入端子，晶体管p21的第二端连接至节点x，晶体管p22的控制端形成共源共栅运算放大器20的第二输入端子，晶体管p22的第二端连接至节点y。其中，晶体管p25的第一端连接电源vdd，晶体管p25的第二端连接晶体管p23的第一端，晶体管p23的第二端连接晶体管n21的第一端，晶体管n21的第二端连接晶体管n23的第一端，晶体管n23的第二端连接地gnd；晶体管p26的第一端连接电源vdd，晶体管p26的第二端连接晶体管p24的第一端，晶体管p24的第二端连接晶体管n22的第一端，晶体管n22的第二端连接晶体管n24的第一端，晶体管n24的第二端连接地gnd。并且，晶体管n21的第一端形成共源共栅运算放大器20的第一输出端子，晶体管n22的第一端形成共源共栅运算放大器20的第二输出端子。晶体管p25的控制端以及晶体管p26的控制端接收偏置电路10输出的偏置电压vbp，晶体管p23的控制端以及晶体管p24的控制端接收偏置电路10输出的偏置电压vbpc，晶体管n21的控制端以及晶体管n22的控制端接收偏置电路10输出的偏置电压vbnc，晶体管n23的控制端以及晶体管n24的控制端接收偏置电路10输出的偏置电压vbn。
[0056]
该共源共栅运算放大器20，自第一输入端子和第二输入端子，接收模拟信号，并且，偏置电压vbn控制晶体管n23以及晶体管n24开启，偏置电压vbnc控制晶体管n21以及晶体管n22开启，偏置电压vbpc控制晶体管p23以及晶体管p24开启，偏置电压vbp控制晶体管
p25以及晶体管p26开启时，共源共栅运算放大器20，即可将接收到的模拟信号放大预定的倍数，并从第一输出端子和第二输出端子输出放大了预定倍数后的模拟信号。
[0057]
示例性的，共源共栅运算放大器20将接收到的模拟信号放大预定倍数，该预定倍数不仅与偏置电压vbp、偏置电压vbpc、偏置电压vbnc以及偏置电压vbn的大小相关，也与流经共源共栅运算放大器20中的各个晶体管的电流相关。由于偏置电压vbp、偏置电压vbpc、偏置电压vbnc以及偏置电压vbn是由偏置电路10决定，那么可以通过设置晶体管n21的尺寸以及晶体管n22的尺寸与晶体管n12的尺寸之间的比例大小，设置晶体管n23的尺寸以及晶体管n24的尺寸与晶体管n11的尺寸之间的比例大小，设置晶体管p23的尺寸以及晶体管p24的尺寸与晶体管p12的尺寸之间的比例大小，设置晶体管p25的尺寸以及晶体管p26的尺寸与晶体管p11的尺寸之间的比例大小，以使得共源共栅运算放大器20正常工作。上述的晶体管的尺寸通常包括栅的宽度、沟道的长度等。更具体的，参照图2所示，图2中的晶体管n23的尺寸与晶体管n24的尺寸相同，并且晶体管n23的尺寸与晶体管n12的尺寸之间的比例大小为10:1；图2中的晶体管n21的尺寸与晶体管n22的尺寸相同，并且晶体管n21的尺寸与晶体管n11的尺寸之间的比例大小为5:1；图2中的晶体管p23的尺寸与晶体管p24的尺寸相同，并且晶体管p23的尺寸与晶体管p12的尺寸之间的比例大小为5:1；图2中的晶体管p25的尺寸与晶体管p26的尺寸相同，并且晶体管p25的尺寸与晶体管p11的尺寸之间的比例大小为5:1。
[0058]
需要说明的是，上述的共源共栅运算放大器20是以折叠式共源共栅运算放大器为例进行说明，在另一些实施例中，上述的偏置电路10也可以与套筒式共源共栅运算放大器连接，并且为套筒式共源共栅运算放大器提供偏置电压vbn、偏置电压vbnc、偏置电压vbpc以及偏置电压vbp。本技术的实施例对共源共栅运算放大器的形式不做限定。
[0059]
其中，在偏置电路10的设计中，为了使得上述的偏置电压满足要求，往往需要将电阻r1的阻值设置的足够大，才能使得偏置电压vbnc达到要求，在电阻r1的阻值变大的同时，电阻r1的面积也会变大，同时由于制作工艺的限制，电阻r1的制造偏差往往比较大，而且偏置电压vbnc与电阻r1的阻值相关，在电阻r1的制造偏差较大时，偏置电压vbnc将发生改变，以使得偏置电路10生成的偏置电压vbnc不符合要求，与该偏置电路10连接的共源共栅运算放大器20也不能正常工作。
[0060]
为了避免现有的偏置电路中的电阻对偏置电压的影响，本技术的实施例提供了一种偏置电路，参照图3所示，该偏置电路30包括：电流源bias、上拉模块35、第一控制模块31、第二控制模块32、第三控制模块33、第四控制模块34、以及确定模块36。
[0061]
其中，电流源bias的第一端连接第一电压端，电流源bias的第二端连接上拉模块35的控制端、第二控制模块32的控制端以及第一控制模块31的第一端。
[0062]
上拉模块35的第一端连接第一电压端，上拉模块35的第二端连接第一控制模块31的控制端。
[0063]
第一控制模块31的第二端连接第二控制模块32的第一端，第一控制模块31的第三端连接第三控制模块33的第二端，第一控制模块31的第四端连接第二控制模块32的第三端，第一控制模块31的第五端连接确定模块36的第二端，第一控制模块31的第六端连接第二电压端，第一控制模块31的第七端连接第四控制模块34的第二端，第一控制模块31的第八端连接第二控制模块32的第五端。
[0064]
第二控制模块32的第二端连接第二电压端，第二控制模块32的第四端连接第二电压端，第二控制模块32的第六端连接第二电压端。
[0065]
第三控制模块33的第一端连接第一电压端，第三控制模块33的控制端连接第三控制模块33的第二端、确定模块36的第二控制端以及第四控制模块34的第二控制端。
[0066]
第四控制模块34的第一端连接第一电压端，第四控制模块34的第一控制端连接确定模块36的第一控制端以及第四控制模块34的第二端。
[0067]
确定模块36的第一端连接第一电压端。
[0068]
其中，电流源bias，被配置为在电流源bias的第二端输出预定电流i300，以向第二控制模块32的控制端以及上拉模块35的控制端充电。具体的，电流源bias为第二控制模块32的控制端以及上拉模块35的控制端充电，充电使得第二控制模块32的控制端以及上拉模块35的控制端的电压升高，在第二控制模块32的控制端的电压升高至第一电压时即可进入工作状态，在上拉模块35的控制端的电压升高至第二电压时即可进入工作状态。其中，第一电压和第二电压可以相同也可以不同。
[0069]
第二控制模块32，被配置为在第二控制模块32的控制端的电压达到第一电压后，将第二控制模块32的第一端与第二控制模块32的第二端导通，将第二控制模块32的第三端与第二控制模块32的第四端导通，将第二控制模块32的第五端与第二控制模块32的第六端导通。
[0070]
上拉模块35，被配置为在上拉模块35的控制端的电压达到第二电压后，将上拉模块35的第一端与上拉模块35的第二端导通，以向第一控制模块31的控制端充电。具体的，在上拉模块35的控制端的电压达到第二电压后，将上拉模块35的第一端与上拉模块35的第二端导通，并且上拉模块35的第一端连接至第一电压端，上拉模块35的第二端连接至第一控制模块31的控制端。那么此时的第一控制模块31的控制端，通过上拉模块35连接至第一电压端，在第一电压端为电源vdd时，第一电压端向第一控制模块31的控制端充电，充电使得第一控制模块31的控制端的电压升高，在第一控制模块31的控制端的电压升高至第三电压时，第一控制模块31即可进入工作状态。示例性的，可以调整上拉模块35的内部结构以使得第二电压变小，则上拉模块35的控制端的电压可以尽快达到第二电压，上拉模块35的第一端和上拉模块35的第二端可以更早地导通，更迅速地对第一控制模块31的控制端充电，那么第一控制模块31的控制端的电压也可以更早的达到第三电压。
[0071]
第一控制模块31，被配置为在第一控制模块31的控制端的电压达到第三电压后，将第一控制模块31的第一端与第一控制模块31的第二端导通，将第一控制模块31的第三端与第一控制模块31的第四端导通，将第一控制模块31的第五端与第一控制模块31的第六端导通，将第一控制模块31的第七端与第一控制模块31的第八端导通，以向第三控制模块33的第二端放电，向第四控制模块34的第二端放电。具体的，在第二控制模块32的控制端的电压达到第一电压后，第二控制模块32的第三端与第二控制模块32的第四端导通；在第一控制模块31的控制端的电压达到第三电压后，第一控制模块31的第三端与第一控制模块31的第四端导通。其中，第二控制模块32的第四端连接第二电压端，在第二电压端为地gnd时，第二电压端向第三控制模块33的第二端放电，并且第三控制模块33的第二端连接第三控制模块33的控制端，放电使得第三控制模块33的控制端的电压降低，在第三控制模块33的控制端的电压降低至第四电压时，第三控制模块33进入工作状态。由于第三控制模块33的第二
端还连接第四控制模块34的第二控制端以及确定模块36的第二控制端，因此也可以向第四控制模块34的第二控制端以及确定模块36的第二控制端放电，以使得第四控制模块34的第二控制端的电压降低至第五电压，确定模块36的第二控制端的电压降低至第七电压。在第二控制模块32的控制端的电压达到第一电压后，第二控制模块32的第五端与第二控制模块32的第六端导通；在第一控制模块31的控制端的电压达到第三电压后，第一控制模块31的第七端与第一控制模块31的第八端导通。其中，第二控制模块32的第六端连接第二电压端，在第二电压端为地gnd时，第二电压端向第四控制模块34的第二端放电，并且第四控制模块34的第二端连接第四控制模块34的第一控制端，放电使得第四控制模块34的第一控制端的电压降低，在第四控制模块34的第一控制端的电压降低至第六电压并且第四控制模块34的第二控制端的电压降低至第五电压后，第四控制模块34进入工作状态。其中，第四控制模块34的第二端连接还连接确定模块36的第一控制端，因此也可以向确定模块36的第一控制端放电，放电使得确定模块36的第一控制端的电压降低，确定模块36的第一控制端的电压降低至第八电压并且确定模块36的第二控制端的电压降低至第七电压后，确定模块36进入工作状态。
[0072]
第三控制模块33，被配置为在第三控制模块33的控制端的电压达到第四电压后，将第三控制模块33的第一端与第三控制模块33的第二端导通；第四控制模块34，被配置为在第四控制模块34的第二控制端的电压达到第五电压，第四控制模块34的第一控制端的电压达到第六电压后，将第四控制模块34的第一端与第四控制模块34的第二端导通；确定模块36，被配置为在确定模块36的第二控制端的电压达到第七电压，确定模块36的第一控制端的电压达到第八电压后，将确定模块36的第一端与确定模块36的第二端导通。
[0073]
至此，上述的偏置电路30中将形成自第一电压端流经电流源bias、第一控制模块31的第一端和第一控制模块31的第二端以及第二控制模块32的第一端和第二控制模块32的第二端至第二电压端的第四条电流通路，将形成自第一电压端流经第三控制模块33的第一端和第三控制模块33的第二端、第一控制模块31的第三端和第一控制模块31的第四端以及第二控制模块32的第三端和第二控制模块32的第四端至第二电压端的第五条电流通路，将形成自第一电压端流经第四控制模块34的第一端和第四控制模块34的第二端、第一控制模块31的第七端和第一控制模块31的第八端以及第二控制模块32的第五端和第二控制模块32的第六端至第二电压端的第六条电流通路，将形成自第一电压端流经确定模块36的第一端和确定模块36的第二端以及第一控制模块31的第五端和第一控制模块31的第六端至第二电压端的第七条电流通路。并且第五条电流通路的电流、第六条电流通路的电流以及第七条电流通路的电流与第四条电流通路的电流呈预定比例。
[0074]
当第一控制模块31的第六端的电流达到预定电流i300的α倍后，将第一控制模块31的控制端输出的第一偏置电压，输出至共源共栅运算放大器的第一晶体管，第一晶体管为共源共栅运算放大器中共源共栅结构中的n型的晶体管。具体的，上述的α在不同的偏置电路30中可以不同也可以相同，α的具体数值在设计偏置电路30时已经确定，那么在第一控制模块31的第六端的电流达到预定电流i300的α倍以后，表示当前的第七条电流通路的电流满足条件，此时的偏置电路30就可以将第一控制模块31的控制端输出的第一偏置电压，输出至共源共栅运算放大器的第一晶体管，参照图2所示的共源共栅运算放大器20，该第一偏置电压即是偏置电压vbnc，第一晶体管包括晶体管n21以及晶体管n22，晶体管n21以及晶
体管n22是共源共栅运算放大器20中的共源共栅结构中的n型的晶体管。
[0075]
当第二控制模块32的第二端的电流达到预定电流i300后，将第二控制模块32的控制端输出的第二偏置电压，输出至共源共栅运算放大器的第二晶体管，第一晶体管通过第二晶体管连接地，并且第二晶体管为n型。具体的，在第二控制模块32的第二端的电流达到预定电流i300后，也就表示第四条电流通路的电流满足条件，此时的偏置电路30就可以将第二控制模块32的控制端输出的第二偏置电压，输出至共源共栅运算放大器的第二晶体管，参照图2所示的共源共栅运算放大器20，该第二偏置电压即是偏置电压vbn，第二晶体管包括晶体管n23以及晶体管n24，晶体管n21通过晶体管n23连接地，晶体管n22通过晶体管n24连接地，晶体管n23以及晶体管n24为n型晶体管。
[0076]
当第二控制模块32的第四端的电流达到预定电流i300的β倍后，将第三控制模块33的控制端输出的第三偏置电压，输出至共源共栅运算放大器的第三晶体管，第三晶体管为共源共栅运算放大器中共源共栅结构中的p型的晶体管。具体的，上述的β在不同的偏置电路30中可以不同也可以相同，β的具体数值在设计偏置电路30时已经确定，那么在第二控制模块32的第四端的电流达到预定电流i300的β倍以后，表示当前的第五条电流通路的电流满足条件，此时的偏置电路30就可以将第三控制模块33的控制端输出的第三偏置电压，输出至共源共栅运算放大器的第三晶体管，参照图2所示的共源共栅运算放大器20，该第三偏置电压即是偏置电压vbpc，第三晶体管包括晶体管p23以及晶体管p24，晶体管p23以及晶体管p24是共源共栅运算放大器20中的共源共栅结构中的p型的晶体管。
[0077]
当第二控制模块32的第六端的电流达到预定电流i300的γ倍后，将第四控制模块34的第一控制端输出的第四偏置电压，输出至共源共栅运算放大器的第四晶体管，所述第三晶体管通过所述第四晶体管连接电源，并且所述第四晶体管为p型。具体的，上述的γ在不同的偏置电路30中可以不同也可以相同，γ的具体数值在设计偏置电路30时已经确定，那么在第二控制模块32的第六端的电流达到预定电流i300的γ倍以后，表示当前的第六条电流通路的电流满足条件，此时的偏置电路30就可以将第四控制模块34的第一控制端输出的第四偏置电压，输出至共源共栅运算放大器的第四晶体管，参照图2所示的共源共栅运算放大器20，该第四偏置电压即是偏置电压vbp，第四晶体管包括晶体管p25以及晶体管p26，晶体管p23通过晶体管p25连接电源vdd，晶体管p24通过晶体管p26连接电源vdd，晶体管p25以及晶体管p26为p型晶体管。
[0078]
在上述的偏置电路中，首先，在结构上该偏置电路具有如下结构以及连接关系：电流源的第一端连接第一电压端，电流源的第二端连接第一控制模块的第一端，第一控制模块的第二端连接第二控制模块的第一端，第二控制模块的第二端连接第二电压端，并且电流源的第二端还连接第二控制模块的控制端以及上拉模块的控制端，上拉模块的第一端连接第一电压端，上拉模块的第二端连接第一控制模块的控制端。基于上述的连接关系，该偏置电路在功能包括：在电流源的第二端输出预定电流向第二控制模块的控制端以及上拉模块的控制端充电时，在第二控制模块的控制端的电压升高至第一电压时，将第二控制模块的第一端与第二控制模块的第二端导通，在上拉模块的控制端的电压升高至第二电压时，将上拉模块的第一端和上拉模块的第二端导通，以使得第一电压端通过上拉模块向第一控制模块的控制端充电，在第一控制模块的控制端的电压升高至第三电压时，将第一控制模块的第一端与第一控制模块的第二端导通，那么该偏置电路将形成自第一电压端流经电流
源、第一控制模块的第一端和第一控制模块的第二端以及第二控制模块的第一端和第二控制模块的第二端至第二电压端的第四条电流通路。
[0079]
其次，在结构上该偏置电路还具有如下结构以及连接关系：第三控制模块的第一端连接至第一电压端，第三控制模块的控制端连接至第三控制模块的第二端，第三控制模块的第二端连接第一控制模块的第三端，第一控制模块的第四端连接第二控制模块的第三端，第二控制模块的第四端连接第二电压端。基于上述的连接关系，该偏置电路在功能包括：在第二控制模块的控制端的电压达到第一电压后，第二控制模块的第三端与第二控制模块的第四端导通，在第一控制模块的控制端的电压达到第三电压时，第一控制模块的第三端与第一控制模块的第四端导通，则第三控制模块的第二端将通过第一控制模块的第三端和第一控制模块的第四端以及第二控制模块的第三端和第二控制模块的第四端连接第二电压端，第二电压端向第三控制模块的第二端放电，也向第三控制模块的控制端放电，在第三控制模块的控制端的电压达到第四电压后，第三控制模块的第一端以及第三控制模块的第二端导通，那么该偏置电路将形成自第一电压端流经第三控制模块的第一端和第三控制模块的第二端、第一控制模块的第三端和第一控制模块的第四端以及第二控制模块的第三端和第二控制模块的第四端至第二电压端的第五条电流通路。
[0080]
再次，在结构上该偏置电路还具有如下结构以及连接关系：第四控制模块的第一端连接至第一电压端，第四控制模块的第一控制端连接至第四控制模块的第二端，第四控制模块的第二控制端连接至第三控制模块的控制端，第四控制模块的第二端连接第一控制模块的第七端，第一控制模块的第八端连接第二控制模块的第五端，第二控制模块的第六端连接第二电压端。基于上述的连接关系，该偏置电路在功能包括：在第二控制模块的控制端的电压升高至第一电压后，第二控制模块的第五端与第二控制模块的第六端导通，在第一控制模块的控制端的电压升高至第三电压后，第一控制模块的第七端与第一控制模块的第八端导通，则第四控制模块的第二端将通过第一控制模块的第七端和第一控制模块的第八端以及第二控制模块的第五端和第二控制模块的第六端连接第二电压端，第二电压端向第四控制模块的第二端放电，也向第四控制模块的第一控制端放电，在第四控制模块的第一控制端的电压达到第六电压，第四控制模块的第二控制端电压达到第五电压后，第四控制模块的第一端以及第四控制模块的第二端导通，那么该偏置电路将形成自第一电压端流经第四控制模块的第一端和第四控制模块的第二端、第一控制模块的第七端和第一控制模块的第八端以及第二控制模块的第五端和第二控制模块的第六端至第二电压端的第六条电流通路。
[0081]
另外，在结构上该偏置电路还具有如下结构以及连接关系：确定模块的第一端连接第一电压端，确定模块的第一控制端连接第四控制模块的第一控制端，确定模块的第二控制端连接第三控制模块的控制端，确定模块的第二端连接第一控制模块的第五端，第一控制模块的第六端连接第二电压端。基于上述的连接关系，该偏置电路在功能包括：在第一控制模块的控制端的电压升高至第三电压时，将第一控制模块的第五端与第一控制模块的第六端导通，在确定模块的第一控制端的电压达到第八电压，确定模块的第二控制端电压达到第七电压后，确定模块的第一端以及确定模块的第二端导通，那么该偏置电路将形成自第一电压端流经确定模块的第一端和确定模块的第二端以及第一控制模块的第五端和第一控制模块的第六端至第二电压端的第七条电流通路。也就表示，在上述的偏置电路中，
不需要再设置电阻即可形成四条电流通路，四条通路的形成即可确定偏置电压，避免了现有的偏置电路中因为设置电阻所消耗的面积，提高了偏置电路的可靠性并且降低了偏置电路的设计难度。
[0082]
并且该偏置电路预先设置好α、β以及γ的数值，当第一控制模块的第六端的电流达到预定电流的α倍后，将第一控制模块的控制端输出的第一偏置电压，输出至共源共栅运算放大器的第一晶体管，第一晶体管为共源共栅运算放大器中共源共栅结构中的n型的晶体管，当第二控制模块的第二端的电流达到预定电流后，将第二控制模块的控制端输出的第二偏置电压，输出至共源共栅运算放大器的第二晶体管，第一晶体管通过第二晶体管连接地，并且第二晶体管为n型；当第二控制模块的第四端的电流达到预定电流的β倍后，将第三控制模块的控制端输出的第三偏置电压，输出至共源共栅运算放大器的第三晶体管，第三晶体管为共源共栅运算放大器中共源共栅结构中的p型的晶体管；当第二控制模块的第六端的电流达到预定电流的γ倍后，将第四控制模块的第一控制端输出的第四偏置电压，输出至共源共栅运算放大器的第四晶体管，第三晶体管通过第四晶体管连接电源，并且第四晶体管为p型。也就表示，当前的偏置电路不需要设置电阻，仅需要调整第五条电流通路的电流、第六条电流通路的电流以及第七条电流通路的电流与第四条电流通路的电流之间的比例关系，也就是上述的α、β以及γ的数值，即可确定四个偏置电压。
[0083]
参照图4所示，在另一些实施例中，为了使得第三控制模块33的控制端的电压能快速降低至第三电压，在偏置电路30中包括下拉模块37，下拉模块37的控制端连接第四控制模块34的第二端，下拉模块37的第一端连接第三控制模块33的控制端，下拉模块37的第二端连接第二电压端；下拉模块37，被配置为在下拉模块37的控制端的电压达到第九电压后，将下拉模块37的第一端与下拉模块37的第二端导通，以向第三控制模块33的控制端放电。具体的，由于第三控制模块33的控制端还连接至第三控制模块33的第二端，第二电压端通过第一控制模块31的第三端和第一控制模块31的第四端以及第二控制模块32的第三端和第二控制模块32的第四端向第三控制模块33的控制端放电，形成第三控制模块33的控制端的第一条放电通路。并且在第二电压端通过第一控制模块31的第七端和第一控制模块31的第八端以及第二控制模块32的第五端和第二控制模块32的第六端向第四控制模块34的第二端放电，下拉模块37的控制端也会放电，放电使得下拉模块37的控制端的电压降低，在下拉模块37的控制端的电压降低至第九电压后，将下拉模块37的第一端与下拉模块37的第二端导通，并且下拉模块37的第一端连接至第三控制模块33的控制端，下拉模块37的第二端连接至第二电压端。那么此时的第三控制模块33的控制端，通过下拉模块37连接至第二电压端，在第二电压端为地gnd时，第二电压端向第三控制模块33的控制端放电，形成第三控制模块33的控制端的第二条放电通路。放电使得第三控制模块33的控制端的电压降低，此时的第三控制模块33的控制端可以通过两条放电通路进行放电，以使得第三控制模块33的控制端的电压更快地降低至第四电压，第三控制模块33即可更快地进入工作状态。
[0084]
示例性的，参照图5所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。偏置电路30中的第二控制模块32包括晶体管n321、晶体管n322以及晶体管n323；晶体管n321的第一端连接第二控制模块32的第一端，晶体管n321的第二端连接第二控制模块32的第二端，晶体管n322的第一端连接第二控制模块32的第三端，晶体管n322的第二端连接第二控制模块32的第四端，晶体管n323的第一端连接第二控制模块32的第五端，晶体管
n323的第二端连接第二控制模块32的第六端；晶体管n321的控制端、晶体管n322的控制端以及晶体管n323的控制端连接第二控制模块32的控制端；晶体管n321、晶体管n322以及晶体管n323在第二控制模块32的控制端的电压达到第一电压后导通，晶体管n321在第二控制模块32的第二端的电流达到预定电流后饱和。具体的，晶体管n321、晶体管n322以及晶体管n323以n型晶体管为例，在电流源bias传输预定电流i300向第二控制模块32的控制端充电，以使得晶体管n321的控制端、晶体管n322的控制端以及晶体管n323的控制端的电压升高，当晶体管n321的控制端、晶体管n322的控制端以及晶体管n323的控制端的电压升高至第一电压后，晶体管n321、晶体管n322以及晶体管n323导通。在晶体管n322的尺寸以及晶体管n323的尺寸与晶体管n321的尺寸相同时，该第一电压可以是晶体管n321的阈值电压；在晶体管n322的尺寸以及晶体管n323的尺寸与晶体管n321的尺寸不相同时，该第一电压可以是晶体管n321、晶体管n322以及晶体管n323中的阈值电压最大的一个晶体管的阈值电压。其中第一电压端为电源vdd，在自电源vdd流经电流源、第一控制模块31的第一端和第一控制模块31的第二端以及晶体管n321至地gnd的第四条电流通路的电流为预定电流i300后，表示第四条电流通路的电流符合要求，此时的晶体管n321饱和，可以将第二控制模块32的控制端输出的第二偏置电压，输出至图2所示的共源共栅运算放大器20的第二晶体管，示例性的，该第二偏置电压的具体数值可以将晶体管n321的各个参数代入上述公式2计算，参照图2所示该第二偏置电压为偏置电压vbn，第二晶体管包括晶体管n23和晶体管n24，并且晶体管n23的尺寸和晶体管n24的尺寸与晶体管n321的尺寸呈预定比例关系。
[0085]
示例性的，参照图6所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。偏置电路30中的上拉模块35包括晶体管n351；晶体管n351的第一端连接上拉模块35的第一端，晶体管n351的第二端连接上拉模块35的第二端，晶体管n351的控制端连接上拉模块35的控制端，晶体管n351在上拉模块35的控制端的电压达到第二电压后导通。具体的，晶体管n351以n型晶体管为例，第一电压端为电源vdd，电流源bias的第二端传输预定电流i300向上拉模块35的控制端充电，以使得晶体管n351的控制端的电压升高，当晶体管n351的控制端的电压升高至第二电压后，晶体管n351导通，该第二电压为晶体管n351的阈值电压。其中，电源vdd通过晶体管n351向第一控制模块31的控制端充电，使得第一控制模块31的控制端的电压升高。示例性的，在晶体管n351的控制端的阈值电压更小时，晶体管n351可以更快地导通，以使得电源vdd能更快地通过晶体管n351向第一控制模块31的控制端充电，第一控制模块31的控制端的电压升高得更快。并且由于晶体管n351的第一端连接电源vdd，而晶体管n351的第二端没有连接至地gnd，也使得晶体管n351中不产生静态电流，也没有功耗的损失。
[0086]
示例性的，参照图7所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。偏置电路30中的第一控制模块31包括晶体管n311、晶体管n312、晶体管n313以及晶体管n314；晶体管n311的第一端连接第一控制模块31的第一端，晶体管n311的第二端连接第一控制模块31的第二端，晶体管n312的第一端连接第一控制模块31的第三端，晶体管n312的第二端连接第一控制模块31的第四端，晶体管n313的第一端连接第一控制模块31的第五端，晶体管n313的第二端连接第一控制模块31的第六端，晶体管n314的第一端连接第一控制模块31的第七端，晶体管n314的第二端连接第一控制模块31的第八端，晶体管n311的控制端、晶体管n312的控制端、晶体管n313的控制端以及晶体管n314的控制端连接第一控制
模块31的控制端；晶体管n311、晶体管n312、晶体管n313以及晶体管n314在第一控制模块31的控制端的电压达到第三电压后导通，晶体管n313在第一控制模块31的第六端的电流达到预定电流i300的α倍后饱和。具体的，晶体管n311、晶体管n312、晶体管n313以及晶体管n314以n型晶体管为例，第一电压端为电源vdd，那么在上拉模块35的第一端与上拉模块35的第二端导通时，电源vdd向第一控制模块31的控制端充电，以使得晶体管n311的控制端、晶体管n312的控制端、晶体管n313的控制端以及晶体管n314的控制端的电压升高，当晶体管n311的控制端、晶体管n312的控制端、晶体管n313的控制端以及晶体管n314的控制端的电压升高至第三电压后，晶体管n311、晶体管n312、晶体管n313以及晶体管n314导通。在晶体管n312的尺寸、晶体管n313的尺寸以及晶体管n314与晶体管n311的尺寸不相同时，该第三电压可以是晶体管n311、晶体管n312、晶体管n313以及晶体管n314中的阈值电压最大的一个晶体管的阈值电压。其中，在自电源vdd流经确定模块36的第一端和确定模块36的第二端、晶体管n313至地gnd的第七条电流通路的电流为预定电流i300的α倍后，表示第七条电流通路的电流符合要求，此时的晶体管n313饱和，可以将第一控制模块31的控制端输出的第一偏置电压，输出至图2所示的共源共栅运算放大器20的第一晶体管，示例性的，该第一偏置电压的具体数值可以通过将晶体管n313的各个参数代入上述公式2计算，参照图2所示该第一偏置电压为偏置电压vbnc，第一晶体管包括晶体管n21和晶体管n22，并且晶体管n21的尺寸和晶体管n22的尺寸与晶体管n311的尺寸呈预定比例关系。
[0087]
示例性的，参照图8所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。偏置电路30中的第三控制模块33包括晶体管p331，晶体管p331的第一端连接第三控制模块33的第一端，晶体管p331的第二端连接第三控制模块33的第二端，晶体管p331的控制端连接第三控制模块33的控制端，晶体管p331在第三控制模块33的控制端电压达到第四电压后导通，并且在第二控制模块32的第四端的电流达到预定电流i300的β倍后饱和。具体的，晶体管p331是以p型晶体管为例，第二电压端为地gnd，那么在第一控制模块31的第三端和第一控制模块31的第四端导通，第二控制模块32的第三端与第二控制模块32的第四端导通时，地gnd对晶体管p331的第二端放电，由于晶体管p331的控制端连接晶体管p331的第二端，以使得晶体管p331的控制端的电压降低，当晶体管p331的控制端的电压降低至第四电压后，晶体管p331导通，该第四电压为晶体管p331的阈值电压。其中第一电压端为电源vdd，在自电源vdd流经晶体管p331、第一控制模块31的第三端和第一控制模块31的第四端以及第二控制模块32的第三端和第二控制模块32的第四端至地gnd的第五条电流通路的电流为预定电流i300的β倍后，表示第五条电流通路的电流符合要求，此时的晶体管p331饱和，可以将第三控制模块33的控制端输出的第三偏置电压，输出至图2所示的共源共栅运算放大器20的第三晶体管，示例性的，晶体管p331的栅极和源极之间的电压vgs的具体数值可以通过将晶体管p331的各个参数代入上述公式2计算，那么第三偏置电压的具体数值为晶体管p331的栅极和源极之间的电压vgs减去电源电压vdd，参照图2所示该第三偏置电压为偏置电压vbpc，第三晶体管包括晶体管p23和晶体管p24。
[0088]
示例性的，参照图9所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。偏置电路30中的第四控制模块34包括晶体管p341以及晶体管p342；晶体管p341的第一端连接第四控制模块34的第一端，晶体管p341的第二端连接晶体管p342的第一端，晶体管p342的第二端连接第四控制模块34的第二端，晶体管p341的控制端连接第四控制模块34的
第一控制端，晶体管p342的控制端连接第四控制模块34的第二控制端；晶体管p342在第四控制模块34的第二控制端的电压达到第五电压后导通，晶体管p341在第四控制模块34的第一控制端的电压达到第六电压后导通，晶体管p341在第二控制模块32的第六端的电流达到预定电流的γ倍后饱和。具体的，晶体管p341和晶体管p342是以p型晶体管为例，第二电压端为地gnd，那么在第一控制模块31的第七端和第一控制模块31的第八端导通，第二控制模块32的第五端与第二控制模块32的第六端导通时，地gnd对第四控制模块34的第二端放电，由于第四控制模块34的第二端连接第四控制模块34的第一控制端，以使得晶体管p341的控制端的电压降低，当晶体管p341的控制端的电压降低至第六电压，并且第四控制模块34的第二控制端与第三控制模块33的控制端连接，晶体管p342的控制端的电压降低至第五电压后，晶体管p341和晶体管p342导通，该第五电压为晶体管p342的阈值电压，第六电压为晶体管p341的阈值电压。其中第一电压端为电源vdd，在自电源vdd流经晶体管p341、晶体管p342、第一控制模块31的第七端和第一控制模块31的第八端以及第二控制模块32的第五端和第二控制模块32的第六端至地gnd的第六条电流通路的电流为预定电流i300的γ倍后，表示第六条电流通路的电流符合要求，此时的晶体管p341饱和，可以将第四控制模块34的第一控制端输出的第四偏置电压，输出至图2所示的共源共栅运算放大器20的第四晶体管，示例性的，晶体管p341的栅极和源极之间的电压vgs的具体数值可以通过将晶体管p341的各个参数代入上述公式2计算，那么第三偏置电压的具体数值为晶体管p341的栅极和源极之间的电压vgs减去电源电压vdd，参照图2所示该第四偏置电压为偏置电压vbp，第四晶体管包括晶体管p25和晶体管p26，并且晶体管p25的尺寸和晶体管p26的尺寸与晶体管p341的尺寸呈预定比例关系，晶体管p23的尺寸和晶体管p24的尺寸与晶体管p342的尺寸呈预定比例关系。
[0089]
示例性的，参照图10所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。偏置电路30中的确定模块36包括晶体管p361以及晶体管p362；晶体管p361的第一端连接确定模块36的第一端，晶体管p361的第二端连接晶体管p362的第一端，晶体管p362的第二端连接确定模块36的第二端，晶体管p361的控制端连接确定模块36的第一控制端，晶体管p362的控制端连接确定模块36的第二控制端；晶体管p362在确定模块36的第二控制端的电压达到第七电压后导通，晶体管p361以及确定模块36的第一控制端的电压达到第八电压后导通。具体的，晶体管p361和晶体管p362是以p型晶体管为例，第二电压端为地gnd，其中确定模块36的第一控制端连接第四控制模块34的第一控制端，确定模块36的第二控制端连接第三控制模块33的控制端，那么当晶体管p361的控制端的电压降低至第八电压，并且晶体管p362的控制端的电压降低至第七电压后，晶体管p361和晶体管p362导通，该第七电压为晶体管p362的阈值电压，第八电压为晶体管p361的阈值电压。
[0090]
需要说明的是，其中第七条电流通路的存在是为了确定第一控制模块31的控制端输出的第一偏置电压的具体电压值的。
[0091]
示例性的，参照图11所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。在偏置电路30中的下拉模块37包括晶体管p371；晶体管p371的第一端连接下拉模块37的第一端，第五晶体管p371的第二端连接下拉模块37的第二端，晶体管p371的控制端连接下拉模块37的控制端；晶体管p371在下拉模块37的控制端的电压达到第九电压后导通。具体的，晶体管p371以p型晶体管为例，第二电压端为第gnd，第二电压端通过第一控制模块
31的第七端和第一控制模块31的第八端以及第二控制模块32的第五端和第二控制模块32的第六端对下拉模块37的控制端放电，以使得晶体管p371的控制端的电压降低，当晶体管p371的控制端的电压降低至第九电压后，晶体管p371导通，该第九电压为晶体管p371的阈值电压。地gnd通过晶体管p371向第三控制模块33的控制端放电，使得第三控制模块33的控制端的电压降低。在晶体管p371的控制端的阈值电压的绝对值更小时，晶体管p371可以更快地导通，以使得地gnd能更快地通过晶体管p371向第三控制模块33的控制端放电，第三控制模块33的控制端的电压降低得更快。并且由于晶体管p371的第二端连接地gnd，而晶体管p371的第一端没有连接至电源vdd，也使得晶体管p371中不产生静态电流，也没有功耗的损失。
[0092]
参照图12所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd。在偏置电路30中的第一控制模块31包括晶体管n311、晶体管n312、晶体管n313以及晶体管n314，偏置电路30中的第二控制模块32包括晶体管n321、晶体管n322以及晶体管n323，偏置电路30中的第三控制模块33包括晶体管p331，偏置电路30中的第四控制模块34包括晶体管p341和晶体管p342，偏置电路30中的上拉模块35包括晶体管n351，偏置电路30中的确定模块36包括晶体管p361和晶体管p362时。如果晶体管n322、晶体管n323与晶体管n321的尺寸相同，晶体管n312、晶体管n314与晶体管n311的尺寸相同，那么β和γ的值均为1，也就是第五条电流通路上的电流、第六条电流通路上的电流与第四条电流通路上的电流相等。如果晶体管p361的尺寸与晶体管p341的尺寸相同，并且晶体管p362的尺寸与晶体管p342的尺寸相同，那么α与γ的值相等。
[0093]
示例性的，在要求图12所示的偏置电路30中的α为1，β为1，γ为1时，可以设置晶体管n321的尺寸、晶体管n322的尺寸与晶体管n323的尺寸的比例为1:1:1，并且在晶体管n321的尺寸、晶体管n322的尺寸与晶体管n323的尺寸的比例不满足1:1:1时，可以通过调整晶体管n312的尺寸、晶体管n314的尺寸与晶体管n311的尺寸以使得β为1，γ为1；并设置晶体管p361的尺寸与晶体管p341的尺寸比例为1:1，在晶体管p361的尺寸与晶体管p341的尺寸比例不满足1:1，可以通过调整晶体管p362的尺寸与晶体管p342的尺寸以使得α为1。
[0094]
图12所示的偏置电路30的工作原理如上所述，在此不赘述。
[0095]
参照图13所示，偏置电路30中的第一电压端为电源vdd，第二电压端为地gnd，偏置电路30中的第一控制模块31包括晶体管n311、晶体管n312、晶体管n313以及晶体管n314，偏置电路30中的第二控制模块32包括晶体管n321、晶体管n322以及晶体管n323，偏置电路30中的第三控制模块33包括晶体管p331，偏置电路30中的第四控制模块34包括晶体管p341和晶体管p342，偏置电路30中的上拉模块35包括晶体管n351，偏置电路30中的确定模块36包括晶体管p361和晶体管p362，偏置电路30中的下拉模块37包括晶体管p371。图13所示的偏置电路30的工作原理如上所述，在此不赘述。
[0096]
参照图12和图13所示，可以理解的是，本技术的实施例提供的偏置电路30中的模块划分是示意性的，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，这种划分方式的改变被认为是符合本技术所要保护的范围内。
[0097]
示例性的，本技术的实施例还提供了一种放大电路，该放大电路包括共源共栅运算放大器以及如上述实施例所述的偏置电路，偏置电路为共源共栅运算放大器提供偏置电压。该共源共栅运算放大器可以是图2所示的折叠式共源共栅运算放大器，或者该共源共栅
运算放大器可以是套筒式共源共栅运算放大器，本技术的实施例对共源共栅运算放大器的结构不做限定。
[0098]
示例性的，本技术的实施例还提供了一种电子设备，该电子设备包括印刷电路板(printed circuit board，pcb)以及设置于pcb上的放大电路。其中，电子设备包括手机、电脑、照相机、摄像机等。本技术实施例对电子设备的具体形式不做特殊限制。
[0099]
需要说明的是，为了清楚描述本技术提供的各个实施例，本技术的实施例中使用的晶体管的类型均示出，可以理解的是，在本领域技术人员不脱离本技术的思想的前提下，本技术的实施例所提供的晶体管的类型可以适应性的改变，对应的该晶体管的控制端的电压也可以适应性地改变，这种改变被认为是符合本技术所要保护的范围内。
[0100]
尽管结合具体特征及其实施例对本技术进行了描述，显而易见的，在不脱离本技术的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本技术的示例性说明，且视为已覆盖本技术范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本技术进行各种改动和变型而不脱离本技术的精神和范围。这样，倘若本技术的这些修改和变型属于本技术权利要求及其等同技术的范围之内，则本技术也意图包括这些改动和变型在内。

技术特征：
1.一种偏置电路，其特征在于，包括：电流源、上拉模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块、以及确定模块；其中，所述电流源的第一端连接第一电压端，所述电流源的第二端连接所述上拉模块的控制端、所述第二控制模块的控制端以及所述第一控制模块的第一端；所述上拉模块的第一端连接所述第一电压端，所述上拉模块的第二端连接所述第一控制模块的控制端；所述第一控制模块的第二端连接所述第二控制模块的第一端，所述第一控制模块的第三端连接所述第三控制模块的第二端，所述第一控制模块的第四端连接所述第二控制模块的第三端，所述第一控制模块的第五端连接所述确定模块的第二端，所述第一控制模块的第六端连接第二电压端，所述第一控制模块的第七端连接所述第四控制模块的第二端，所述第一控制模块的第八端连接所述第二控制模块的第五端；所述第二控制模块的第二端连接所述第二电压端，所述第二控制模块的第四端连接所述第二电压端，所述第二控制模块的第六端连接所述第二电压端；所述第三控制模块的第一端连接所述第一电压端，所述第三控制模块的控制端连接所述第三控制模块的第二端、所述确定模块的第二控制端以及所述第四控制模块的第二控制端；所述第四控制模块的第一端连接所述第一电压端，所述第四控制模块的第一控制端连接所述确定模块的第一控制端以及所述第四控制模块的第二端；所述确定模块的第一端连接所述第一电压端；其中，所述电流源，被配置为在所述电流源的第二端输出预定电流；所述第二控制模块，被配置为在所述第二控制模块的控制端的电压达到第一电压后，将所述第二控制模块的第一端与所述第二控制模块的第二端导通，将所述第二控制模块的第三端与所述第二控制模块的第四端导通，将所述第二控制模块的第五端与所述第二控制模块的第六端导通；所述上拉模块，被配置为在所述上拉模块的控制端的电压达到第二电压后，将所述上拉模块的第一端与所述上拉模块的第二端导通；所述第一控制模块，被配置为在所述第一控制模块的控制端的电压达到第三电压后，将所述第一控制模块的第一端与所述第一控制模块的第二端导通，将所述第一控制模块的第三端与所述第一控制模块的第四端导通，将所述第一控制模块的第五端与所述第一控制模块的第六端导通，将所述第一控制模块的第七端与所述第一控制模块的第八端导通；所述第三控制模块，被配置为在所述第三控制模块的控制端的电压达到第四电压后，将所述第三控制模块的第一端与所述第三控制模块的第二端导通；所述第四控制模块，被配置为在所述第四控制模块的第二控制端的电压达到第五电压，所述第四控制模块的第一控制端的电压达到第六电压后，将所述第四控制模块的第一端与所述第四控制模块的第二端导通；所述确定模块，被配置为在所述确定模块的第二控制端的电压达到第七电压，所述确定模块的第一控制端的电压达到第八电压后，将所述确定模块的第一端与所述确定模块的第二端导通。2.根据权利要求1所述的偏置电路，其特征在于，当所述第一控制模块的第六端的电流达到所述预定电流的α倍后，将所述第一控制模块的控制端输出的第一偏置电压，输出至共源共栅运算放大器的第一晶体管，所述第一晶体管为所述共源共栅运算放大器中共源共栅结构中的n型的晶体管；
当所述第二控制模块的第二端的电流达到所述预定电流后，将所述第二控制模块的控制端输出的第二偏置电压，输出至共源共栅运算放大器的第二晶体管，所述第一晶体管通过所述第二晶体管连接地，并且所述第二晶体管为n型；当所述第二控制模块的第四端的电流达到所述预定电流的β倍后，将所述第三控制模块的控制端输出的第三偏置电压，输出至共源共栅运算放大器的第三晶体管，所述第三晶体管为所述共源共栅运算放大器中共源共栅结构中的p型的晶体管；当所述第二控制模块的第六端的电流达到所述预定电流的γ倍后，将所述第四控制模块的第一控制端输出的第四偏置电压，输出至共源共栅运算放大器的第四晶体管，所述第三晶体管通过所述第四晶体管连接电源，并且所述第四晶体管为p型。3.根据权利要求1所述的偏置电路，其特征在于，所述偏置电路还包括下拉模块；所述下拉模块的控制端连接所述第四控制模块的第二端，所述下拉模块的第一端连接所述第三控制模块的控制端，所述下拉模块的第二端连接所述第二电压端；所述下拉模块，被配置为在所述下拉模块的控制端的电压达到第九电压后，将所述下拉模块的第一端与所述下拉模块的第二端导通，以向所述第三控制模块的控制端、所述确定模块的第二控制端以及所述第四控制模块的第二控制端放电。4.根据权利要求3所述的偏置电路，其特征在于，所述下拉模块包括第五晶体管；所述第五晶体管的第一端连接所述下拉模块的第一端，所述第五晶体管的第二端连接所述下拉模块的第二端，所述第五晶体管的控制端连接所述下拉模块的控制端；所述第五晶体管在所述下拉模块的控制端的电压达到第九电压后导通。5.根据权利要求1-3任一项所述的偏置电路，其特征在于，所述确定模块包括第六晶体管以及第七晶体管；所述第六晶体管的第一端连接所述确定模块的第一端，所述第六晶体管的第二端连接所述第七晶体管的第一端，所述第七晶体管的第二端连接所述确定模块的第二端，所述第六晶体管的控制端连接所述确定模块的第一控制端，所述第七晶体管的控制端连接所述确定模块的第二控制端；所述第七晶体管在所述确定模块的第二控制端的电压达到第七电压后导通，所述第六晶体管在所述确定模块的第一控制端的电压达到第八电压后导通。6.根据权利要求1-3任一项所述的偏置电路，其特征在于，所述上拉模块包括第八晶体管；所述第八晶体管的第一端连接所述上拉模块的第一端，所述第八晶体管的第二端连接所述上拉模块的第二端，所述第八晶体管的控制端连接所述上拉模块的控制端；所述第八晶体管在所述上拉模块的控制端的电压达到第二电压后导通。7.根据权利要求1-3任一项所述的偏置电路，其特征在于，所述第一控制模块包括第九晶体管、第十晶体管、第十一晶体管以及第十二晶体管；所述第九晶体管的第一端连接所述第一控制模块的第一端，所述第九晶体管的第二端连接所述第一控制模块的第二端，所述第十晶体管的第一端连接所述第一控制模块的第三端，所述第十晶体管的第二端连接所述第一控制模块的第四端，所述第十一晶体管的第一
端连接所述第一控制模块的第五端，所述第十一晶体管的第二端连接所述第一控制模块的第六端，所述第十二晶体管的第一端连接所述第一控制模块的第七端，所述第十二晶体管的第二端连接所述第一控制模块的第八端，所述第九晶体管的控制端、所述第十晶体管的控制端、所述第十一晶体管的控制端以及所述第十二晶体管的控制端连接所述第一控制模块的控制端；所述第九晶体管、所述第十晶体管、所述第十一晶体管以及所述第十二晶体管在所述第一控制模块的控制端的电压达到第三电压后导通，所述第十一晶体管在所述第一控制模块的第六端的电流达到所述预定电流的α倍后饱和。8.根据权利要求1-3任一项所述的偏置电路，其特征在于，所述第二控制模块包括第十三晶体管、第十四晶体管以及第十五晶体管；所述第十三晶体管的第一端连接所述第二控制模块的第一端，所述第十三晶体管的第二端连接所述第二控制模块的第二端，所述第十四晶体管的第一端连接所述第二控制模块的第三端，所述第十四晶体管的第二端连接所述第二控制模块的第四端，所述第十五晶体管的第一端连接所述第二控制模块的第五端，所述第十五晶体管的第二端连接所述第二控制模块的第六端；所述第十三晶体管的控制端、所述第十四晶体管的控制端以及所述第十五晶体管的控制端连接所述第二控制模块的控制端；所述第十三晶体管、所述第十四晶体管以及所述第十五晶体管在所述第二控制模块的控制端的电压达到第一电压后导通，所述第十三晶体管在所述第二控制模块的第二端的电流达到所述预定电流后饱和。9.根据权利要求1-3任一项所述的偏置电路，其特征在于，所述第三控制模块包括第十六晶体管，所述第十六晶体管的第一端连接所述第三控制模块的第一端，所述第十六晶体管的第二端连接所述第三控制模块的第二端，所述第十六晶体管的控制端连接所述第三控制模块的控制端；所述第十六晶体管在所述第三控制模块的控制端的电压达到第四电压后导通，在所述第二控制模块的第四端的电流达到所述预定电流的β倍后饱和。10.根据权利要求1-3任一项所述的偏置电路，其特征在于，所述第四控制模块包括第十七晶体管以及第十八晶体管；所述第十七晶体管的第一端连接所述第四控制模块的第一端，所述第十七晶体管的第二端连接所述第十八晶体管的第一端，所述第十八晶体管的第二端连接所述第四控制模块的第二端，所述第十七晶体管的控制端连接所述第四控制模块的第一控制端，所述第十八晶体管的控制端连接所述第四控制模块的第二控制端；所述第十八晶体管在所述第四控制模块的第二控制端的电压达到第五电压后导通，所述第十七晶体管在所述第四控制模块的第一控制端的电压达到第六电压后导通，所述第十七晶体管在所述第二控制模块的第六端的电流达到所述预定电流的γ倍后饱和。11.一种放大电路，其特征在于，包括共源共栅运算放大器以及如权利要求1-10任一项所述的偏置电路，所述偏置电路为所述共源共栅运算放大器提供偏置电压。12.一种电子设备，其特征在于，所述电子设备包括印刷电路板以及设置于所述印刷电路板上的如权利要求11所述的放大电路。

技术总结
本申请提供了一种偏置电路、放大电路及电子设备，涉及集成电路技术领域，可以避免现有的偏置电路中的电阻对偏置电路产生的偏置电压的影响。一种偏置电路，包括：电流源、上拉模块、第一控制模块、第二控制模块、第三控制模块、第四控制模块、以及确定模块。以及确定模块。以及确定模块。


技术研发人员：陈灿锋 沈林杰 苏星 宋政奇 罗旋
受保护的技术使用者：杭州海康威视数字技术股份有限公司
技术研发日：2022.03.01
技术公布日：2023/9/11