半导体结构以及埋入式场板结构的制造方法与流程

1.本发明涉及一种半导体结构及其制造方法，且特别涉及一种半导体结构以及埋入式场板结构的制造方法。


背景技术：

2.双沟槽栅极功率金属氧化物半导体场效晶体管(dual trench gate power mosfet)为高频低压的功率元件主流，然而一般传统制作工艺中，其埋入式场板结构的绝缘结构厚度以及导电结构的宽度都一致，因此容易受限于沟槽中的埋入式场板结构因靠近底部的绝缘结构厚度太薄，而导致底部对于夹止电压(pinch-off voltage)的控制能力有限，难以提升击穿电压(breakdown voltage)以及同时维持良好的栅极-漏极间电荷(qgd)。


技术实现要素：

3.本发明提供一种半导体结构及包含于所述半导体结构中的埋入式场板结构的制造方法，其通过使埋入式场板结构的导电结构在平行于基底的第一表面的方向上具有不同的宽度的设计来改善夹止电压(pinch-off voltage)与击穿电压(breakdown voltage)。
4.本发明的一实施例提供一种半导体结构。半导体结构包括基底、多个埋入式场板结构以及栅极。基底包括第一表面以及与第一表面相对的第二表面。多个埋入式场板结构自基底的第一表面延伸至基底中，其中埋入式场板结构包括导电结构以及围绕导电结构的绝缘结构。栅极埋设在基底中，其中栅极自基底的第一表面延伸至基底中且配置在相邻的两个埋入式场板结构之间。导电结构包括多个部分，多个部分沿垂直于基底的第一表面的第一方向上安置，且多个部分在平行于基底的第一表面的第二方向上具有不同的宽度。
5.在本发明的一实施例中，在基底的第二表面朝述基底的第一表面的方向上，导电结构的多个部分包括依序安置的第一部分、第二部分、第三部分和第四部分，第二部分的宽度不同于第一部分和第三部分的宽度，且第三部分的宽度不同于第四部分的宽度。
6.在本发明的一实施例中，绝缘结构包括第一层、第二层、第三层以及第四层，第一层围绕导电结构的第一部分，第二层设置在第一层上且围绕导电结构的第二部分，第三层设置在第二层上且围绕导电结构的第三部分，以及第四层设置在第三层上且围绕导电结构的第四部分，且在第二方向上，第二层的第二厚度小于第一层的第一厚度且大于第三层的第三厚度，且第三层的第三厚度小于第四层的第四厚度。
7.在本发明的一实施例中，第二厚度在约0.4μm至约0.6μm的范围中，第三厚度在约0.2μm至约0.4μm的范围中，且第四厚度在约0.3μm至约0.6μm的范围中。
8.在本发明的一实施例中，导电结构的第一部分、第二部分、第三部分和第四部分在第一方向上分别包括第一深度、第二深度、第三深度和第四深度，且第二深度小于第一深度、第三深度和第四深度。
9.在本发明的一实施例中，第一深度在约1.5μm至约2.0μm的范围中，第二深度在约0.5μm至约1.25μm的范围中，第三深度在约1.5μm至约2.0μm，第四深度在约1.0μm至约1.5μm
的范围中。
10.在本发明的一实施例中，基底包括漂移区、基体区、第一掺杂区和第二掺杂区，且埋入式场板结构和栅极设置在漂移区中，基体区设置在栅极和埋入式场板结构之间，第一掺杂区设置在基体区中且具有与基体区相同的第一导电类型，第二掺杂区设置在基体区上以及埋入式场板结构和栅极之间，且第二掺杂区具有与第一导电类型不同的第二导电类型。
11.本发明的一实施例提供一种埋入式场板结构的制造方法，其包括：在基底中形成第一沟槽，其中基底包括第一表面以及与第一表面相对的第二表面，第一沟槽自基底的第一表面延伸至基底中；在第一沟槽的侧壁和底面上形成第一绝缘层；在第一沟槽中形成第一导电层，其中第一导电层形成于第一绝缘层上且暴露出第一绝缘层的一部分；在平行于基底的第一表面的方向上，横向移除第一绝缘层的部分以形成包括第二沟槽的第二绝缘层，其中第二沟槽的底部暴露出第一导电层的顶面；于第二沟槽中形成与第一导电层接触的第二导电层，其中第二导电层形成于第一导电层上且暴露出第二绝缘层的一部分；在平行于基底的第一表面的方向上，横向移除第二绝缘层的部分以形成包括第三沟槽的第三绝缘层，其中第三沟槽的底部暴露出第二导电层的顶面；在所述第三沟槽中形成与所述第二导电层接触的第三导电层，其中第三导电层形成于第二导电层上且暴露出第三绝缘层的一部分；在第三沟槽的侧壁上形成位于第三导电层上方的绝缘衬层以形成包括第四沟槽的第四绝缘层；以及于第四沟槽中形成与第三导电层接触的第四导电层。
12.在本发明的一实施例中，第四绝缘层包括第一部分、第二部分、第三部分以及第四部分。第一部分围绕第一导电层。第二部分设置在第一部分上且围绕第二导电层。第三部分设置在第二部分上且围绕第三导电层。第四部分设置在第三部分上且围绕第四导电层。其中在平行于基底的第一表面的方向上，第二部分的第二厚度小于第一部分的第一厚度且大于第三部分的第三厚度，且第三部分的第三厚度小于第四部分的第四厚度。
13.在本发明的一实施例中，第二厚度在约0.4μm至约0.6μm的范围中，第三厚度在约0.2μm至约0.4μm的范围中，且第四厚度在约0.3μm至约0.6μm的范围中。
14.在本发明的一实施例中，第一导电层、第二导电层、第三导电层和第四导电层在垂直于基底的第一表面的方向上分别包括第一深度、第二深度、第三深度和第四深度，且第二深度小于第一深度、第三深度和第四深度。
15.在本发明的一实施例中，第一深度在约1.5μm至约2.0μm的范围中，第二深度在约0.5μm至约1.25μm的范围中，第三深度在约1.5μm至约2.0μm，第四深度在约1.0μm至约1.5μm的范围中。
16.在本发明的一实施例中，形成第一导电层的步骤，包括：在形成第一绝缘层之后，在第一沟槽中填入导电材料以覆盖第一沟槽中的第一绝缘层；以及在垂直于基底的第一表面的方向上，移除导电材料的一部分，以形成第一导电层。
17.在本发明的一实施例中，形成第二导电层的步骤，包括：在形成第二绝缘层之后，在第二沟槽中填入导电材料以覆盖第二沟槽的侧壁；以及在垂直于基底的第一表面的方向上，移除导电材料的一部分，以形成第二导电层。
18.在本发明的一实施例中，形成第三导电层的步骤，包括：在形成第三绝缘层之后，在第三沟槽中填入导电材料以覆盖第三沟槽的侧壁；以及在垂直于基底的第一表面的方向
上，移除导电材料的一部分，以形成第三导电层。
19.在本发明的一实施例中，形成第四绝缘层的步骤，包括：在形成第三导电层之后，在第三导电层的顶面上及第三导电层上方的第三沟槽的侧壁上形成绝缘材料层；以及移除位于第三导电层的顶面上的绝缘材料层的一部分，以于第三沟槽的侧壁上形成位于第三导电层上方的绝缘衬层。
20.基于上述，本发明实施例的半导体结构以及埋入式场板结构的制造方法，其通过使埋入式场板结构的导电结构在平行于基底的第一表面的方向上具有不同的宽度的设计来改善夹止电压(pinch-off voltage)与击穿电压(breakdown voltage)。
21.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
22.图1是本发明一实施例的半导体结构的剖面示意图；
23.图2a至2m是本发明一实施例的埋入式场板结构的制造方法的剖面示意图。
24.符号说明
25.10:半导体结构
26.100:基底
27.101:第一表面
28.102:第二表面
29.103:飘移区
30.104:基体区
31.105:第一掺杂区
32.106:第二掺杂区
33.110:埋入式场板结构
34.120:导电结构
35.121:第一导电材料
36.122:第一导电层
37.123:第二导电材料
38.124:第二导电层
39.125:第三导电材料
40.126:第三导电层
41.127:第四导电材料
42.128:第四导电层
43.130:绝缘结构、第四绝缘层
44.132:第一部分
45.134:第二部分
46.136:第三部分
47.138:第四部分
48.140:栅极
49.150:介电层
50.160:第一接触件
51.170:第二接触件
52.181:第一沟槽
53.182:第二沟槽
54.183:第三沟槽
55.184:第四沟槽
56.191:第一绝缘层
57.192:第二绝缘层
58.193:第三绝缘层
59.194:绝缘衬层
60.195:第四绝缘材料层
61.d1:第一方向
62.d2:第二方向
63.d1:第一深度
64.d2:第二深度
65.d3:第三深度
66.d4:第四深度
67.t1:第一厚度
68.t2:第二厚度
69.t3:第三厚度
70.t4:第四厚度
具体实施方式
71.参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。
72.应当理解，当诸如元件被称为在另一元件「上」或「连接到」另一元件时，其可以直接在另一元件上或与另一元件连接，或者也可存在中间元件。若当元件被称为「直接在另一元件上」或「直接连接到」另一元件时，则不存在中间元件。如本文所使用的，「连接」可以指物理及/或电连接，而「电连接」或「耦合」可为二元件间存在其它元件。
73.本文使用的「约」、「近似」或「实质上」包括所提到的值和在所属技术领域中普通技术人员能够确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，「约」可以表示在所述值的一个或多个标准偏差内，或
±
30％、
±
20％、
±
10％、
±
5％内。再者，本文使用的「约」、「近似」或「实质上」可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
74.使用本文中所使用的用语仅为阐述例示性实施例，而非限制本揭露。在此种情形中，除非在上下文中另有解释，否则单数形式包括多数形式。
75.图1是本发明一实施例的半导体结构的剖面示意图。图2a至2m是本发明一实施例的埋入式场板结构的制造方法的剖面示意图。
76.请参考图1，半导体结构10包括基底100、多个埋入式场板结构110以及栅极140。
77.基底100可包括第一表面101以及与第一表面101相对的第二表面102。基底100可包括经掺杂的半导体基底以及形成于半导体基底上的外延层。在一些实施例中，经掺杂的半导体基底和外延层可具有相同的导电类型(例如n型)。在一些实施例中，经掺杂的半导体基底可为n型重掺杂(n
+
)的硅基底。如此一来，在半导体结构10为双沟槽栅极金属氧化物半导体结构的情况下，n型重掺杂(n
+
)的硅基底可作为沟槽式栅极金属氧化物半导体结构的漏极，但本发明不以此为限。在一些实施例中，沟槽式栅极金属氧化物半导体结构的漏极(未示出)可设置在基底100的第二表面102上。外延层可为n型轻掺杂(n-)的外延层，且其形成方式可包括对经掺杂的半导体基底进行外延生长(epitaxy growth)制作工艺。
78.在一些实施例中，基底100可包括漂移区103、基体区104、第一掺杂区105和第二掺杂区106。漂移区103可为基底100中包含n型轻掺杂(n-)的外延层的部分。基体区104可设置在漂移区103中且位于后述将提到的栅极140和埋入式场板结构110之间。第一掺杂区105可设置在基体区104中且具有与基体区104相同的第一导电类型。第二掺杂区106可设置在基体区104上且相较于第一掺杂区105位于更靠近基底100的第一表面101的位置。第二掺杂区106可设置在埋入式场板结构110和栅极140之间。第二掺杂区106可具有与第一导电类型不同的第二导电类型。在一些实施例中，第一导电类型可为p型，而第二导电类型可为n型，但本发明并不限于此。在另一些实施例中，第一导电类型可以是n型，而第二导电类型可以是p型。
79.埋入式场板结构110可自基底100的第一表面101延伸至基底100中。在一些实施例中，埋入式场板结构110可设置在漂移区103中。埋入式场板结构110可包括导电结构120以及围绕导电结构120的绝缘结构130。导电结构120可包括沿垂直于基底100的第一表面101的方向(例如第一方向d1)上安置的多个部分，且导电结构120的多个部分在平行于基底100的第一表面101的方向(例如第二方向d2)上具有不同的宽度。导电结构120可包括导电材料，例如经掺杂的多晶硅。绝缘结构130可包括绝缘材料，例如氧化物。
80.在一些实施例中，埋入式场板结构110可例如是经由以下步骤形成。
81.首先，请参照图2a，在基底100中形成第一沟槽181，其中基底100包括第一表面101以及与第一表面101相对的第二表面102。第一沟槽181自基底100的第一表面101延伸至基底100中。接着，在第一沟槽181的侧壁和底面上形成第一绝缘层191。在一些实施例中，第一绝缘层191可形成于基底100的第一表面101上并延伸至所述第一沟槽181中。第一绝缘层191的材料可包括氧化硅。第一绝缘层191可通过如化学气相沉积(cvd)等的沉积制作工艺形成于第一沟槽181的侧壁和底面上。在一些实施例中，如图2a所示，第一绝缘层191未填满第一沟槽181，而保留第一沟槽181的中央部分。
82.而后，请参考图2b，在第一沟槽181中填入第一导电材料121以覆盖第一沟槽181中的第一绝缘层191。在一些实施例中，第一导电材料121可通过以下步骤形成。首先，在第一绝缘层191上形成导电材料(未示出)。在一些实施例中，导电材料形成于基底100的第一表面101上方且填入第一沟槽181中(例如第一沟槽181的中央部分)。接着，移除位于基底100的第一表面101上方的导电材料，以形成第一导电材料121。在一些实施例中，可采用回蚀刻
制作工艺来移除导电材料的所述部分。在一些实施例中，第一导电材料121可填满第一沟槽181的中央部分，但本发明不以此为限。在一些实施例中，第一导电材料121可包括经掺杂的多晶硅。
83.然后，请参考图2c，在垂直于基底100的第一表面101的方向(例如第一方向d1)上，移除第一导电材料121的一部分，以形成第一导电层122，其中第一导电层122暴露出第一沟槽181中的第一绝缘层191的一部分。在一些实施例中，可采用各向异性蚀刻制作工艺来移除第一导电材料121的所述部分。在一些实施例中，第一导电层122在第一方向d1上的深度(例如图2m所示出的第一深度d1)可在约1.5μm至约2.0μm的范围中。
84.然后，请参考图2c和图2d，在平行于基底100的第一表面101的方向上(例如第二方向d2)，横向移除第一绝缘层191的一部分，以形成包括第二沟槽182的第二绝缘层192。第二沟槽182的底部暴露出第一导电层122的顶面。在一些实施例中，可采用等向性蚀刻制作工艺来移除第一绝缘层191的所述部分。
85.然后，请参考图2e，在第二沟槽182中填入第二导电材料123以覆盖第二沟槽182中的第二绝缘层192。在一些实施例中，第二导电材料123可通过以下步骤形成。首先，在第二绝缘层192上形成导电材料(未示出)。在一些实施例中，导电材料形成于基底100的第一表面101上方且填入第二沟槽182中。接着，移除位于基底100的第一表面101上方的导电材料，以形成第二导电材料123。在一些实施例中，可采用回蚀刻制作工艺来移除导电材料的所述部分。在一些实施例中，第二导电材料123可填满第二沟槽182的中央部分，但本发明不以此为限。在一些实施例中，第二导电材料123可包括经掺杂的多晶硅。
86.然后，请参考图2e和图2f，在垂直于基底100的第一表面101的方向(例如第一方向d1)上，移除第二导电材料123的一部分，以形成第二导电层124，其中第二导电层124暴露出第二沟槽182中的第二绝缘层192的一部分。在一些实施例中，可采用各向异性蚀刻制作工艺来移除第二导电材料123的所述部分。在一些实施例中，第二导电层124在第一方向d1上的深度(例如图2m所示出的第二深度d2)可在约0.5μm至约1.25μm的范围中。
87.然后，请参考图2f和图2g，在平行于基底100的第一表面101的方向上(例如第二方向d2)，横向移除第二绝缘层192的一部分，以形成包括第三沟槽183的第三绝缘层193。第三沟槽183的底部暴露出第二导电层124的顶面。在一些实施例中，可采用等向性蚀刻制作工艺来移除第二绝缘层192的所述部分。
88.然后，请参考图2g和图2h，在第三沟槽183中填入第三导电材料125以覆盖第三沟槽183中的第三绝缘层193。在一些实施例中，第三导电材料125可通过以下步骤形成。首先，在第三绝缘层193上形成导电材料(未示出)。在一些实施例中，导电材料形成于基底100的第一表面101上方且填入第三沟槽183中。接着，移除位于基底100的第一表面101上方的导电材料，以形成第三导电材料125。在一些实施例中，可采用回蚀刻制作工艺来移除导电材料的所述部分。在一些实施例中，第三导电材料125可填满第三沟槽183的中央部分，但本发明不以此为限。在一些实施例中，第三导电材料125可包括经掺杂的多晶硅。
89.然后，请参考图2i，在垂直于基底100的第一表面101的方向(例如第一方向d1)上，移除第三导电材料125的一部分，以形成第三导电层126，其中第三导电层126暴露出第三绝缘层193的一部分。在一些实施例中，可采用各向异性蚀刻制作工艺来移除第三导电材料125的所述部分。在一些实施例中，第三导电层126在第一方向d1上的深度(例如图2m所示出
的第三深度d3)可在约1.5μm至约2.0μm的范围中。
90.然后，请参考图2i和图2j，在第三沟槽183的侧壁上及第三导电层126的顶面上形成绝缘衬层194。在一些实施例中，可采用热氧化制作工艺来形成绝缘衬层194。在此实施例中，由于第三导电层126是由包括多晶硅的材料制成，所以在采用热氧化制作工艺形成绝缘衬层194的步骤中，第三导电层126的邻近其顶面的部分会转变为氧化硅，故绝缘衬层194也会形成于第三导电层126的顶面上。在此实施例中，如图2j所示，第三导电层126的顶面在邻近第三沟槽183的侧壁的部分会呈现圆角。绝缘衬层194的材料可包括氧化硅。
91.然后，请参考图2j和图2k，在平行于基底100的第一表面101的方向上(例如第二方向d2)，移除形成于第三导电层126的顶面上的绝缘衬层194，以形成包括第四沟槽184的第四绝缘材料层195。第四沟槽184的底部暴露出第三导电层126的顶面。在一些实施例中，可采用各向异性蚀刻制作工艺来移除绝缘衬层194的所述部分。
92.然后，请参考图2l，在第四沟槽184中填入第四导电材料127以覆盖第四沟槽184中的第四绝缘材料层195。在一些实施例中，第四导电材料127可通过以下步骤形成。首先，在第四绝缘材料层195上形成导电材料(未示出)。在一些实施例中，导电材料形成于基底100的第一表面101上方且填入第四沟槽184中。接着，移除位于基底100的第一表面101上方的导电材料，以形成第四导电材料127。在一些实施例中，可采用回蚀刻制作工艺来移除导电材料的所述部分。在一些实施例中，第四导电材料127可填满第四沟槽184的中央部分，但本发明不以此为限。在一些实施例中，第四导电材料127可包括经掺杂的多晶硅。
93.然后，请参考图2l和图2m，移除位于基底100的第一表面101上的第四绝缘材料层195的一部分以及第四导电材料127的一部分，以形成第四导电层128和第四绝缘层130。在一些实施例中，可采用化学机械平坦化制作工艺来移除第四绝缘层130的所述部分以及第四导电材料127的所述部分，使第四绝缘层130的顶面以及第四导电层128的顶面与基底100的第一表面101共平面。在一些实施例中，第四导电层128在第一方向d1上的深度(例如所示出的第四深度d4)可在约1.0μm至约1.5μm的范围中。
94.基于上述，埋入式场板结构110的导电结构在平行于基底的第一表面的方向上可具有不同的宽度的设计(如图1或图2m所示)，如此可改善夹止电压(pinch-off voltage)与击穿电压(breakdown voltage)。
95.在一些实施例中，第一导电材料121、第二导电材料123、第三导电材料125以及第四导电材料127可采用相同的材料(例如经掺杂的多晶硅)，也就是说，第一导电材料121、第二导电材料123、第三导电材料125以及第四导电材料127之间无不同材料彼此接触的界面。
96.在一些实施例中，第四绝缘层130可包括第一部分132、第二部分134、第三部分136以及第四部分138(如图1所示)。第一部分132可围绕第一导电层122。第二部分134可设置在第一部分132上且围绕第二导电层124。第三部分136可设置在第二部分134上且围绕第三导电层126。第四部分138可设置在第三部分136上且围绕第四导电层128。在平行于基底100的第一表面101的方向上，第二部分134的第二厚度(例如图2m所示的t2)可小于第一部分132的第一厚度(例如图2m所示的t1)且大于第三部分136的第三厚度(例如图2m所示的t3)。第三部分136的第三厚度可小于第四部分138的第四厚度(例如图2m所示的t4)。
97.在一些实施例中，第二厚度t2可在约0.4μm至约0.6μm的范围中。第三厚度t3可在约0.2μm至约0.4μm的范围中。第四厚度t4可在约0.3μm至约0.6μm的范围中。当第四绝缘层
130的第二厚度t2、第三厚度t3以及第四厚度t4在上述范围时，埋入式场板结构110可以有效提升半导体结构10的击穿电压。
98.请继续参考图1，栅极140自基底100的第一表面101延伸至基底100中，且配置在相邻的两个埋入式场板结构110之间。在一些实施例中，栅极140可设置在漂移区103中。在一些实施例中，栅极140可包括绝缘层(例如氧化物)和导电层(例如经掺杂的多晶硅)。在一些实施例中，第一栅极结构110的导电层可通过设置在导电层与基底100之间的绝缘层与基底100间隔开来。在一些实施例中，栅极140的导电层与埋入式场板结构110的导电结构120可具有相同的材料，但本发明并不限于此。
99.在一些实施例中，半导体结构10可包括介电层150、多个第一接触件160以及多个第二接触件170。介电层150可设置于基底100上。第一接触件160可贯穿介电层150，且自基底100的第一表面101向第二表面102延伸至基底100中以连接基底100中的第一掺杂区105。第二接触件170可贯穿介电层150，且连接埋入式场板结构110的导电结构120。介电层150的材料可包括氧化硅、氮化硅或氮氧化硅，但本发明不以此为限。第一接触件160以及第二接触件170可包括导电材料，例如金属材料(例如铝或钨)、金属氮化物(例如wn、tisin、wsin、tin或tan)或其组合。
100.在一些实施例中，半导体结构10可还包括栅极接垫和栅极线(未示出)。栅极接垫可设置在介电层150上。栅极线可设置在介电层150中且将栅极140电连接至栅极接垫。栅极接垫和栅极线的材料可包括导电材料，例如金属材料(例如铝或钨)、导电金属氮化物(例如wn、tisin、wsin、tin或tan)或其组合。
101.在一些实施例中，半导体结构10可还包括设置在介电层150上方的源极接垫(未示出)。在一些实施例中，第一接触件160和/或第二接触件170可与源极接垫电连接。源极接垫的材料可包括导电材料，例如金属材料(例如铝或钨)、导电金属氮化物(例如wn、tisin、wsin、tin或tan)或其组合。
102.综上所述，在上述实施例的半导体结构以及埋入式场板结构的制造方法，其通过使埋入式场板结构的导电结构在平行于基底的第一表面的方向上具有不同的宽度的设计来改善夹止电压(pinch-off voltage)与击穿电压(breakdown voltage)。

技术特征：
1.一种半导体结构，包括：基底，包括第一表面以及与所述第一表面相对的第二表面；多个埋入式场板结构，自所述基底的所述第一表面延伸至所述基底中，其中所述埋入式场板结构包括导电结构以及围绕所述导电结构的绝缘结构；以及栅极，埋设在所述基底中，其中所述栅极自所述基底的所述第一表面延伸至所述基底中且配置在相邻的两个埋入式场板结构之间，其中所述导电结构包括多个部分，所述多个部分沿垂直于所述基底的所述第一表面的第一方向上安置，且多个所述部分在平行于所述基底的所述第一表面的第二方向上具有不同的宽度。2.如权利要求1所述的半导体结构，其中在所述基底的所述第二表面朝向所述基底的所述第一表面的方向上，所述导电结构的多个所述部分包括依序安置的第一部分、第二部分、第三部分和第四部分，所述第二部分的宽度不同于所述第一部分和所述第三部分的宽度，且所述第三部分的宽度不同于所述第四部分的宽度。3.如权利要求2所述的半导体结构，其中所述绝缘结构包括：第一层，围绕所述导电结构的所述第一部分；第二层，设置在所述第一层上且围绕所述导电结构的所述第二部分；第三层，设置在所述第二层上且围绕所述导电结构的所述第三部分；以及第四层，设置在所述第三层上且围绕所述导电结构的所述第四部分，且其中在所述第二方向上，所述第二层的第二厚度小于所述第一层的第一厚度且大于所述第三层的第三厚度，且所述第三层的所述第三厚度小于所述第四层的第四厚度。4.如权利要求3所述的半导体结构，其中所述第二厚度在约0.4μm至约0.6μm的范围中，所述第三厚度在约0.2μm至约0.4μm的范围中，且所述第四厚度在约0.3μm至约0.6μm的范围中。5.如权利要求2所述的半导体结构，其中所述导电结构的所述第一部分、所述第二部分、所述第三部分和所述第四部分在所述第一方向上分别包括第一深度、第二深度、第三深度和第四深度，且所述第二深度小于所述第一深度、所述第三深度和所述第四深度。6.如权利要求5所述的半导体结构，其中所述第一深度在约1.5μm至约2.0μm的范围中，所述第二深度在约0.5μm至约1.25μm的范围中，所述第三深度在约1.5μm至约2.0μm，所述第四深度在约1.0μm至约1.5μm的范围中。7.如权利要求1所述的半导体结构，其中所述基底包括漂移区、基体区、第一掺杂区和第二掺杂区，且所述埋入式场板结构和所述栅极设置在所述漂移区中，所述基体区设置在所述栅极和所述埋入式场板结构之间，所述第一掺杂区设置在所述基体区中且具有与所述基体区相同的第一导电类型，所述第二掺杂区设置在所述基体区上以及所述埋入式场板结构和所述栅极之间，且所述第二掺杂区具有与所述第一导电类型不同的第二导电类型。8.一种埋入式场板结构的制造方法，包括：在基底中形成第一沟槽，其中所述基底包括第一表面以及与所述第一表面相对的第二表面，所述第一沟槽自所述基底的所述第一表面延伸至所述基底中；
在所述第一沟槽的侧壁和底面上形成第一绝缘层；在所述第一沟槽中形成第一导电层，其中所述第一导电层形成于所述第一绝缘层上且暴露出所述第一绝缘层的一部分；在平行于所述基底的所述第一表面的方向上，横向移除所述第一绝缘层的所述部分以形成包括第二沟槽的第二绝缘层，其中所述第二沟槽的底部暴露出所述第一导电层的顶面；在所述第二沟槽中形成与所述第一导电层接触的第二导电层，其中所述第二导电层形成于所述第一导电层上且暴露出所述第二绝缘层的一部分；在平行于所述基底的所述第一表面的所述方向上，横向移除所述第二绝缘层的所述部分以形成包括第三沟槽的第三绝缘层，其中所述第三沟槽的底部暴露出所述第二导电层的顶面；在所述第三沟槽中形成与所述第二导电层接触的第三导电层，其中所述第三导电层形成于所述第二导电层上且暴露出所述第三绝缘层的一部分；在所述第三沟槽的侧壁上形成位于所述第三导电层上方的绝缘衬层以形成包括第四沟槽的第四绝缘层；以及在所述第四沟槽中形成与所述第三导电层接触的第四导电层。9.如权利要求8所述的埋入式场板结构的制造方法，其中所述第四绝缘层包括：第一部分，围绕所述第一导电层；第二部分，设置在所述第一部分上且围绕所述第二导电层；第三部分，设置在所述第二部分上且围绕所述第三导电层；以及第四部分，设置在所述第三部分上且围绕所述第四导电层，且其中在平行于所述基底的所述第一表面的所述方向上，所述第二部分的第二厚度小于所述第一部分的第一厚度且大于所述第三部分的第三厚度，且所述第三部分的所述第三厚度小于所述第四部分的第四厚度。10.如权利要求9所述的埋入式场板结构的制造方法，其中所述第二厚度在约0.4μm至约0.6μm的范围中，所述第三厚度在约0.2μm至约0.4μm的范围中，且所述第四厚度在约0.3μm至约0.6μm的范围中。11.如权利要求8所述的埋入式场板结构的制造方法，其中所述第一导电层、所述第二导电层、所述第三导电层和所述第四导电层在垂直于所述基底的所述第一表面的方向上分别包括第一深度、第二深度、第三深度和第四深度，且所述第二深度小于所述第一深度、所述第三深度和所述第四深度。12.如权利要求11所述的埋入式场板结构的制造方法，其中所述第一深度在约1.5μm至约2.0μm的范围中，所述第二深度在约0.5μm至约1.25μm的范围中，所述第三深度在约1.5μm至约2.0μm，所述第四深度在约1.0μm至约1.5μm的范围中。13.如权利要求8所述的埋入式场板结构的制造方法，其中形成所述第一导电层的步骤，包括：在形成所述第一绝缘层之后，在所述第一沟槽中填入导电材料以覆盖所述第一沟槽中的所述第一绝缘层；以及在垂直于所述基底的所述第一表面的方向上，移除所述导电材料的一部分，以形成所
述第一导电层。14.如权利要求8所述的埋入式场板结构的制造方法，其中形成所述第二导电层的步骤，包括：在形成所述第二绝缘层之后，在所述第二沟槽中填入导电材料以覆盖所述第二沟槽的侧壁；以及在垂直于所述基底的所述第一表面的方向上，移除所述导电材料的一部分，以形成所述第二导电层。15.如权利要求8所述的埋入式场板结构的制造方法，其中形成所述第三导电层的步骤，包括：在形成所述第三绝缘层之后，在所述第三沟槽中填入导电材料以覆盖所述第三沟槽的侧壁；以及在垂直于所述基底的所述第一表面的方向上，移除所述导电材料的一部分，以形成所述第三导电层。16.如权利要求8所述的埋入式场板结构的制造方法，其中形成所述第四绝缘层的步骤，包括：在形成所述第三导电层之后，在所述第三导电层的顶面上及所述第三导电层上方的所述第三沟槽的侧壁上形成绝缘材料层；以及移除位于所述第三导电层的所述顶面上的所述绝缘材料层的一部分，以在所述第三沟槽的所述侧壁上形成位于所述第三导电层上方的绝缘衬层。

技术总结
本发明公开一种半导体结构以及埋入式场板结构的制造方法。半导体结构包括基底、多个埋入式场板结构以及栅极。基底包括第一表面以及与第一表面相对的第二表面。埋入式场板结构包括导电结构以及围绕导电结构的绝缘结构。导电结构包括沿垂直于基底的第一表面的方向上安置的多个部分，且平行于基底的第一表面的方向上的多个部分具有不同的宽度。向上的多个部分具有不同的宽度。向上的多个部分具有不同的宽度。


技术研发人员：张家豪 黄郁仁 陈信宏
受保护的技术使用者：力晶积成电子制造股份有限公司
技术研发日：2022.03.18
技术公布日：2023/9/12