一种晶体管及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种晶体管及其制造方法。


背景技术：

2.与平面晶体管相比，鳍式场效应晶体管和环栅晶体管具有较强的栅控能力，能够抑制短沟道效应。
3.但是，采用现有的制造方法难以在抑制晶体管中寄生沟道漏电的同时，确保晶体管中沟道区包括的不同层纳米结构之间具有较高的导通均匀性，不利于提升晶体管的电学性能。


技术实现要素：

4.本发明的目的在于提供一种晶体管及其制造方法，用于在抑制寄生沟道漏电的同时，提高沟道区包括的不同层纳米结构之间的导通均匀性，利于提升晶体管的电学性能。
5.为了实现上述目的，本发明提供了一种晶体管，该晶体管包括：半导体基底、有源结构、介电结构和栅堆叠结构。上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层纳米结构。在沟道区中，位于底层的纳米结构的宽度大于其余纳米结构的宽度。上述介电结构形成在半导体基底和有源结构之间。介电结构与位于底层的纳米结构接触。上述栅堆叠结构形成在位于底层的纳米结构未与介电结构接触的表面上、且环绕在其余纳米结构的外周。
6.采用上述技术方案的情况下，晶体管包括的介电结构形成在半导体基底和有源结构之间。此时，介电结构可以将有源结构包括的源区、漏区和沟道区分别与半导体基底隔离开。因介电结构为不导电的绝缘结构，故在栅堆叠结构加载适当电压的情况下，介电结构的存在可以使得源区和漏区仅通过沟道区导通，而不会与位于介电结构下的半导体基底导通，从而可以解决寄生沟道漏电和源漏漏电的问题。并且，由于介电结构为后续形成在半导体基底上的膜层，并非构成半导体基底的一部分，在上述情况下，在制造晶体管过程中，可以采用成本比绝缘体上硅衬底低的硅衬底或锗硅衬底等其它满足要求的半导体基底，解决寄生沟道及源漏漏电问题的同时，还可以降低晶体管的制造成本。同时，介电结构是通过自身的绝缘特性解决寄生沟道及源漏漏电问题，无须采用防穿通注入工艺对制造晶体管的鳍状结构进行处理，从而可以防止采用注入工艺而导致沟道区载流子迁移速率降低、以及高速离子对鳍状结构造成损伤等问题的发生，利于提高晶体管的工作性能。
7.其次，有源结构包括的沟道区中，位于底层的纳米结构的宽度大于其余纳米结构的宽度，此时在其它因素相同的情况下，位于底层的纳米结构的导通面积大于其余纳米结构的导通面积。虽然，沿靠近半导体基底的方向，位于上层的纳米结构沿自身长度方向两端施加的电压大于位于底层的纳米结构沿自身长度方向两端施加的电压，但是增大位于底层的纳米结构的导通面积后，可以增大位于底层的纳米结构的导通电流，从而利于使得位于
底层的纳米结构与其余纳米结构之间具有较高的导通均匀性，提升晶体管的驱动性能。
8.此外，介电结构与位于底层的纳米结构接触，并且栅堆叠结构形成在位于底层的纳米结构未与介电结构接触的表面上、且环绕在其余纳米结构的外周。由此可见，栅堆叠结构和位于底层纳米结构形成类finfet架构，而栅堆叠结构和其余纳米结构形成环栅架构，此时不仅能够在沟道区包括多层纳米结构的情况下，通过位于底层的纳米结构与介电结构直接接触来提高沟道区的结构可靠性，还可以通过栅堆叠结构和其余纳米结构形成的环栅架构，提高晶体管包括的栅堆叠结构对沟道区的控制能力，抑制短沟道效应，进一步提高晶体管的电学性能。
9.第二方面，本发明还提供了一种晶体管的制造方法，该晶体管的制造方法包括：首先，提供一半导体基底。接下来，在半导体基底上形成介电结构和有源结构。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层纳米结构。在沟道区中，位于底层的纳米结构的宽度大于其余纳米结构的宽度。介电结构形成在半导体基底和有源结构之间、且与位于底层的纳米结构接触。接着，形成栅堆叠结构。该栅堆叠结构形成在位于底层的纳米结构未与介电结构接触的表面上、且环绕在其余纳米结构的外周。
10.本发明中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。
附图说明
11.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
12.图1为本发明实施例提供的晶体管在制造过程中的结构示意图一；
13.图2为本发明实施例提供的晶体管在制造过程中的结构示意图二；
14.图3为本发明实施例提供的晶体管在制造过程中的结构示意图三；
15.图4为本发明实施例提供的晶体管在制造过程中的结构示意图四；
16.图5为本发明实施例提供的晶体管在制造过程中的结构示意图五；
17.图6为本发明实施例提供的晶体管在制造过程中的结构示意图六；
18.图7为本发明实施例提供的晶体管在制造过程中的结构示意图七；
19.图8中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图八和示意图九；
20.图9中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图十和示意图十一；
21.图10中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图十二和示意图十三；
22.图11中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图十四和示意图十五；
23.图12中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图十六和示意图十七；
24.图13中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构
示意图十八和示意图十九；
25.图14中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图二十和示意图二十一；
26.图15中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图二十二和示意图二十三；
27.图16为本发明实施例提供的晶体管在制造过程中的结构示意图二十四；
28.图17为本发明实施例提供的晶体管在制造过程中的结构示意图二十五；
29.图18为本发明实施例提供的晶体管在制造过程中的结构示意图二十六；
30.图19为本发明实施例提供的晶体管在制造过程中的结构示意图二十七；
31.图20为本发明实施例提供的晶体管在制造过程中的结构示意图二十八；
32.图21为本发明实施例提供的晶体管在制造过程中的结构示意图二十九；
33.图22中的(1)和(2)部分分别为本发明实施例提供的晶体管在制造过程中的结构示意图三十和示意图三十一。
34.附图标记：11为半导体基底，12为待氧化层，13为沟道层，14为牺牲层，15为第三鳍状结构，16为第三保护层，17为第一鳍状结构，18为第一保护层，19为第二保护层，20为介电结构，21为浅槽隔离结构，22为第二鳍状结构，23为牺牲栅，24为栅极侧墙，25为半导体结构，26为源区，27为漏区，28为层间介质层，29为沟道区，30为纳米结构，31为栅堆叠结构。
具体实施方式
35.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
36.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
37.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
38.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
39.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可
以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
40.与平面晶体管相比，鳍式场效应晶体管和环栅晶体管具有较强的栅控能力，能够抑制短沟道效应，使得鳍式场效应晶体管和环栅晶体管具有更高的工作性能。
41.对于环栅晶体管来说，其在实际工作过程中存在寄生沟道漏电问题。针对该问题，本领域技术人员往往通过两种方式来改善：第一种、采用绝缘体上硅衬底等具有埋氧化层的半导体衬底。因埋氧化层为不导电的绝缘层，故可以通过该埋氧化层防止寄生沟道漏电。第二种、采用防穿通注入工艺抑制寄生沟道漏电。具体的，在制造环栅晶体管的过程中，在衬底上形成了鳍状结构和浅槽隔离结构后，通过防穿通注入工艺至少向鳍状结构中注入与源区和漏区中掺杂杂质的导电类型相反的杂质离子，以在鳍状结构的中下部形成阻挡层，从而利用高掺杂的阻挡层来抑制寄生沟道。
42.其次，当采用现有的制造方法所制造的环栅晶体管包括的沟道区具有沿半导体基底的厚度方向间隔设置的多层纳米结构时，环栅晶体管的驱动性能较差。具体的，环栅晶体管中，与源区电连接的源极形成在源区的顶部，并且与漏区电连接的漏极形成在漏区的顶部，故沿靠近半导体基底的厚度方向，每层纳米结构分别与源极和漏极的间距大于位于自身上方的另一纳米结构分别与源极和漏极的间距。相应的，环栅晶体管处于开启状态时，源极和漏极通过位于上部的纳米结构导通的传输路径较短，二者通过位于下部的纳米结构导通的传输路径较长。因传输路径与导通电阻成正比，因此每层纳米结构的导通电阻大于位于自身上方的另一纳米结构的导通电阻。在导通电阻的影响下，各层纳米结构之间的导通均匀性较差，进而导致环栅晶体管的驱动性能变差。
43.综上所述，采用现有的制造方法难以在抑制晶体管中寄生沟道漏电的同时，确保所制造的晶体管中沟道区包括的不同层纳米结构之间具有较高的导通均匀性，不利于提升晶体管的电学性能。
44.为了解决上述技术问题，本发明实施例提供了一种晶体管及其制造方法。其中，在本发明实施例提供的晶体管中，介电结构形成在半导体基底和有源结构之间，以防止寄生沟道及源漏漏电。并且，沟道区中位于底层的纳米结构与介电结构接触、且位于底层的纳米结构的宽度大于其余纳米结构的宽度，以使位于底层的纳米结构与其余纳米结构之间具有较高的导通均匀性，提升晶体管的驱动性能。
45.如图21以及图22中的(1)和(2)部分所示，第一方面，本发明实施例提供的晶体管包括：半导体基底11、有源结构、介电结构20和栅堆叠结构31。上述有源结构形成在半导体基底11上。有源结构包括源区26、漏区27、以及位于源区26和漏区27之间的沟道区29。沿半导体基底11的厚度方向，沟道区29包括至少两层纳米结构30。在沟道区29中，位于底层的纳米结构30的宽度大于其余纳米结构30的宽度。上述介电结构20形成在半导体基底11和有源结构之间。介电结构20与位于底层的纳米结构30接触。上述栅堆叠结构31形成在位于底层的纳米结构30未与介电结构20接触的表面上、且环绕在其余纳米结构30的外周。
46.具体来说，上述半导体基底可以为硅衬底、锗硅衬底等任一半导体材料、且制造成本较低的半导体衬底。其中，半导体基底可以具有有源区和隔离区。该有源区和隔离区的范围可以根据实际应用场景确定，此处不做具体限定。
47.对于上述介电结构来说，该介电结构的材料可以为氧化硅或氧化锗等绝缘材质。基于此，如图21所示，该介电结构20形成在半导体基底11和有源结构之间。此时，介电结构20可以将有源结构包括的源区26、漏区27和沟道区29分别与半导体基底11隔离开。因介电结构20为不导电的绝缘结构，故在栅堆叠结构31加载适当电压的情况下，介电结构20的存在可以使得源区26和漏区27仅通过沟道区29导通，而不会与位于介电结构20下的半导体基底11导通，从而可以解决寄生沟道漏电和源漏漏电的问题。并且，由于介电结构20为后续形成在半导体基底11上的膜层，并非构成半导体基底11的一部分，在上述情况下，在制造晶体管过程中，可以采用成本比绝缘体上硅衬底低的硅衬底或锗硅衬底等其它满足要求的半导体基底11，解决寄生沟道及源漏漏电问题的同时，还可以降低晶体管的制造成本。同时，介电结构20是通过自身的绝缘特性解决寄生沟道及源漏漏电问题，无须采用防穿通注入工艺对制造晶体管的鳍状结构进行处理，从而可以防止采用注入工艺而导致沟道区29载流子迁移速率降低、以及高速离子对鳍状结构造成损伤等问题的发生，利于提高晶体管的工作性能。
48.在实际的应用过程中，介电结构形成在半导体基底具有的有源区上。另外，如图1至图21所示，上述介电结构20可以是通过对形成在半导体基底11上、且经图案化处理后的待氧化层12进行选择性氧化处理而获得。并且，该待氧化层12的材料与牺牲层14的材料相同，因此该情况下介电结构20的材料为牺牲层14材料的氧化物。
49.至于介电结构的厚度可以根据实际应用场景确定，此处不做具体限定。其次，介电结构的宽度(介电结构的宽度方向平行于栅堆叠结构的宽度方向)可以等于位于底层的纳米结构的宽度；或者，如图22中的(1)和(2)部分所示，介电结构20的宽度也可以小于位于底层的纳米结构30的宽度。具体的，在实际的制造过程中，当用于制造介电结构20的待氧化层和牺牲层的材料均为锗硅或锗、且沟道区29和半导体基底11的材料为硅时，如图9至图13中的(1)和(2)部分所示，在刻蚀位于底层的沟道层13、待氧化层12和部分半导体基底11的过程中，刻蚀沟道层13和半导体基底11的刻蚀剂也会对待氧化层12造成影响，使得经图案化处理后待氧化层12的宽度小于位于底层的沟道层13的宽度，进而使得介电结构的宽度小于位于底层的纳米结构的宽度。若采用选择性较高的刻蚀剂，则利于使得介电结构的宽度等于位于底层的纳米结构的宽度。
50.对于上述有源结构来说，该有源结构包括的源区和漏区可以直接形成在介电结构上。或者，如图21所示，本发明实施例提供的晶体管还包括与位于底层的纳米结构30一体成型的半导体结构25。该半导体结构25位于源区26与介电结构20之间、以及位于漏区27和介电结构20之间。换句话说，此时源区26和漏区27形成在半导体结构25上。在此情况下，如图17和图18所示，在晶体管包括上述半导体结构25、且采用源漏外延方式形成源区26和漏区27的情况下，在去除第二鳍状结构位于底层的沟道层13之上的部分后，不仅能够至少将沟道层13的剩余部分作为生长源区26和漏区27的籽晶层，还可以将半导体结构25作为生长源区26和漏区27的籽晶层，以降低源区26和漏区27中的缺陷，提高晶体管的良率。其中，该半导体结构25的材料和规格可以根据沟道区的材料和规格进行确定，此处不做具体限定。
51.至于源区和漏区的材料，可以为硅、锗硅或锗等任一半导体材料。其中，源区和漏区的材质可以相同，也可以不同。例如：源区和漏区的材质可以均为硅、锗硅或锗。又例如：源区的材质可以为硅，漏区的材质可以为锗硅。
52.上述有源结构包括的沟道区包括至少两层纳米结构。其中，如图21以及图22中的(1)和(2)部分所示，位于底层的纳米结构30与介电结构20接触，沟道区29包括的其余纳米结构30沿半导体基底11的厚度方向间隔分布在位于底层的纳米结构30的上方。此时，栅堆叠结构31形成在位于底层的纳米结构30未与介电结构20接触的表面上、且环绕在其余纳米结构30的外周。由此可见，栅堆叠结构31和位于底层纳米结构30形成类finfet架构，而栅堆叠结构31和其余纳米结构30形成环栅架构，此时不仅能够在沟道区29包括多层纳米结构30的情况下，通过位于底层的纳米结构30与介电结构20直接接触来提高沟道区29的结构可靠性，还可以通过栅堆叠结构31和其余纳米结构30形成的环栅架构，提高晶体管包括的栅堆叠结构31对沟道区29的控制能力，抑制短沟道效应，进一步提高晶体管的电学性能。
53.具体的，沟道区包括的纳米结构的具体层数可以根据实际需求确定，此处不做具体限定。至于沟道区包括的纳米结构的规格，如图22中的(1)和(2)部分所示，位于底层的纳米结构30的宽度大于其余纳米结构30的宽度，此时在其它因素相同的情况下，位于底层的纳米结构30的导通面积大于其余纳米结构30的导通面积。虽然，沿靠近半导体基底11的方向，位于上层的纳米结构30沿自身长度方向两端施加的电压大于位于底层的纳米结构30沿自身长度方向两端施加的电压，但是增大位于底层的纳米结构30的导通面积后，可以增大位于底层的纳米结构30的导通电流，从而利于使位于底层的纳米结构30与其余纳米结构30之间具有较高的导通均匀性，提升晶体管的驱动性能。
54.其中，如图22中的(2)部分所示，在沟道区29中，除位于底层的纳米结构30之外，其余纳米结构30的宽度相等；此时，如图2所示，只需一步图案化处理，就可以获得用于制造其余纳米结构30的第一鳍状结构17，从而可以降低沟道区的制造难度、且简化沟道区的制造流程。或者，如图22中的(1)部分所示，沿靠近半导体基底11的方向，沟道区29包括的不同层纳米结构30的宽度逐渐增大；此时，利于使得沿靠近所述半导体基底11的方向，沟道区29包括的不同层纳米结构30的导通面积逐渐增大，利于使得处于不同高度的纳米结构30具有大小相等的导通电流，进一步提高不同纳米结构30之间的导通均匀性。
55.在实际的应用过程中，如图22中的(1)和(2)部分所示，沟道区29包括的不同层纳米结构30的中轴线可以重合。此时，位于底层纳米结构30上的每层纳米结构30沿长度方向的两侧壁相对于位于底层的纳米结构30沿长度方向的两侧壁向内凹入的长度相等。或者，沟道区包括的不同层纳米结构的中轴线也可以相互平行，但不重合。在此情况下，在实际的制造过程中，在对用于制造纳米结构的沟道层进行图案化处理的过程中，若位于沟道层沿长度方向两侧的其它结构与沟道层的间距不相等，可能会使得刻蚀剂对沟道层沿长度方向两侧的刻蚀程度不同，进而导致基于不同沟道层形成的纳米结构30的中轴线不重合。
56.另外，如图21所示，不同纳米结构30的高度可以相同。或者，位于底层的纳米结构的高度可以大于其余纳米结构的高度；该情况下，可以是仅位于底层的纳米结构的高度大于其余纳米结构的高度，且其余纳米结构的高度相同。或者，也可以是沿靠近半导体基底的厚度方向，不同纳米结构的高度逐渐增大；此时，利于增大位于底层的纳米结构的导通面积，更利于使得处于不同高度的纳米结构具有大小相等的导通电流，进一步提高不同纳米结构之间的导通均匀性。
57.至于沟道区包括的不同纳米结构的具体宽度和具体高度可以根据每层纳米结构所处的高度，以及实际应用场景确定，此处不做具体限定。此外，沟道区的材质可以为硅、锗
硅或三五族半导体材料等。例如：沟道区的材料可以为硅。
58.对于上述栅堆叠结构来说，如图21和图22中的(1)和(2)部分所示，栅堆叠可以包括通过空隙至少形成在每个纳米结构30外周的栅介质层和栅极。其中，上述栅介质层还可以形成在半导体基底11暴露栅极形成区的部分的上方。具体的，上述栅介质层的材质可以为氧化硅或氮化硅等介电常数较低的绝缘材料，也可以为hfo2、zro2、tio2或al2o3等介电常数较高的绝缘材料。栅极的材质可以为掺杂的多晶硅、tin、tan或tisin等导电材料。上述栅介质层和栅极的厚度可以根据实际需求进行设置，此处不做具体限定。
59.在一些情况下，如图21和图22中的(1)和(2)部分所示，本发明实施例提供的晶体管还可以包括浅槽隔离结构21、栅极侧墙24和层间介质层28。浅槽隔离结构21至少形成在半导体基底11具有的隔离区上。其中，浅槽隔离结构21与介电结构20非一体成型，浅槽隔离结构21的顶部高度可以为小于等于介电结构20的顶部高度的任一高度，只要能够应用至本发明实施例提供的晶体管中均可。另外，该浅槽隔离结构21的材质可以为sin、si3n4、sio2或sico等绝缘材料。应理解，在半导体基底11上还形成有其它晶体管或导电结构的情况下，在半导体基底11的隔离区上形成浅槽隔离结构21可以将本发明实施例提供的晶体管与其他晶体管的源区26或漏区27、以及其他导电结构隔离开，避免彼此电连接，提高在半导体基底11上形成的该晶体管和其它结构之间的可靠性。另外，上述层间介质层28覆盖在半导体基底11上，且其顶部与栅堆叠结构31的顶部平齐。应理解，在制造本发明实施例提供的晶体管的过程中，如图20所示，层间介质层28的存在可以在刻蚀牺牲栅和牺牲层时，保护源区26和漏区27不受刻蚀、清洗等操作的影响。具体的，上述层间介质层28的材质可以为sio2或sin等绝缘材料。对于上述栅极侧墙24来说，如图21所示，栅极侧墙24形成在层间介质层28与栅堆叠结构31之间。上述栅极侧墙24的存在便于形成晶体管具有的栅堆叠结构31、以及将栅堆叠结构31与后续形成的导电结构隔离开。上述栅极侧墙24的材质为绝缘材料。具体的，上述栅极侧墙24的材质、以及栅极侧墙24的厚度可以根据实际应用场景设计，此处不做具体限定。
60.第二方面，本发明实施例提供了一种晶体管的制造方法。下文将根据图1至图22示出的操作的立体图或剖视图，对制造过程进行描述。具体的，该晶体管的制造方法包括以下步骤：
61.首先，提供一半导体基底。其中，该半导体基底的具体结构可以参考前文，此处不再赘述。
62.接下来，如图20所示，在半导体基底11上形成介电结构20和有源结构。有源结构包括源区26、漏区27、以及位于源区26和漏区27之间的沟道区29。沿半导体基底11的厚度方向，沟道区29包括至少两层纳米结构30。在沟道区29中，位于底层的纳米结构30的宽度大于其余纳米结构30的宽度。介电结构20形成在半导体基底11和有源结构之间、且与位于底层的纳米结构30接触。
63.在实际的制造过程中，可以在形成用于制造有源结构的沟道层和牺牲层前，在半导体基底上形成用于制造介电结构的待氧化层。基于此，在进行相应图案化处理后，可以通过对待氧化层进行选择性氧化处理的方式形成介电结构。其中，上述待氧化层的材料可以与牺牲层的材料相同，此时沟道层、牺牲层和待氧化层只需要分别通过两种不同半导体材料形成，可以降低后续进行选择性处理的难度。当然，待氧化层的材料也可以与牺牲层的材
料不同。
64.下面将根据对经图案化处理后的待氧化层进行选择形氧化处理的同时是否存在相应保护层对位于底层的沟道层进行保护，将介电结构的形成过程分为以下两种：
65.第一种：上述在半导体基底上形成介电结构可以包括步骤：如图1所示，在半导体基底11上形成待氧化层12，以及交替层叠设置在待氧化层12上的沟道层13和牺牲层14。位于底层的沟道层13与待氧化层12接触，并且牺牲层14的材料与待氧化层12的材料相同。接下来，如图2和图7所示，对位于底层的沟道层13上的其余沟道层13和牺牲层14进行图案化处理，以在沟道层13上形成第一鳍状结构17。接着，如图8中的(1)部分所示，形成覆盖在第一鳍状结构17外周的第一保护层18。如图9中的(1)部分所示，在第一保护层18的掩膜作用下，至少刻蚀位于底层的沟道层13和待氧化层12。接下来，如图13中的(1)和(2)部分所示，对待氧化层的剩余部分进行选择性氧化处理，以使待氧化层的剩余部分形成介电结构20。然后，如图14中的(1)和(2)部分所示，去除第一保护层。
66.在实际的制造过程中，如图1所示，可以采用外延等工艺形成上述待氧化层12、沟道层13和牺牲层14。其中，沟道层13的材料可以为硅等半导体材料。至于待氧化层12和牺牲层14的材料，可以是与沟道层13的材料具有一定刻蚀选择比、且能够与沟道层13之间实现选择性氧化的半导体材料。示例性的，牺牲层14和待氧化层12的材料为si
1-x
ge
x
，0.2≤x≤1。例如：牺牲层14和待氧化层12的材料为si
0.2
ge
0.8
、si
0.3
ge
0.7
、si
0.4
ge
0.6
或si
0.5
ge
0.5
等。接着，可以采用光刻和刻蚀等工艺，在交替层叠设置的沟道层13和牺牲层14上形成掩膜层。然后，如图2所示，在相同掩膜层的掩膜作用下，对位于底层的沟道层13上的其余沟道层13和牺牲层14进行图案化处理。此时，第一鳍状结构17包括的每层沟道层13的宽度相同。相应的，基于该第一鳍状结构17包括的每层沟道层13制造的纳米结构30的宽度也相等。
67.或者，如图1所示，在待氧化层12上形成有至少三层沟道层13的情况下，上述对位于底层的沟道层13上的其余沟道层13和牺牲层14进行图案化处理，以在沟道层13上形成第一鳍状结构还可以包括步骤：如图3所示，采用光刻和刻蚀等工艺，对目标层进行图案化处理，以形成第三鳍状结构15。上述目标层为未经图案化处理、且当前位于顶层的沟道层13和/或牺牲层14。例如：在待氧化层上形成有四层沟道层和三层牺牲层的情况下，沿靠近半导体基底的方向、且由小到大的顺序对沟道层和牺牲层的层数进行排序。此时，执行第一次操作时，目标层可以是位于第一层的沟道层，也可以是位于第一层的沟道层和位于第一层的牺牲层。执行第二次操作时，若执行第一次操作时，目标层为第一层的沟道层，则第二次操作对应的目标层可以为第一层的牺牲层，也可以为第一层牺牲层和第二层沟道层。若执行第一次操作时目标层为第一层的沟道层和位于第一层的牺牲层，则第二次操作对应的目标层可以为第二层的沟道层，也可以为第二层沟道层和第二层牺牲层。接着，如图4所示，可以采用沉积和刻蚀等工艺，形成覆盖在第三鳍状结构外周的第三保护层16。该第三保护层16的材料可以为氮化硅等。沿栅堆叠结构31的宽度方向，第三保护层16的厚度可以根据每相邻两层纳米结构的宽度差值进行确定。然后，如图5至图7所示，重复上述操作，直至形成第一鳍状结构17。上述操作的重复次数可以根据位于底层沟道层13上的其余沟道层13和牺牲层14的层数、以及每次操作时目标层的对象进行确定。例如：在待氧化层12上形成有四层沟道层13和三层牺牲层14、且每次操作时目标层对应的对象均为未经图案化处理且当前位于顶层的沟道层13和牺牲层14的情况下，操作的执行次数为三次。
68.在至少通过上述两种方式形成第一鳍状结构后，可以采用沉积和刻蚀等工艺形成覆盖在第一鳍状结构外周的第一保护层，该第一保护层的材料可以为氮化硅等材料。沿栅堆叠结构的宽度方向，该第一保护层的厚度可以根据位于底层的纳米结构的宽度和位于倒数第二层的纳米结构的宽度的差值确定。然后，可以采用干法刻蚀或湿法刻蚀等工艺，仅对待氧化层和位于底层的沟道层进行刻蚀。或者，如图9中的(1)部分所示，也可以仅对待氧化层12、位于底层的沟道层13和部分半导体基底11进行刻蚀。接着，对待氧化层的剩余部分进行选择性氧化处理，以使待氧化层的剩余部分形成介电结构20。然后，如图14中的(1)和(2)部分所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第一保护层。
69.其中，若前文形成第一鳍状结构结构时，形成了第三保护层，则在去除第一保护层后还需要去除第三保护层。或者，在形成第一鳍状结构后，并在形成第一保护层前，也可以先去除第三保护层。
70.第二种：在半导体基底上形成介电结构，包括：如图1所示，在半导体基底11上形成待氧化层12，以及交替层叠设置在待氧化层12上的沟道层13和牺牲层14。位于底层的沟道层13与待氧化层12接触。牺牲层14的材料与待氧化层12的材料相同。接下来，如图2至图7所示，对位于底层的沟道层13上的其余沟道层13和牺牲层14进行图案化处理，以在沟道层13上形成第一鳍状结构17。接着，如图8中的(1)和(2)部分所示，形成覆盖在第一鳍状结构17外周的第一保护层18。然后，如图10中的(1)和(2)部分所示，在第一保护层18的掩膜作用下，刻蚀位于底层的沟道层13。接下来，如图11中的(1)和(2)部分所示，形成覆盖在第一保护层18和位于底层的沟道层13的剩余部分的侧壁上的第二保护层19。接着，如图12中的(1)和(2)部分所示，在第一保护层18和第二保护层19的掩膜作用下，至少刻蚀待氧化层12。接着，对待氧化层的剩余部分进行选择性氧化处理，以使待氧化层的剩余部分形成介电结构20。如图14中的(1)和(2)部分所示，去除第一保护层和第二保护层。
71.在实际的制造过程中，在对位于底层的沟道层进行刻蚀之前，第二种方式对应的制造过程与第一种方式对应的制造过程相同，此处不再赘述。在形成第一保护层，第二种方式与第一种方式不同的是，第二种方式在第一保护层的掩膜作用下仅对位于底层的沟道层进行刻蚀，以使经图案化处理后的位于底层的沟道层的宽度大于其余沟道层的宽度。然后，采用沉积和刻蚀等工艺，如图11中的(1)和(2)部分所示，形成覆盖在第一保护层18和位于底层的沟道层13的剩余部分的侧壁上的第二保护层19。该第二保护层19的材料可以为氮化硅等材料。本发明实施例提供的制造方法对第二保护层19的厚度不做限定，只要能够在后续对待氧化层12进行选择性氧化处理的过程中保护位于底层的沟道层13均可。然后，如图12中的(1)和(2)部分所示，可以采用干法刻蚀或湿法刻蚀等工艺，在第一保护层18和第二保护层19的掩膜作用下，至少刻蚀待氧化层12。接着，对待氧化层的剩余部分进行选择性氧化处理，以使待氧化层的剩余部分形成介电结构20。然后，如图14中的(1)和(2)部分所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除第一保护层和第二保护层。
72.其中，如图14中的(1)和(2)部分所示，经选择性氧化处理后，形成在介电结构20上的结构为第二鳍状结构22。该第二鳍状结构22包括经图案处理后的所有沟道层和牺牲层。在上述情况下，如图15中的(1)和(2)部分所示，可以至少采用沉积和刻蚀等工艺，至少在半导体基底11的隔离区上形成浅槽隔离结构21。该浅槽隔离结构21的材料和顶部高度可以参考前文。
73.示例性的，上述在半导体基底上形成有源结构可以包括以下步骤：
74.如图16所示，可以采用沉积和刻蚀等工艺，形成横跨在第二鳍状结构上的牺牲栅23和栅极侧墙24。栅极侧墙24位于牺牲栅23沿长度方向的两侧。牺牲栅23的材料可以为多晶硅等材料。栅极侧墙24的材料可以参考前文。
75.接着，如图17所示，在牺牲栅23和栅极侧墙24的掩膜作用下、且沿靠近半导体基底11的方向，对至少部分第二鳍状结构进行图案化处理。
76.具体的，如图17所示，可以在牺牲栅23和栅极侧墙24的掩膜作用下、且沿靠近半导体基底11的方向，仅对第二鳍状结构中位于底层的沟道层13上的部分进行图案化处理。其中，沿栅堆叠结构的长度方向，位于底层的沟道层13的两侧边缘部分形成半导体结构25。
77.或者，可以将第二鳍状结构暴露在牺牲栅和栅极侧墙之外的部分全部去除。此时，介电结构沿长度方向的两侧暴露在外。
78.接下来，如图18所示，可以采用外延等工艺，在第二鳍状结构沿长度方向的两侧分别形成源区26和漏区27。
79.需要说明的是，如图17和图18所示，若对部分进行第二鳍状结构进行图案化处理后，保留了上述半导体结构25，则在形成源区26和漏区27时，不仅可以至少将沟道层的剩余部分作为外延的籽晶层，还可以将保留的半导体结构25作为外延的籽晶层，以提高源区26和漏区27的形成质量。
80.接着，如图19所示，可以采用沉积和平坦化等工艺，形成覆盖在半导体基底11上的层间介质层28，该层间介质层28的顶部与牺牲栅23的顶部平齐。层间介质层28的材料可以参考前文。
81.然后，如图20所示，可以采用干法刻蚀或湿法刻蚀等工艺，去除牺牲栅、以及去除每层牺牲层暴露在外的部分，以使每层沟道层暴露在外的部分形成相应层纳米结构30，从而获得有源结构。
82.接下来，如图21以及图22中的(1)和(2)部分所示，可以采用原子层沉积等工艺，形成栅堆叠结构31。该栅堆叠结构31形成在位于底层的纳米结构30未与介电结构20接触的表面上、且环绕在其余纳米结构30的外周。该栅堆叠结构31的具体结构和材料等信息可以参考前文，此处不再赘述。
83.需要说明的是，可以通过多种方式来形成上述有源结构和栅堆叠结构。如何形成上述有源结构和栅堆叠结构并非本发明的主要特征所在，因此在本说明书中，只对其进行简要地介绍，以便本领域普通技术人员能够容易地实施本发明。本领域普通技术人员完全可以设想别的方式来制作上述有源结构和栅堆叠结构。
84.本发明实施例中第二方面及其各种实现方式的有益效果，可以参考第一方面及其各种实现方式中的有益效果分析，此处不再赘述。
85.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
86.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而
并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

技术特征：
1.一种晶体管，其特征在于，包括：半导体基底，有源结构，形成在所述半导体基底上；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层纳米结构；在所述沟道区中，位于底层的所述纳米结构的宽度大于其余所述纳米结构的宽度；介电结构，形成在所述半导体基底和所述有源结构之间；所述介电结构与位于底层的所述纳米结构接触；栅堆叠结构，形成在位于底层的所述纳米结构未与所述介电结构接触的表面上、且环绕在其余所述纳米结构的外周。2.根据权利要求1所述的晶体管，其特征在于，在所述沟道区中，除位于底层的所述纳米结构之外，其余所述纳米结构的宽度相等；或，沿靠近所述半导体基底的方向，所述沟道区包括的不同层纳米结构的宽度逐渐增大。3.根据权利要求2所述的晶体管，其特征在于，所述沟道区包括的不同层纳米结构的中轴线重合。4.根据权利要求1所述的晶体管，其特征在于，所述介电结构的宽度小于位于底层的所述纳米结构的宽度。5.根据权利要求1～4任一项所述的晶体管，其特征在于，所述晶体管还包括与位于底层的纳米结构一体成型的半导体结构；所述半导体结构位于所述源区与所述介电结构之间、以及位于所述漏区和所述介电结构之间。6.一种晶体管的制造方法，其特征在于，包括：提供一半导体基底；在所述半导体基底上形成介电结构和有源结构；所述有源结构包括源区、漏区、以及位于所述源区和所述漏区之间的沟道区；沿所述半导体基底的厚度方向，所述沟道区包括至少两层纳米结构；在所述沟道区中，位于底层的所述纳米结构的宽度大于其余所述纳米结构的宽度；所述介电结构形成在所述半导体基底和所述有源结构之间、且与位于底层的所述纳米结构接触；形成栅堆叠结构；所述栅堆叠结构形成在位于底层的所述纳米结构未与所述介电结构接触的表面上、且环绕在其余所述纳米结构的外周。7.根据权利要求6所述的晶体管的制造方法，其特征在于，在所述半导体基底上形成所述介电结构，包括：在所述半导体基底上形成待氧化层，以及交替层叠设置在所述待氧化层上的沟道层和牺牲层；位于底层的所述沟道层与所述待氧化层接触；所述牺牲层的材料与所述待氧化层的材料相同；对位于底层的所述沟道层上的其余所述沟道层和所述牺牲层进行图案化处理，以在所述沟道层上形成第一鳍状结构；形成覆盖在所述第一鳍状结构外周的第一保护层；在所述第一保护层的掩膜作用下，至少刻蚀位于底层的所述沟道层和所述待氧化层；对所述待氧化层的剩余部分进行选择性氧化处理，以使所述待氧化层的剩余部分形成所述介电结构；
去除所述第一保护层。8.根据权利要求6所述的晶体管的制造方法，其特征在于，在所述半导体基底上形成所述介电结构，包括：在所述半导体基底上形成待氧化层，以及交替层叠设置在所述待氧化层上的沟道层和牺牲层；位于底层的所述沟道层与所述待氧化层接触；所述牺牲层的材料与所述待氧化层的材料相同；对位于底层的所述沟道层上的其余所述沟道层和所述牺牲层进行图案化处理，以在所述沟道层上形成第一鳍状结构；形成覆盖在所述第一鳍状结构外周的第一保护层；在所述第一保护层的掩膜作用下，刻蚀位于底层的所述沟道层；形成覆盖在所述第一保护层和位于底层的所述沟道层的剩余部分的侧壁上的第二保护层；在所述第一保护层和所述第二保护层的掩膜作用下，至少刻蚀所述待氧化层；对所述待氧化层的剩余部分进行选择性氧化处理，以使所述待氧化层的剩余部分形成所述介电结构；去除所述第一保护层和所述第二保护层。9.根据权利要求7或8所述的晶体管的制造方法，其特征在于，所述牺牲层和所述待氧化层的材料为si
1-x
ge
x
，0.2≤x≤1；和/或，所述沟道层的材料为si。10.根据权利要求7或8所述的晶体管的制造方法，其特征在于，经所述选择性氧化处理后，形成在所述介电结构上的结构为第二鳍状结构；在所述半导体基底上形成有源结构，包括：形成横跨在所述第二鳍状结构上的牺牲栅和栅极侧墙；所述栅极侧墙位于所述牺牲栅沿长度方向的两侧；在所述牺牲栅和栅极侧墙的掩膜作用下、且沿靠近所述半导体基底的方向，对至少部分所述第二鳍状结构进行图案化处理；在所述第二鳍状结构沿长度方向的两侧分别形成所述源区和所述漏区；去除所述牺牲栅、以及去除每层所述牺牲层暴露在外的部分，以使每层所述沟道层暴露在外的部分形成相应层纳米结构。11.根据权利要求10所述的晶体管的制造方法，其特征在于，所述在所述牺牲栅和栅极侧墙的掩膜作用下、且沿靠近所述半导体基底的方向，对至少部分所述第二鳍状结构进行图案化处理，包括：在所述牺牲栅和栅极侧墙的掩膜作用下、且沿靠近所述半导体基底的方向，对所述第二鳍状结构中位于底层的所述沟道层上的部分进行图案化处理；其中，沿所述栅堆叠结构的长度方向，位于底层的所述沟道层的两侧边缘部分形成半导体结构。12.根据权利要求7或8所述的晶体管的制造方法，其特征在于，所述对位于底层的所述沟道层上的其余所述沟道层和所述牺牲层进行图案化处理，以在所述沟道层上形成第一鳍状结构，包括：在相同掩膜层的掩膜作用下，对位于底层的所述沟道层上的其余所述沟道层和所述牺
牲层进行图案化处理。13.根据权利要求7或8所述的晶体管的制造方法，其特征在于，所述待氧化层上形成有至少三层所述沟道层；所述对位于底层的所述沟道层上的其余所述沟道层和所述牺牲层进行图案化处理，以在所述沟道层上形成第一鳍状结构，包括：对目标层进行图案化处理，以形成第三鳍状结构；所述目标层为未经图案化处理、且当前位于顶层的所述沟道层和/或所述牺牲层；形成覆盖在所述第三鳍状结构外周的第三保护层；重复上述操作，直至形成所述第一鳍状结构。

技术总结
本发明公开了一种晶体管及其制造方法，涉及半导体技术领域，用于在抑制寄生沟道漏电的同时，提高沟道区包括的不同层纳米结构之间的导通均匀性，利于提升晶体管的电学性能。所述晶体管包括：半导体基底、有源结构、介电结构和栅堆叠结构。上述有源结构形成在半导体基底上。有源结构包括源区、漏区、以及位于源区和漏区之间的沟道区。沿半导体基底的厚度方向，沟道区包括至少两层纳米结构。在沟道区中，位于底层的纳米结构的宽度大于其余纳米结构的宽度。上述介电结构形成在半导体基底和有源结构之间。介电结构与位于底层的纳米结构接触。上述栅堆叠结构形成在位于底层的纳米结构未与介电结构接触的表面上、且环绕在其余纳米结构的外周。的外周。的外周。


技术研发人员：李永亮 赵飞
受保护的技术使用者：中国科学院微电子研究所
技术研发日：2023.06.27
技术公布日：2023/9/13