锁相环、雷达系统及随机化FMCW信号初始相位的方法与流程

锁相环、雷达系统及随机化fmcw信号初始相位的方法
1.本技术要求于2022年03月03日提交中国专利局、申请号为202210209724.1、发明名称为“锁相环和降低fmcw雷达杂散的方法”的中国专利申请的优先权，其全部内容通过引用结合在本技术中。
技术领域
2.本技术涉及锁相环技术领域，尤其涉及一种锁相环、雷达系统及随机化fmcw信号初始相位的方法。


背景技术：

3.在雷达系统中，通常由锁相环(phase lockloop，pll)产生调频连续波(frequency modulated continuous wave，fmcw)信号，图1给出了fmcw信号的示意图，如图1所示，t1到t2为信号的上升沿，t2到t3为信号的下降沿，t3到t4为信号的等待时间，在t1到t4时间内由信号的上升沿、信号的下降沿以及信号的等待时间所组成的完整部分称为一个啁啾信号，可以看到，fmcw信号包括多个波形相同的啁啾信号。
4.根据fmcw雷达原理，啁啾信号被目标反射后形成回波信号，图2给出了fmcw雷达系统发射的啁啾信号tx和接收的回波信号rx的示意图，啁啾信号tx和其对应的回波信号rx混频后形成中频(intermediate frequency，if)信号，中频信号的频率反应了目标物体的距离，相邻中频信号的相位差反应了目标物体的速度。然而，在实际应用中，基于相邻中频信号的相位差计算目标物体的速度时，总会出现两个固定速度的虚假目标，从而严重影响雷达系统探测的准确性。


技术实现要素：

5.为解决上述技术问题，本技术实施例提供了一种锁相环、雷达系统及随机化fmcw信号初始相位的方法，以避免雷达系统中出现两个固定速度的虚假目标，提高雷达系统探测的准确性。
6.为实现上述目的，本技术实施例提供了如下技术方案：
7.一种锁相环，包括：
8.锁相环路，所述锁相环路的第一输入端输入参考信号，第二输入端输入反馈信号，第三输入端输入整数分频值，第四输入端输入小数分频值，所述锁相环路基于所述参考信号和所述反馈信号产生调频连续的多个啁啾信号，并基于对所述小数分频值的累加值以及所述整数分频值对所述啁啾信号以预设分频比进行分频，产生所述反馈信号反馈回其第二输入端；
9.随机控制信号发生器，所述随机控制信号发生器的控制端输入时钟信号，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器向所述锁相环路的第四输入端输入一随机控制信号，使得所述锁相环路对所述小数分频值的累加值变更为随机值，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
10.一种雷达系统，包括上述锁相环，所述锁相环用于产生调频连续的多个啁啾信号。
11.一种随机化fmcw信号初始相位的方法，应用于锁相环，所述锁相环包括锁相环路，该方法包括：
12.将参考信号输入锁相环路，以及将所述锁相环路的反馈信号输入所述锁相环路，使得所述锁相环路产生调频连续的多个啁啾信号，同时将小数分频值和整数分频值输入所述锁相环路，使得所述锁相环路基于对所述小数分频值的累加值以及所述整数分频值对所述啁啾信号以预设分频比进行分频，产生所述反馈信号；
13.每当目标时刻向所述锁相环路输入一随机控制信号，以将所述锁相环路对所述小数分频值的累加值进行随机化处理，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
14.与现有技术相比，上述技术方案具有以下优点：
15.本技术实施例所提供的锁相环，包括锁相环路和随机控制信号发生器，所述锁相环路基于其输入的参考信号和反馈信号产生调频连续的多个啁啾信号，并基于其对输入的小数分频值的累加值和其输入的整数分频值对所述啁啾信号以预设分频比进行分频，产生所述反馈信号；所述随机控制信号发生器的控制端输入时钟信号，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器向所述锁相环路输入一随机控制信号，以使得所述锁相环路对小数分频值的累加值变更为随机值，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，即打断了原来的等差变化，将所述锁相环路输出的多个啁啾信号中杂散信号所引起的速度信息分摊在不同的速度维度上，降低了单一速度维度上杂散信号的强度，避免了雷达系统中出现两个固定速度的虚假目标，提高了雷达系统探测的准确性。
16.并且，每当所述时钟信号到达目标时刻时，所述随机控制信号使得所述锁相环路对所述小数分频值的累加值变更为随机值，这样还使得所述锁相环路输出的多个啁啾信号中的主信号相对于所述参考信号的相位差也成随机变化，即fmcw雷达系统发射的各个啁啾信号的相位是随机变化的，因此，还可以减少fmcw雷达发射信号和外界其他雷达信号相撞的概率，提高fmcw雷达系统对外界的抗干扰能力。
附图说明
17.为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
18.图1为fmcw信号的示意图；
19.图2为fmcw雷达系统发射的啁啾信号tx和接收的回波信号rx示意图；
20.图3为fmcw雷达系统2d fft结果上出现两个固定速度的虚假目标的示意图；
21.图4-图7为本技术各实施例所提供的锁相环的系统框图；
22.图8为本技术一个实施例所提供的锁相环中，线性反馈移位寄存器的结构框图；
23.图9-图11为本技术各实施例所提供的锁相环的系统框图；
24.图12为本技术一个实施例所提供的锁相环中，调制器为mash111结构的示意图；
25.图13为本技术实施例所提供的锁相环输出的多个啁啾信号经2d fft处理后的结果示意图；
26.图14-图15为本技术各实施例所提供的随机化fmcw信号初始相位的方法流程示意图。
具体实施方式
27.正如背景技术部分所述，在实际应用中，基于相邻中频信号的相位差计算目标物体的速度时，总会出现两个固定速度的虚假目标，从而严重影响雷达系统探测的准确性。图3给出了fmcw雷达系统对中频信号进行二维快速傅里叶变换(2d fast fourier transform，2d fft)的处理结果上出现两个固定速度的虚假目标的示意图，如图3所示，图3中高出的类似于两堵墙的物体即为fmcw雷达系统对中频信号进行2d fft的处理结果上出现的两个固定速度的虚假目标，该虚假目标在所有距离维度上都有，占有两个距离维度。
28.发明人研究发现，锁相环是基于其输入的参考信号和其自身产生的反馈信号而产生输出信号的，当锁相环输入的参考信号和其自身产生的反馈信号的频率和相位均相等时，锁相环锁定。其中，锁相环产生反馈信号的过程为：锁相环对其输出信号以一定的小数分频比进行分频，从而产生反馈信号。由此可见，当锁相环锁定时，锁相环的输出信号fout和其输入的参考信号fref之间的频率关系为：
29.fout＝fref*(n.frac)
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(1)
30.其中，n.frac为小数分频比，n为整数部分，.frac为小数部分。
31.由公式(1)可知，只要小数分频比n.frac按照fmcw信号的波形(如图1所示波形)变化，那么，锁相环输出的信号fout即为fmcw信号波形，也就是啁啾信号。需要说明的是，锁相环在实现小数分频时，它的小数分频比在n和n+1之间切换，最后平均出n.frac的分频比，然而，锁相环输出的啁啾信号在被n分频和被n+1分频之间变化时会发生瞬时相位变化，导致分频后产生的反馈信号和锁相环输入的参考信号混频后产生杂散信号，从而使得锁相环输出的啁啾信号中不仅包含主信号，还包含杂散信号，那么，经目标物体反射回来的回波信号中也包含主信号和杂散信号。
32.发明人进一步研究发现，锁相环在产生啁啾信号的过程中，会不断地对其接收到的小数分频值进行累加，当小数分频值的累加值超出一定阈值后进行溢出，所溢出值和锁相环接收的整数分频值进行叠加，产生分频比控制信号，在分频比控制信号的控制下，锁相环能够以一定的小数分频比对其输出的啁啾信号进行分频。由于锁相环对其接收到的小数分频值进行累加的溢出效应，以及fmcw波形的重复性，导致锁相环在各个啁啾信号的初始时刻，对其接收到的小数分频值的累加值成等差变化。具体的，如图1所示，记第一个啁啾信号开始时(即图1中t1时刻)小数分频值的累加值为dat0，第二个啁啾信号开始时(即图1中t4时刻)小数分频值的累加值为dat1，以此类推，第n个啁啾信号开始时小数分频值的累加值为datn，可以发现，dat0，dat1
……
datn为一个等差数列。
33.而锁相环对其接收到的小数分频值的累加值决定了小数分频比n.frac，进而决定了锁相环输出的各个啁啾信号中杂散信号相对于主信号的相位差，那么，在锁相环输出的各个啁啾信号的初始时刻(参考图1中t1、t4、t7等时刻)，啁啾信号中杂散信号相对于主信号的相位差也成等差变化，这意味着，锁相环产生的每个啁啾信号中杂散信号相对于主信
号的初始相位差与锁相环产生的上一个啁啾信号中杂散信号相对于主信号的初始相位差相比，总是增加一个固定值。
34.根据fmcw雷达原理，相邻啁啾信号分别和其对应的回波信号混频后形成的中频信号的相位差反应了目标物体的速度，那么，在回波信号中的主信号与相应的啁啾信号进行混频产生中频信号的同时，回波信号中的杂散信号也会与相应的啁啾信号进行混频产生中频信号，因此，相邻啁啾信号分别对应的回波信号中的杂散信号与各自相应的啁啾信号混频所形成的中频信号也会存在固定相位差，该固定相位差会转换为速度信息，从而在对相邻啁啾信号对应的中频信号进行2d fft处理时，使得杂散信号的能量集中出现在两个固定的速度维度上，产生两个固定速度的虚假目标，严重影响雷达系统探测的准确性。
35.由上述分析可知，在fmcw雷达系统中，基于相邻中频信号的相位差计算目标物体的速度时，总会出现两个固定速度的虚假目标的根本原因是：在锁相环产生的多个啁啾信号的初始时刻(参考图1中t1、t4、t7等时刻)，锁相环对其接收的小数分频值的累加值成等差变化，导致锁相环产生的多个啁啾信号在初始时刻时，杂散信号相对于主信号的相位差成等差变化。
36.有鉴于此，本技术实施例提供了一种锁相环，包括锁相环路和随机控制信号发生器，所述随机控制信号发生器的控制端输入时钟信号，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器向所述锁相环路输入一随机控制信号，使得所述锁相环路对小数分频值的累加值变更为随机值，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，即打断了原来的等差变化，将所述锁相环路输出的多个啁啾信号中杂散信号所引起的速度信息分摊在不同的速度维度上，降低了单一速度维度上杂散信号的强度，避免了雷达系统中出现两个固定速度的虚假目标，提高了雷达系统探测的准确性。
37.并且，锁相环中对小数分频值的累加值也决定了其输出的啁啾信号中的主信号相对于其输入的参考信号的相位差，因此，每当所述时钟信号到达目标时刻时，所述随机控制信号使得所述锁相环路对所述小数分频值的累加值变更为随机值，这样还使得所述锁相环路输出的多个啁啾信号中的主信号相对于所述参考信号的相位差也成随机变化，即fmcw雷达系统发射的各个啁啾信号的相位是随机变化的，因此，还可以减少fmcw雷达发射信号和外界其他雷达信号相撞的概率，提高fmcw雷达系统对外界的抗干扰能力。
38.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
39.在下面的描述中阐述了很多具体细节以便于充分理解本技术，但是本技术还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本技术内涵的情况下做类似推广，因此本技术不受下面公开的具体实施例的限制。
40.其次，本技术结合示意图进行详细描述，在详述本技术实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本技术保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
41.图4给出了本技术实施例所提供的锁相环的结构示意图，如图4所示，所述锁相环
包括：
42.锁相环路100，所述锁相环路100的第一输入端输入参考信号fref，第二输入端输入反馈信号fdiv，第三输入端输入整数分频值，第四输入端输入小数分频值，所述锁相环路100基于所述参考信号fref和所述反馈信号fdiv产生调频连续的多个啁啾信号，并基于对所述小数分频值的累加值以及所述整数分频值对所述啁啾信号以预设分频比n.frac进行分频，产生所述反馈信号fdiv反馈回其第二输入端；
43.随机控制信号发生器200，所述随机控制信号发生器200的控制端输入时钟信号，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器200向所述锁相环路100的第四输入端输入一随机控制信号，使得所述锁相环路100对所述小数分频值的累加值变更为随机值，从而使得所述锁相环路100输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
44.在本实施例中，所述锁相环路100的第四输入端不断接收小数分频值，所述锁相环路100将每次接收到的小数分频值进行累加，当小数分频值的累加值超过预设阈值后进行溢出，溢出后剩余的累加值作为新的累加值继续和接收到的小数分频值进行累加，其中，所述预设阈值为所述锁相环路中对小数分频值进行累加的累加器所能表达的最大值。
45.例如，所述锁相环路100每次接收到的小数分频值为0.3，所述预设阈值为1，那么，所述锁相环路100接收到四个小数分频值后的累加值为：0.3+0.3+0.3+0.3＝1.2，此时，1.2超过了预设阈值1，则溢出整数1，那么剩余的0.2作为新的累加值继续和再次接收到的小数分频值进行累加。
46.由上述分析可知，所述锁相环路100在产生啁啾信号的过程中，会不断地对其第四输入端所接收到的小数分频值进行累加，并在小数分频值的累加值超过预设阈值后溢出，由于累加的溢出效应和fmcw波形的重复性，会导致所述锁相环路100在各个啁啾信号的初始时刻(参考图1中t1、t4、t7等时刻)，对其接收到的小数分频值的累加值成等差变化，那么，所述锁相环路100产生的每个啁啾信号中杂散信号相对于主信号的初始相位差与所述锁相环路100产生的上一个啁啾信号中杂散信号相对于主信号的初始相位差相比，总是增加一个固定值，相邻啁啾信号对应的中频信号的相位变化会转化速度信息，从而在对相邻啁啾信号对应的中频信号进行2d fft处理时，使得杂散信号的能量集中出现在两个固定的速度维度上，产生两个固定速度的虚假目标，严重影响雷达系统探测的准确性。
47.由此，为了解决上述问题，在本实施例中，在锁相环中增加了随机控制信号发生器200，所述随机控制信号发生器200的控制端输入时钟信号，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器200向所述锁相环路100的第四输入端输入一随机控制信号，使得所述锁相环路100对所述小数分频值的累加值变更为随机值，从而使得所述锁相环路100输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
48.并且，由前述分析可知，当锁相环锁定时，锁相环输出的啁啾信号fout和其输入的参考信号fref之间的频率关系为：
49.fout＝fref*(n.frac)
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(1)
50.其实，公式(1)中fout为锁相环输出的啁啾信号中的主信号，那么，由公式(1)可知，锁相环输出的啁啾信号中的主信号fout相对于锁相环输入的参考信号fref的相位差也和锁相环的小数分频比n.frac相关，而锁相环对其接收到的小数分频值的累加值决定了小
数分频比n.frac，因此，在本实施例中，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器200向所述锁相环路100的第四输入端输入一随机控制信号，使得所述锁相环路100对所述小数分频值的累加值变更为随机值，这样还使得所述锁相环路100输出的多个啁啾信号中的主信号相对于所述参考信号的相位差也成随机变化，即fmcw雷达系统发射的各个啁啾信号的相位是随机变化的，因此，还可以减少fmcw雷达发射信号和外界其他雷达信号相撞的概率，提高fmcw雷达系统对外界的抗干扰能力。
51.需要说明的是，所述锁相环路输出的一个啁啾信号在其初始时刻时杂散信号相对于主信号的相位差为该一个啁啾信号中杂散信号相对于主信号的初始相位差，所述锁相环路输出的下一个啁啾信号在其初始时刻时杂散信号相对于主信号的相位差为该下一个啁啾信号中杂散信号相对于主信号的初始相位差，因此，所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差为所述锁相环路产生的多个啁啾信号在各自初始时刻时杂散信号相对于主信号的相位差，其中，所述锁相环路产生的多个啁啾信号的各自初始时刻如图1中t1时刻、t4时刻、t7时刻等。
52.那么，在所述锁相环路输出的一个啁啾信号周期内的任一时刻或多个时刻，利用所述随机控制信号发生器向所述锁相环路的第四输入端输入一随机控制信号，使得所述锁相环路对所述小数分频值的累加值变更为随机值，从而使得所述锁相环路输出的这一个啁啾信号在该时刻杂散信号相对于主信号的相位差成随机变化，进而使得所述锁相环路输出的下一个啁啾信号在其初始时刻时杂散信号相对于主信号的相位也成随机变化，此时，所述锁相环路输出的这两个啁啾信号中杂散信号相对于主信号的初始相位差成随机变化，以此类推，所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，由此可知，所述目标时刻可以为所述啁啾信号周期内的任一时刻或多个时刻。
53.考虑到任一啁啾信号在周期内均具有信号有用时间段和信号无用时间段，例如，如图1所示，所述信号有用时间段包括上升沿时间段，所述信号无用时间段包括下降沿时间段和等待时间段；再例如，如图1所示，所述信号有用时间段包括下降沿时间段，所述信号无用时间段包括上升沿时间段和等待时间段，因此，为了避免对所述啁啾信号的信号有用时间段产生影响，可选的，在本技术的一个实施例中，所述目标时刻为所述啁啾信号的信号有用时间段结束到下一个啁啾信号的信号有用时间段开始之间的任一时刻或多个时刻，包括端点时刻。
54.可选的，所述目标时刻可以为所述啁啾信号的信号有用时间段的初始时刻。例如，如图1所示，所述啁啾信号的信号有用时间段为上升沿时间段，那么，所述目标时刻可以为t1、t4、t7等时刻。
55.可选的，所述目标时刻也可以为所述啁啾信号中信号无用时间段的任一时刻或多个时刻。例如，如图1所示，所述啁啾信号的信号有用时间段为上升沿时间段，所述啁啾信号的信号无用时间段为下降沿时间段和等待时间段，那么，所述目标时刻可以是所述啁啾信号中下降沿时间段和等待时间段内的任一时刻或多个时刻。
56.还需要说明的是，由于所述目标时刻需要与所述啁啾信号在时域上相对应，因此，驱动所述随机控制信号发生器的时钟信号需要和所述锁相环路输出的调频连续的多个啁啾信号在时域上一一对应，而当所述锁相环路锁定时，所述参考信号和所述反馈信号均和所述锁相环路输出的调频连续的多个啁啾信号在时域上一一对应，因此，可以基于所述参
考信号或所述反馈信号生成所述时钟信号。
57.具体的，在本技术的一个实施例中，所述时钟信号基于所述反馈信号而生成。例如，可以将所述反馈信号作为所述时钟信号，驱动所述随机控制信号发生器每当目标时刻向所述锁相环路的第四输入端输入一随机控制信号。
58.由此可见，本技术实施例所提供的锁相环，利用所述随机控制信号发生器200，在各目标时刻向所述锁相环路100的第四输入端输入一随机控制信号，使得所述锁相环路对小数分频值的累加值变更为随机值，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，即打断了原来的等差变化，将所述锁相环路输出的多个啁啾信号中杂散信号所引起的速度信息分摊在不同的速度维度上，降低了单一速度维度上杂散信号的强度，避免了雷达系统中出现两个固定速度的虚假目标，提高了雷达系统探测的准确性。并且，在各目标时刻，所述锁相环路对小数分频值的累加值变更为随机值，还使得所述锁相环路输出的多个啁啾信号中的主信号相对于所述参考信号的相位差也成随机变化，即fmcw雷达系统发射的各个啁啾信号的相位是随机变化的，因此，还可以减少fmcw雷达发射信号和外界其他雷达信号相撞的概率，提高fmcw雷达系统对外界的抗干扰能力。
59.在上述实施例中，所述随机控制信号可以是指令信号，也可以是数据信号，下面分情况进行具体说明。
60.当所述随机控制信号为指令信号时，所述锁相环路100在所述随机控制信号的指示下，每当时钟信号到达目标时刻时，将其对小数分频值的累加值变更为随机值，以使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。在此基础上，识别所述时钟信号是否到达目标时刻的方式有多种，下面进行具体说明。
61.实施方式一：所述随机控制信号发生器200具备识别时钟信号是否到达目标时刻的功能，并在所述时钟信号到达目标时刻时，向所述锁相环路100发送所述随机控制信号，即所述锁相环路100接收到所述随机控制信号的时刻为目标时刻，所述锁相环路100在接收到所述随机控制信号的情况下，将其对小数分频值的累加值变更为随机值。
62.实施方式二：所述随机控制信号发生器200不具备识别时钟信号是否到达目标时刻的功能，此时，需要由其他处理器识别时钟信号是否到达目标时刻，并在所述时钟信号到达目标时刻时，指示所述随机控制信号发生器200向所述锁相环路100输入所述随机控制信号。
63.基于上述实施方式二，可选的，在本技术的一个实施例中，如图5所示，所述锁相环还包括处理器210，所述处理器210用于检测时钟信号是否达到目标时刻，并在所述时钟信号到达目标时刻时，指示所述随机控制信号发生器200向所述锁相环路100的第四输入端发送所述随机控制信号，所述随机控制信号指示所述锁相环路将其对小数分频值的累加值变更为随机值。在本实施例中，所述处理器210具备识别时钟信号是否到达目标时刻的功能。
64.需要说明的是，在实际应用中，如图6所示，可以由一控制器220在其接收的时钟信号的驱动下，向所述锁相环路100的第三输入端输入所述整数分频值，并向所述锁相环路100的第四输入端输入所述小数分频值。在此基础上，可选的，在本技术的一个实施例中，如图6所示，所述随机控制信号发生器200可以包括所述控制器220，所述控制器220还用于向所述锁相环路100的第四输入端发送所述随机控制信号，所述随机控制信号指示所述锁相
环路100在时钟信号到达目标时刻时，将其对小数分频值的累加值变更为随机值。此时，所述控制器220向所述锁相环路100发送的随机控制信号的作用可以包括如下两种方式：
65.第一种方式：所述控制器220向所述锁相环路100发送所述随机控制信号的时刻即为目标时刻，此时，所述锁相环路100同步地接收到所述随机控制信号，所述随机控制信号指示所述锁相环路100在接收到所述随机控制信号时，将其对小数分频值的累加值变更为随机值。此时，所述控制器220具备识别目标时刻的功能，即所述控制器220基于接收到的时钟信号识别目标时刻。
66.第二种方式：所述控制器220向所述锁相环路100发送的随机控制信号指示所述锁相环路100识别目标时刻，并在目标时刻将其对小数分频值的累加值变更为随机值。
67.当所述随机控制信号为数据信号时，由于所述锁相环路100对所述小数分频值的累加值是由0和1的二进制数据表示的，因此，此时所述随机控制信号可以包括随机序列，所述随机序列用于与所述小数分频值的累加值进行累加，或对所述小数分频值的累加值进行替换，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。其中，所述随机序列也是由0和1的二进制数据表示的。
68.在本实施例中，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器200向所述锁相环路100的第四输入端输入所述随机序列，所述随机序列可以与所述锁相环路对小数分频值的累加值进行累加，也可以对当前所述锁相环路对小数分频值的累加值进行替换，从而使得所述锁相环路对小数分频值的累加值变更为随机值。
69.在本实施例中，由于所述锁相环路100对小数分频值的累加值中对应高位的权重较大，因此，为了使得所述随机序列对所述小数分频值的累加值产生更好的随机效果，所述随机序列对应所述小数分频值的累加值由高位到低位进行累加或替换，这样可以对所述小数分频值的累加值扰动较大，且所述随机序列对应所述小数分频值的累加值的位数越高，所产生的扰动量也越大。
70.例如，所述小数分频值的累加值为m位，所述随机序列为n位，m≥n，那么，所述随机序列可以对应所述小数分频值的累加值由高位到低位的n位进行累加，也可以对应所述小数分频值的累加值由高位到低位的n位进行替换，以对所述小数分频值的累加值的高位部分进行扰动，从而获得更好的随机效果。
71.在本实施例中，所述随机控制信号发生器200产生所述随机序列的实施方式有多种，下面进行具体说明。
72.实施方式一：如图7所示，所述随机控制信号发生器200包括线性反馈移位寄存器(linear feedbackshift register，lfsr)230，所述线性反馈移位寄存器230的控制端接收基于所述时钟信号而生成的第一指示信号，所述第一指示信号指示所述线性反馈移位寄存器230每当所述时钟信号到达目标时刻时运行一次，产生一个随机序列输出至所述锁相环路100的第四输入端，以使得所述锁相环路100对所述小数分频值的累加值变更为随机值。
73.具体的，图8给出了所述线性反馈移位寄存器230的结构框图，如图8所示，所述线性反馈移位寄存器230包括依次排列的x级寄存器231以及异或门电路232，其中，x为大于1的整数，所述x级寄存器中第m级寄存器的存储数据向第m+1级寄存器移动，第x级寄存器的存储数据移出，1≤m《x，同时，所述异或门电路232对所述x级寄存器中部分寄存器的存储数据进行异或，并将异或结果反馈回第1级寄存器中，在所述线性反馈移位寄存器230运行的
任一时刻，所述x级寄存器中各寄存器231的存储数据构成一个x位的随机序列输出。
74.例如，如图8所示，以所述线性反馈移位寄存器lsfr包括16级寄存器为例进行说明，其中，第1级寄存器的存储数据为m0，第2级寄存器的存储数据为m1，以此类推，第16级寄存器的存储数据为m15，该16级寄存器的存储数据构成一个16位的存储序列m0、m1
……
m15，其中，m0、m1
……
m15为0或1，可见，对于16级寄存器存储的16位序列，m0为最低位，m15为最高位，并且，存储序列m0、m1
……
m15由低位向高位依次移动，m15移出序列。所述异或门电路232对第11级寄存器的存储数据m10、第13级寄存器的存储数据m12、第14级寄存器的存储数据m13和第16级寄存器的存储数据m15进行异或后，将异或结果反馈回第1位寄存器中，作为第1位寄存器的存储数据m0。
75.由于每一级寄存器的存储数据可以为0或1，因此，16级线性反馈移位寄存器可以存储2^
15-1个存储序列，其中，排除线性反馈移位寄存器中各寄存器的存储数据全为0的情况，这是因为，当线性反馈移位寄存器中各寄存器全为0时，所述异或门电路反馈回第1级寄存器中的值也永远是0，那么，线性反馈移位寄存器输出的序列将一直全是0，这是不可用的。例如，一个3级线性反馈移位寄存器最多可以遍历001，010，011，100，101，110，111共2^
3-1种(即7种)存储序列。
76.具体工作时，如图7所示，所述线性反馈移位寄存器230接收到所述第一指示信号后，在所述第一指示信号的指示下，每当时钟信号到达目标时刻时运行一次，所述线性反馈移位寄存器230产生一个如x位的随机序列输出至所述锁相环路100的第四输入端，所述随机序列和所述锁相环路对小数分频值的累加值进行累加，或对所述锁相环路对小数分频值的累加值进行替换，以使得所述锁相环路对小数分频值的累加值变更为随机值。
77.实施方式二：如图9所示，所述随机控制信号发生器200包括存储器240，所述存储器240的控制端接收基于所述时钟信号而生成的第二指示信号，所述第二指示信号指示所述存储器240每当所述时钟信号到达目标时刻时，将预先存储的一个随机序列输出至所述锁相环路的第四输入端，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。
78.在该实施方式的基础上，具体的，在本技术的一个实施例中，所述存储器240具有存储数据的功能，使得所述随机序列能够预先存储在所述存储器240中，那么，所述存储器240在所述第二指示信号的指示下，每当所述时钟信号到达目标时刻时，将其内部存储的一个随机序列输出至所述锁相环路100的第四输入端，所述随机序列和所述锁相环路对小数分频值的累加值进行累加，或对所述锁相环路对小数分频值的累加值进行替换，以使得所述锁相环路对小数分频值的累加值变更为随机值。
79.在本技术的另一个实施例中，所述存储器还可以包括运算器和串行外设接口(serialperipheralinterface,spi)，其中，所述运算器基于预先设置的计算机指令产生随机序列，所述串行外设接口spi在所述第二指示信号的指示下，每当所述时钟信号到达目标时刻时，将所述运算器产生的一个随机序列输出至所述锁相环路的第四输入端，所述随机序列和所述锁相环路对小数分频值的累加值进行累加，或对所述锁相环路对小数分频值的累加值进行替换，以使得所述锁相环路对小数分频值的累加值变更为随机值。
80.在本技术的又一个实施例中，所述存储器也可以只包括串行外设接口，所述串行外设接口在所述第二指示信号的指示下，每当所述时钟信号到达目标时刻时，将人为设置的随机序列或其他设备输出的随机序列输出至所述锁相环路的第四输入端，所述随机序列
和所述锁相环路对小数分频值的累加值进行累加，或对所述锁相环路对小数分频值的累加值进行替换，以使得所述锁相环路对小数分频值的累加值变更为随机值。
81.实施方式三：如图10所示，所述随机控制信号发生器200也可以同时包括线性反馈移位寄存器230和存储器240，其中，
82.所述线性反馈移位寄存器230的控制端接收基于所述时钟信号而生成的第一指示信号，所述第一指示信号指示所述线性反馈移位寄存器230每当所述时钟信号到达目标时刻时运行一次，产生一个随机序列输出至所述锁相环路的第四输入端，以使得所述锁相环路对所述小数分频值的累加值变更为随机值；
83.和/或，
84.所述存储器240的控制端接收基于所述时钟信号而生成的第二指示信号，所述第二指示信号指示所述存储器240每当所述时钟信号到达目标时刻时，将预先存储的一个随机序列输出至所述锁相环路的第四输入端，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。
85.需要说明的是，图10中所述线性反馈移位寄存器230的输出箭头和所述存储器240的输出箭头均为虚线，表示所述线性反馈移位寄存器230和所述存储器240至少一个在时钟信号到达目标时刻时，向所述锁相环路100的第四输入端发送一个随机序列，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。
86.在上述三种实施方式中，所述线性反馈移位寄存器230是在所述第一指示信号的指示下每当时钟信号到达目标时刻时向所述锁相环路100输入一个随机序列的，所述存储器240是在所述第二指示信号的指示下每当时钟信号到达目标时刻时向所述锁相环路100输入一个随机序列的，而所述第一指示信号和所述第二指示信号均是基于所述时钟信号而生成的。
87.可选的，如图7、图9-图10所示，所述随机控制信号发生器200还包括：
88.数字波形发生器250，所述数字波形发生器250的控制端输入所述时钟信号，所述数字波形发生器250用于识别所述时钟信号是否到达目标时刻，并在所述时钟信号到达目标时刻时，指示所述线性反馈移位寄存器230和/或所述存储器240向所述锁相环路100的第四输入端输入一个随机序列，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。
89.具体工作时，所述数字波形发生器250识别时钟信号是否达到目标时刻，并在所述时钟信号到达目标时刻时，向所述线性反馈移位寄存器230发送第一指示信号，所述第一指示信号指示所述线性反馈移位寄存器运行一次，产生一个随机序列输出至所述锁相环路100的第四输入端；
90.和/或；
91.所述数字波形发生器250识别时钟信号是否达到目标时刻，并在所述时钟信号到达目标时刻时，向所述存储器240发送第二指示信号，所述第二指示信号指示所述存储器240将预先存储的一个随机序列输出至所述锁相环路的第四输入端。
92.实施方式四：如图11所示，所述随机控制信号发生器200包括数字波形发生器250，所述数字波形发生器250的控制端输入所述时钟信号，所述数字波形发生器用于识别所述时钟信号是否到达目标时刻，并在所述时钟信号到达目标时刻时，向所述锁相环路100的第
四输入端输入一个随机序列，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。
93.在本实施例中，所述数字波形发生器250不仅具有识别时钟信号是否到达目标时刻的功能，还具有在所述时钟信号到达目标时刻时，向所述锁相环路100的第四输入端输入随机序列的功能，其中，所述随机序列可以是预先存储在所述数字波形发生器中的，也可以是在所述时钟信号到达目标时刻时而实时产生的，本技术对此并不做限定。
94.在上述任一实施方式的基础上，可选的，在本技术的一个实施例中，如图7、图9-图11所示，所述数字波形发生器250在所述时钟信号的驱动下，还向所述锁相环路100的第三输入端输入所述整数分频值，并向所述锁相环路100的第四输入端输入所述小数分频值。
95.需要说明的是，在上述各实施方式中，如图7、图9-图11所示，所述锁相环路100的第四输入端不仅接收小数分频值，还在目标时刻接收随机序列，由于在同一时刻，所述锁相环路100的第四输入端只能接收一种信号，因此，可选的一种方式为：所述锁相环路100接收小数分频值和接收随机序列的时刻不同，且在目标时刻，接收随机序列。例如，图11中锁相环路100的第四输入端接收的小数分频值和随机序列为“或”的关系所示，具体的，在接收小数分频值时，所述锁相环路100对接收的小数分频值进行累加，在接收随机序列时，所述锁相环路100将接收的随机序列与其小数分频值的累加值进行累加，或对其小数分频值的累加值进行替换。
96.可选的另一种方式为：在非目标时刻，向所述锁相环路100的第四输入端输入小数分频值，在目标时刻，向所述锁相环路100的第四输入端输入小数分频值和随机序列的累加值，其中，由于小数分频值和随机序列的累加值也为随机序列，因此，可以将小数分频值和随机序列的累加值作为随机序列输入所述锁相环路100的第四输入端。例如，图11中锁相环路100的第四输入端接收的小数分频值和随机序列为“和”的关系所示，具体的，可以在目标时刻，将输入的小数分频值和随机序列进行累加，将得到的累加值作为随机序列输入所述锁相环路100的第四输入端，与所述锁相环路中小数分频值的累加值进行累加，或对所述锁相环路中小数分频值的累加值进行替换。
97.在上述任一实施例的基础上，在本技术的一个实施例中，如图4-图7、图9-图11所示，所述锁相环路100包括：
98.依次电连接形成环路的鉴频鉴相器110、电荷泵120、低通滤波器130、压控振荡器140和分频模块150；
99.所述鉴频鉴相器110的第一输入端连接所述锁相环路100的第一输入端，所述鉴频鉴相器110的第二输入端连接所述锁相环路100的第二输入端，所述分频模块150的第一输入端连接所述锁相环路100的第三输入端，所述分频模块150的第二输入端连接所述锁相环路100的第四输入端，所述压控振荡器140的输出端连接所述锁相环路100的输出端；
100.所述鉴频鉴相器110检测其第一输入端输入的参考信号和其第二输入端输入的反馈信号的相位差，产生相位误差信号，所述相位误差信号经所述电荷泵120和所述低通滤波器130后转换为电压控制信号，所述电压控制信号控制所述压控振荡器140输出调频连续的各个啁啾信号，所述分频模块50对其第二输入端输入的小数分频值进行累加，并基于其对所述小数分频值的累加值和其第一输入端输入的整数分频值，对所述啁啾信号以预设分频比进行分频，产生所述反馈信号反馈回所述鉴频鉴相器110的第二输入端，当所述反馈信号
和所述参考信号的频率和相位均相等时，所述锁相环路锁定；
101.其中，每当所述时钟信号到达目标时刻时，所述分频模块150的第二输入端还接收所述随机控制信号，以使得所述分频模块150在所述随机控制信号的控制下，将其对所述小数分频值的累加值变更为随机值。
102.可选的，在本技术的一个实施例中，如图4-图7、图9-图11所示，所述分频模块150包括分频器151和调制器152；
103.所述调制器152的控制端输入所述时钟信号，第一输入端连接所述分频模块150的第一输入端，第二输入端连接所述分频模块150的第二输入端，所述调制器152在所述时钟信号的驱动下，对其第二输入端输入的小数分频值进行累加，并基于其对所述小数分频值的累加值和其第一输入端输入的整数分频值产生分频比控制信号输出给所述分频器151；
104.所述分频器151的控制端接收所述分频比控制信号，输入端连接所述压控振荡器140的输出端，输出端连接所述鉴频鉴相器110的第二输入端，所述分频器151在所述分频比控制信号的控制下，对所述压控振荡器140输出的啁啾信号以预设分频比进行分频，产生所述反馈信号反馈回所述鉴频鉴相器110的第二输入端；
105.其中，每当所述时钟信号到达目标时刻时，所述调制器152的第二输入端还接收所述随机控制信号，以使得所述调制器152在所述随机控制信号的控制下，将其对所述小数分频值的累加值变更为随机值。
106.在本实施例中，所述调制器(sdm)例如σ-δ调制器，其用来产生分频比控制信号。具体的，图12给出了所述调制器152为mash111结构的示意图，如图12所示，所述调制器152包括：第一累加器adder0，所述第一累加器adder0的输入端连接所述调制器152的第二输入端，接收所述小数分频值.f(k)，并每当所述时钟信号到达目标时刻时，还接收所述随机控制信号；
107.所述第一累加器adder0用于将每次接收到的小数分频值与历史累加值进行累加，并在所述时钟信号到达目标时刻时，在接收的所述随机控制信号的控制下，将当前对小数分频值的累加值变更为随机值。
108.具体工作时，所述第一累加器adder0不断将接收到的小数分频值与历史累加值进行累加，当累加值超过预设阈值后进行溢出，即输出溢出值，溢出后剩余的累加值作为新的累加值继续和接收到的小数分频值进行累加，其中，所述预设阈值为所述第一累加器adder0所能表达的最大值。
109.继续如图12所示，所述调制器152还包括第二累加器adder1和第三累加器adder2，其中，所述第二累加器adder1积累所述第一累加器adder0的残余噪声(即量化噪声)，当其累加值超过所述第二累加器adder1所能表达的最大值后溢出，溢出后剩余的累加值作为新的累加值继续积累所述第一累加器adder0的残余噪声；同理，所述第三累加器adder2积累所述第二累加器adder1的残余噪声(即量化噪声)，当其累加值超过所述第三累加器adder2所能表达的最大值后溢出，溢出后剩余的累加值作为新的累加值继续积累所述第二累加器adder1的残余噪声。
110.其中，所述第一累加器adder0的溢出值avf1、所述第二累加器adder1的溢出值avf2和所述第三累加器adder2的溢出值avf3经历差分和加法处理后，和所述调制器152的第一输入端输入的整数分频值n(k)叠加后作为所述分频比控制信号n
div
(k)，控制所述分频
器151以预设分频比n.frac对所述压控振荡器140输出的啁啾信号进行分频。
111.发明人通过对mash111调制器结构以及锁相环产生杂散信号的原理进行分析发现，由于所述第二累加器adder1是对所述第一累加器adder0的残余噪声进行量化，所述第三累加器adder2是对所述第二累加器addder1的残余噪声进行量化，即所述第二累加器adder1和所述第三累加器adder2主要和噪声的传递函数有关，而和信号的传递函数无关，而所述第一累加器adder0是对输入的小数分频值.f(k)进行量化，因此，输入的小数分频值.f(k)的特性(如相位)主要由所述第一累加器adder0来决定，也就是说，所述第一累加器adder0决定了所述分频器151的小数分频比的小数部分.frac，从而决定了锁相环路输出的啁啾信号中杂散信号的相位，进而决定了锁相环路输出的啁啾信号中杂散信号相对于主信号的相位差。
112.由此，在本实施例中，每当所述时钟信号到达目标时刻时，所述第一累加器adder0的输入端接收所述随机控制信号，以使得所述第一累加器adder0在所述随机控制信号的控制下，将其对所述小数分频值的累加值变更为随机值。例如，所述随机控制信号为随机序列，所述第一累加器adder0的输入端每当时钟信号到达目标时刻时接收一随机序列，所述随机序列和所述第一累加器adder0中小数分频值的累加值进行累加，或对所述第一累加器adder0中小数分频值的累加值进行替换，使得所述第一累加器adder0中小数分频值的累加值变更为随机值，从而使得所述锁相环路100输出的啁啾信号中杂散信号的相位为随机相位，进而使得所述锁相环路100输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成随机相位差；同时还使得所述锁相环路输出的多个啁啾信号中的主信号相对于所述参考信号的相位差也成随机变化，即各个啁啾信号的相位是随机变化的。
113.需要说明的是，由前述已知，可以将所述反馈信号作为所述时钟信号，此时，如图9-图11所示，所述调制器152的控制端以及所述数字波形发生器250的控制端均可以和所述分频器151的输出端相连，以简化锁相环的结构。
114.还需要说明的是，在实际应用中，所述数字波形发生器250向所述调制器152输入所述整数分频信号和所述小数分频信号，和所述调制器152向所述分频器151输入所述分频比控制信号，以及和所述分频器151在所述分频比控制信号的控制下以预设分频比对所述锁相环路输出的啁啾信号进行分频之间，均具有时间延时，即各个过程在时钟信号上是跟随状态。
115.图13给出了本技术实施例所提供的锁相环输出的多个啁啾信号经2dfft处理后的结果示意图，对比图3和图13可以看出，图3中在两个速度维度上的速度杂散被分摊到了不同的速度维度上，降低了速度杂散的能量，从而避免了雷达系统中出现两个固定速度的虚假目标，可以提高雷达系统探测的准确性。
116.本技术实施例还提供了一种雷达系统，所述雷达系统包括上述任一实施例所提供的锁相环，所述锁相环用于产生调频连续的多个啁啾信号，即调频连续波信号，由于所述锁相环的具体工作过程已在上述各实施例中进行了详细地阐述，此处不再赘述。
117.本技术实施例还提供了一种随机化fmcw信号初始相位的方法，应用于锁相环，所述锁相环包括锁相环路，如图14所示，该方法包括：
118.s100：将参考信号输入锁相环路，以及将所述锁相环路的反馈信号输入所述锁相环路，使得所述锁相环路产生调频连续的多个啁啾信号，同时将小数分频值和整数分频值
输入所述锁相环路，使得所述锁相环路基于对所述小数分频值的累加值以及所述整数分频值对所述啁啾信号以预设分频比进行分频，产生所述反馈信号；
119.s200：每当目标时刻向所述锁相环路输入一随机控制信号，以将所述锁相环路对小数分频值的累加值进行随机化处理，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
120.需要说明的是，所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差为所述锁相环路产生的多个啁啾信号在各自初始时刻时杂散信号相对于主信号的相位差，其中，所述锁相环路产生的多个啁啾信号的各自初始时刻如图1中t1时刻、t4时刻、t7时刻等。那么，在所述锁相环路输出的一个啁啾信号周期内的任一时刻或多个时刻，将所述锁相环路对所述小数分频值的累加值进行随机化处理，从而使得所述锁相环路输出的这一个啁啾信号在该时刻杂散信号相对于主信号的相位差成随机变化，进而使得所述锁相环路输出的下一个啁啾信号在其初始时刻时杂散信号相对于主信号的相位也成随机变化，此时，所述锁相环路输出的这两个啁啾信号中杂散信号相对于主信号的初始相位差成随机变化，以此类推，所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，由此可知，所述目标时刻可以为所述啁啾信号周期内的任一时刻或多个时刻。
121.考虑到任一啁啾信号在周期内均具有信号有用时间段和信号无用时间段，例如，如图1所示，所述信号有用时间段包括上升沿时间段，所述信号无用时间段包括下降沿时间段和等待时间段；再例如，如图1所示，所述信号有用时间段包括下降沿时间段，所述信号无用时间段包括上升沿时间段和等待时间段，因此，为了避免对所述啁啾信号的信号有用时间段产生影响，可选的，在本技术的一个实施例中，所述目标时刻为所述啁啾信号的信号有用时间段结束到下一个啁啾信号的信号有用时间段开始之间的任一时刻或多个时刻，包括端点时刻。
122.可选的，所述目标时刻可以为所述啁啾信号的信号有用时间段的初始时刻。例如，如图1所示，所述啁啾信号的信号有用时间段为上升沿时间段，那么，所述目标时刻可以为t1、t4、t7等时刻。
123.可选的，所述目标时刻也可以为所述啁啾信号中信号无用时间段的任一时刻或多个时刻。例如，如图1所示，所述啁啾信号的信号有用时间段为上升沿时间段，所述啁啾信号的信号无用时间段为下降沿时间段和等待时间段，那么，所述目标时刻可以是所述啁啾信号中下降沿时间段和等待时间段内的任一时刻或多个时刻。
124.还需要说明的是，由于所述目标时刻需要与所述啁啾信号在时域上相对应，而当所述锁相环路锁定时，所述参考信号和所述反馈信号均和所述锁相环路输出的调频连续的多个啁啾信号在时域上一一对应，因此，可以基于所述参考信号或所述反馈信号来确定所述目标时刻。
125.具体的，在本技术的一个实施例中，所述目标时刻是基于所述反馈信号而确定的。例如，将所述反馈信号作为时钟信号，每当所述反馈信号到达目标时刻时，向所述锁相环路输入一随机控制信号，以将所述锁相环路对所述小数分频值的累加值进行随机化处理。
126.在本实施例中，在所述锁相环路产生啁啾信号的过程中，每当目标时刻向所述锁相环路输入一随机控制信号，以将所述锁相环路对所述小数分频值的累加值进行随机化处
理，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，即打断了原来的等差变化，将所述锁相环路输出的多个啁啾信号中杂散信号所引起的速度信息分摊在不同的速度维度上，降低了单一速度维度上杂散信号的强度，避免了雷达系统中出现两个固定速度的虚假目标，提高了雷达系统探测的准确性。并且，在各目标时刻，将所述锁相环路对所述小数分频值的累加值进行随机化处理，还使得所述锁相环路输出的多个啁啾信号中的主信号相对于所述参考信号的相位差也成随机变化，即fmcw雷达系统发射的各个啁啾信号的相位是随机变化的，因此，还可以减少fmcw雷达发射信号和外界其他雷达信号相撞的概率，提高fmcw雷达系统对外界的抗干扰能力。
127.在上述实施例中，所述随机控制信号可以是指令信号，也可以是数据信号，下面分情况进行具体说明。
128.当所述随机控制信号为指令信号时，所述锁相环路100在所述随机控制信号的指示下，每当时钟信号到达目标时刻时，将其对小数分频值的累加值变更为随机值，以使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
129.在此基础上，识别所述时钟信号是否到达目标时刻的方式有多种，具体的，可以将所述锁相环路接收到所述随机控制信号的时刻设定为目标时刻，所述锁相环路在接收到所述随机控制信号的情况下，将其对小数分频值的累加值进行随机化处理；也可以由处理器识别时钟信号是否到达目标时刻，并在所述时钟信号到达目标时刻时，指示向所述锁相环路输入所述随机控制信号，在所述随机控制信号的控制下，所述锁相环路将其对小数分频值的累加值进行随机化处理；还可以由所述随机控制信号指示所述锁相环路识别时钟信号是否到达目标时刻，并在所述时钟信号到达目标时刻时，将其对小数分频值的累加值进行随机化处理。
130.当所述随机控制信号为数据信号时，由于所述锁相环路对所述小数分频值的累加值是由0和1的二进制数据表示的，因此，此时所述随机控制信号可以包括随机序列，其中，所述随机序列也是由0和1的二进制数据表示的。
131.在此基础上，如图15所示，所述每当目标时刻向所述锁相环路输入一随机控制信号，以将所述锁相环路对小数分频值的累加值进行随机化处理的步骤包括：
132.s210：每当目标时刻，向所述锁相环路输入一随机序列；
133.s220：将所述随机序列和所述锁相环路中的小数分频值的累加值进行累加，或将所述随机序列对所述锁相环路中的小数分频值的累加值进行替换，以使得所述锁相环路对所述小数分频值的累加值变更为随机值，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
134.在本实施例中，由于所述锁相环路100对小数分频值的累加值中对应高位的权重较大，因此，为了使得所述随机序列对所述小数分频值的累加值产生更好的随机效果，所述将所述随机序列和所述锁相环路中的小数分频值的累加值进行累加的步骤包括：
135.将所述随机序列对应所述锁相环路中的小数分频值的累加值由高位到低位进行累加；
136.将所述随机序列对所述锁相环路中的小数分频值的累加值进行替换包括：
137.将所述随机序列对应所述锁相环路中的小数分频值的累加值由高位到低位进行替换。
138.在本实施例中，所述随机序列对应所述小数分频值的累加值由高位到低位进行累加或替换，这样可以对所述小数分频值的累加值扰动较大，且所述随机序列对应所述小数分频值的累加值的位数越高，所产生的扰动量也越大。
139.例如，所述小数分频值的累加值为m位，所述随机序列为n位，m≥n，那么，所述随机序列对应所述小数分频值的累加值由高位到低位的n位进行累加或替换，以对所述小数分频值的累加值的高位部分进行扰动，从而获得更好的随机效果。
140.需要说明的是，在步骤s210中，每当目标时刻，向所述锁相环路输入的随机序列，可以仅为随机序列，也可以是随机序列和小数分频值的累加值，由于随机序列和小数分频值的累加值也为随机序列，因此同样可以用于对所述小数分频值的累加值进行累加，或对所述小数分频值的累加值进行替换。
141.综上，本技术公开了一种锁相环、雷达系统及随机化fmcw信号初始相位的方法，该锁相环包括锁相环路和随机控制信号发生器，每当时钟信号到达目标时刻时，随机控制信号发生器向锁相环路输入一随机控制信号，使得锁相环路对小数分频值的累加值变更为随机值，从而使得锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，即打断了原来的等差变化，将锁相环路输出的多个啁啾信号中杂散信号所引起的速度信息分摊在不同的速度维度上，降低单一速度维度上杂散信号的强度，避免雷达系统中出现两个固定速度的虚假目标，提高雷达系统探测的准确性，同时还使得各个啁啾信号的相位随机变化，提高fmcw雷达系统对外界的抗干扰能力。
142.本说明书中各个部分采用并列和递进相结合的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
143.对所公开的实施例的上述说明，本说明书中各实施例中记载的特征可以相互替换或组合，使本领域专业技术人员能够实现或使用本技术。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本技术的精神或范围的情况下，在其它实施例中实现。因此，本技术将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：
1.一种锁相环，其特征在于，包括：锁相环路，所述锁相环路的第一输入端输入参考信号，第二输入端输入反馈信号，第三输入端输入整数分频值，第四输入端输入小数分频值，所述锁相环路基于所述参考信号和所述反馈信号产生调频连续的多个啁啾信号，并基于对所述小数分频值的累加值以及所述整数分频值对所述啁啾信号以预设分频比进行分频，产生所述反馈信号反馈回其第二输入端；随机控制信号发生器，所述随机控制信号发生器的控制端输入时钟信号，每当所述时钟信号到达目标时刻时，所述随机控制信号发生器向所述锁相环路的第四输入端输入一随机控制信号，使得所述锁相环路对所述小数分频值的累加值变更为随机值，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。2.根据权利要求1所述的锁相环，其特征在于，所述目标时刻为所述啁啾信号的信号有用时间段结束到下一个啁啾信号的信号有用时间段开始之间的任一时刻或多个时刻，包括端点时刻。3.根据权利要求1所述的锁相环，其特征在于，所述随机控制信号包括随机序列，所述随机序列用于与所述小数分频值的累加值进行累加，或对所述小数分频值的累加值进行替换，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。4.根据权利要求3所述的锁相环，其特征在于，所述随机序列对应所述小数分频值的累加值由高位到低位进行累加或替换。5.根据权利要求3所述的锁相环，其特征在于，所述随机控制信号发生器包括以下至少一种：线性反馈移位寄存器，所述线性反馈移位寄存器的控制端接收基于所述时钟信号而生成的第一指示信号，所述第一指示信号指示所述线性反馈移位寄存器每当所述时钟信号到达目标时刻时运行一次，产生一个随机序列输出至所述锁相环路的第四输入端，以使得所述锁相环路对所述小数分频值的累加值变更为随机值；和，存储器，所述存储器的控制端接收基于所述时钟信号而生成的第二指示信号，所述第二指示信号指示所述存储器每当所述时钟信号到达目标时刻时，将预先存储的一个随机序列输出至所述锁相环路的第四输入端，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。6.根据权利要求5所述的锁相环，其特征在于，所述随机控制信号发生器还包括：数字波形发生器，所述数字波形发生器的控制端输入所述时钟信号，所述数字波形发生器用于识别所述时钟信号是否到达目标时刻，并在所述时钟信号到达目标时刻时，指示所述线性反馈移位寄存器和/或所述存储器向所述锁相环路的第四输入端输入一个随机序列，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。7.根据权利要求6所述的锁相环，其特征在于，所述数字波形发生器在所述时钟信号的驱动下，还向所述锁相环路的第三输入端输入所述整数分频值，并向所述锁相环路的第四输入端输入所述小数分频值。8.根据权利要求1所述的锁相环，其特征在于，所述锁相环路包括：依次电连接形成环路的鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和分频模块；
所述鉴频鉴相器的第一输入端连接所述锁相环路的第一输入端，所述鉴频鉴相器的第二输入端连接所述锁相环路的第二输入端，所述分频模块的第一输入端连接所述锁相环路的第三输入端，所述分频模块的第二输入端连接所述锁相环路的第四输入端，所述压控振荡器的输出端连接所述锁相环路的输出端；所述鉴频鉴相器检测其第一输入端输入的参考信号和其第二输入端输入的反馈信号的相位差，产生相位误差信号，所述相位误差信号经所述电荷泵和所述低通滤波器后转换为电压控制信号，所述电压控制信号控制所述压控振荡器输出调频连续的各个啁啾信号，所述分频模块对其第二输入端输入的小数分频值进行累加，并基于其对所述小数分频值的累加值和其第一输入端输入的整数分频值，对所述啁啾信号以预设分频比进行分频，产生所述反馈信号反馈回所述鉴频鉴相器的第二输入端，当所述反馈信号和所述参考信号的频率和相位均相等时，所述锁相环路锁定；其中，每当所述时钟信号到达目标时刻时，所述分频模块的第二输入端还接收所述随机控制信号，以使得所述分频模块在所述随机控制信号的控制下，将其对所述小数分频值的累加值变更为随机值。9.根据权利要求8所述的锁相环，其特征在于，所述分频模块包括分频器和调制器；所述调制器的控制端输入所述时钟信号，第一输入端连接所述分频模块的第一输入端，第二输入端连接所述分频模块的第二输入端，所述调制器在所述时钟信号的驱动下，对其第二输入端输入的小数分频值进行累加，并基于其对所述小数分频值的累加值和其第一输入端输入的整数分频值产生分频比控制信号输出给所述分频器；所述分频器的控制端接收所述分频比控制信号，输入端连接所述压控振荡器的输出端，输出端连接所述鉴频鉴相器的第二输入端，所述分频器在所述分频比控制信号的控制下，对所述压控振荡器输出的啁啾信号以预设分频比进行分频，产生所述反馈信号反馈回所述鉴频鉴相器的第二输入端；其中，每当所述时钟信号到达目标时刻时，所述调制器的第二输入端还接收所述随机控制信号，以使得所述调制器在所述随机控制信号的控制下，将其对所述小数分频值的累加值变更为随机值。10.根据权利要求1所述的锁相环，其特征在于，所述时钟信号是基于所述反馈信号而生成的。11.一种雷达系统，其特征在于，包括权利要求1-10中任一项所述的锁相环，所述锁相环用于产生调频连续的多个啁啾信号。12.一种随机化fmcw信号初始相位的方法，其特征在于，应用于锁相环，所述锁相环包括锁相环路，该方法包括：将参考信号输入锁相环路，以及将所述锁相环路的反馈信号输入所述锁相环路，使得所述锁相环路产生调频连续的多个啁啾信号，同时将小数分频值和整数分频值输入所述锁相环路，使得所述锁相环路基于对所述小数分频值的累加值以及所述整数分频值对所述啁啾信号以预设分频比进行分频，产生所述反馈信号；每当目标时刻向所述锁相环路输入一随机控制信号，以将所述锁相环路对所述小数分频值的累加值进行随机化处理，从而使得所述锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化。
13.根据权利要求12所述的方法，其特征在于，所述目标时刻是基于所述反馈信号而确定的。14.根据权利要求12所述的方法，其特征在于，所述随机控制信号包括随机序列，所述每当目标时刻向所述锁相环路输入一随机控制信号，以将所述锁相环路对所述小数分频值的累加值进行随机化处理的步骤包括：每当目标时刻，向所述锁相环路输入一随机序列；将所述随机序列和所述锁相环路中的小数分频值的累加值进行累加，或将所述随机序列对所述锁相环路中的小数分频值的累加值进行替换，以使得所述锁相环路对所述小数分频值的累加值变更为随机值。15.根据权利要求14所述的方法，其特征在于，所述将所述随机序列和所述锁相环路中的小数分频值的累加值进行累加的步骤包括：将所述随机序列对应所述锁相环路中的小数分频值的累加值由高位到低位进行累加；或者，所述将所述随机序列对所述锁相环路中的小数分频值的累加值进行替换的步骤包括：将所述随机序列对应所述锁相环路中的小数分频值的累加值由高位到低位进行替换。

技术总结
本申请公开了一种锁相环、雷达系统及随机化FMCW信号初始相位的方法，该锁相环包括锁相环路和随机控制信号发生器，每当时钟信号到达目标时刻时，随机控制信号发生器向锁相环路输入一随机控制信号，使得锁相环路对小数分频值的累加值变更为随机值，从而使得锁相环路输出的多个啁啾信号中杂散信号相对于主信号的初始相位差成非等差变化，即打断了原来的等差变化，将锁相环路输出的多个啁啾信号中杂散信号所引起的速度信息分摊在不同的速度维度上，降低单一速度维度上杂散信号的强度，避免雷达系统中出现两个固定速度的虚假目标，提高雷达系统探测的准确性，同时还使得各个啁啾信号的相位随机变化，提高FMCW雷达系统对外界的抗干扰能力。能力。能力。


技术研发人员：杨建伟 周文婷
受保护的技术使用者：加特兰微电子科技（上海）有限公司
技术研发日：2022.04.12
技术公布日：2023/9/13