反相器以及相关存储器装置和电子系统的制作方法

反相器以及相关存储器装置和电子系统
1.优先权申明
2.本技术主张2022年3月18日申请的第17/655,479号美国专利申请“反相器以及相关存储器装置和电子系统(inverters,and related memory devices and electronic systems)”的申请日的权益，所述美国专利申请的公开内容特此以引用的方式全部并入本文中。
技术领域
3.在各种实施例中，本公开大体上涉及微电子装置设计和制造领域。更明确地说，本公开涉及反相器，且涉及相关存储器装置和电子系统。


背景技术：

4.微电子装置设计者通常希望通过减小个别特征的尺寸且通过减小相邻特征之间的分隔距离来增大微电子装置内的特征的集成度或密度。此外，微电子装置设计者通常希望设计出不仅紧凑而且提供性能优点的架构，以及简化的、制造起来更容易且更便宜的设计。
5.微电子装置的一个实例是存储器装置。存储器装置一般被提供为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器，包含但不限于随机存取存储器(ram)、只读存储器(rom)、静态随机存取存储器(sram)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、快闪存储器和电阻可变存储器。与存储器装置制造有关的挑战包含减小存储器装置的大小且增加存储器装置的存储密度。


技术实现要素：

6.在一些实施例中，反相器包括晶体管、上覆于晶体管的额外晶体管，以及插入于晶体管与额外晶体管之间且由两者共享的混合栅极电极。所述混合栅极电极包括上覆于晶体管的沟道结构的区、上覆于区且下伏于额外晶体管的额外沟道结构的额外区，以及插入于区与额外区之间的另一区。所述区具有第一材料组成。所述额外区具有不同于区的第一材料组成的第二材料组成。
7.在额外实施例中，存储器装置包括存储器单元。所述存储器单元包括彼此交叉耦合的两个反相器，以及与两个反相器、两个数字线和字线电连通的两个传输晶体管。所述两个反相器中的每一个包括：nmos晶体管，其与接地线电连通；pmos晶体管，其从nmos晶体管竖直偏移且与电源电压线电连通；以及栅极电极，其竖直地插入于nmos晶体管与pmos晶体管之间且由两者共享。所述栅极电极包括具有第一功函数值的第一材料、具有不同于第一功函数值的第二功函数值的第二材料，以及竖直地插入于第一材料与第二材料之间的第三材料。
8.在另外的实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其以操作方式连接到输入装置和输出装置；以及存储器装置，其以操作方式连接到处理器装置且
包括反相器。所述反相器包括晶体管、上覆于晶体管的额外晶体管，以及竖直地插入于晶体管与额外晶体管之间且由两者共享的栅极电极。所述栅极电极包括：区，其包括第一材料；额外区，其竖直地上覆于区且包括不同于第一材料的第二材料；以及另一区，其竖直地插入于区与额外区之间且包括不同于第一材料和第二材料的第三材料。
附图说明
9.图1为根据本公开的实施例的反相器的简化部分横截面图。
10.图2a为根据本公开的实施例的包含分别具有对应于图1的反相器的配置的配置的反相器的sram装置的电气原理图。
11.图2b为图2a中所描绘的sram装置的简化局部俯视图。
12.图3为根据本公开的实施例的电子系统的示意性框图。
具体实施方式
13.以下描述提供具体细节，例如材料组成、形状和大小，以便提供对本公开的实施例的充分描述。然而，本领域的普通技术人员将理解，本公开的实施例可在不采用这些具体细节的情况下实践。实际上，可结合行业中采用的常规微电子装置制作技术实践本公开的实施例。此外，下文提供的描述不形成用于制造微电子装置(例如，存储器装置)的完整过程流程。下文所描述的结构并不形成完整微电子装置。下文仅详细地描述理解本公开的实施例所需的那些过程动作和结构。用以从所述结构形成完整微电子装置的额外动作可通过常规制造技术执行。
14.本文中呈现的附图仅出于说明性目的，且并不意图为任何特定材料、组件、结构、装置或系统的实际视图。将预期例如由于制造技术和/或公差引起的图式中所描绘的形状的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区域，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为盒形的区域可能具有粗略和/或非线性特征，且说明或描述为圆形的区域可能包含一些粗略和/或线性特征。此外，所示出的锐角可以是圆角，且反之亦然。因此，图中所说明的区域在性质上是示意性的，且其形状并不意图说明区域的精确形状并且不限制本发明权利要求的范围。图式不一定按比例绘制。此外，图式之间的共同元件可保留相同数字标号。
15.如本文所使用，“存储器装置”是指并包含呈现存储器功能但不必限于存储器功能的微电子装置。换句话说且仅借助于非限制性实例，术语“存储器装置”不仅包含常规存储器(例如，常规非易失性存储器，比如常规nand存储器；常规易失性存储器，比如dram，而且包含专用集成电路(asic)(例如，芯片上系统(soc))、组合逻辑和存储器的微电子装置，以及并入有存储器的图形处理单元(gpu)。
16.如本文中所使用，术语“经配置”是指以预定方式促进至少一个结构和至少一个设备中的一或多个的操作的所述结构和所述设备中的一或多个的大小、形状、材料组成、定向和布置。
17.如本文中所使用，术语“竖直”、“纵向”、“水平”和“横向”是关于结构的主平面且未必由地球重力场界定。“水平”或“横向”方向是大体上平行于结构的主平面的方向，而“竖直”或“纵向”方向是大体上垂直于结构的主平面的方向。结构的主平面由与结构的其它表
面相比具有相对较大面积的结构的表面限定。参考图，“水平”或“橫向”方向可垂直于所指示“z”轴，且可平行于所指示“x”轴和/或平行于所指示“y”轴；且“竖直”或“纵向”方向可平行于所指示“z”轴，可垂直于所指示“x”轴，且可垂直于所指示“y”轴。
18.如本文中所使用，描述为彼此“相邻”的特征(例如，区、结构、装置)是指并包含彼此最接近(例如，最靠近)定位的具有(一或多个)所公开标识的特征。不匹配“相邻”特征的(一或多个)所公开标识的额外特征(例如，额外区、额外结构、额外装置)可安置于“相邻”特征之间。换句话说，“相邻”特征可定位成直接彼此邻近，使得无其它特征介入于“相邻”特征之间；或“相邻”特征可定位成彼此间接邻近，使得具有除与至少一个“相邻”特征相关联的标识以外的标识的至少一个特征定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意指且包含彼此竖直最接近(例如，竖直最靠近)定位的具有所公开标识(或多个标识)的特征。此外，描述为彼此“水平相邻”的特征是指并包含彼此水平最邻近(例如，水平最靠近)定位的具有所公开标识(或多个标识)的特征。
19.如本文所使用，术语“相交点”是指并包含两个或更多个特征(例如，区、结构、材料、沟槽、装置)或者单个特征的两个或更多个部分会合的位置。例如，沿第一方向(例如，x方向)延伸的第一特征与沿不同于第一方向的第二方向(例如，y方向)延伸的第二特征之间的相交部可为第一特征和第二特征会合的位置。
20.如本文所使用，空间上相对术语，例如“下面”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前”、“后”、“左”、“右”等，可用于简化说明以描述一个元件或特征与另一元件或特征的关系，如图中所图示。除非另外指定，否则除图中所描绘的定向之外，空间相对术语意图涵盖材料的不同定向。举例来说，如果图中的材料反转，那么被描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将定向于其它元件或特征的“上方”或“顶部上”。因此，术语“在
…
下方”可视使用术语的上下文而定涵盖上方及下方两种定向，这对于所属领域的一般技术人员将显而易见。材料可以其它方式定向(例如，旋转90度、倒置、翻转)，且本文中所用的空间相对描述词可相应地进行解释。
21.如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述”意图也包含复数形式。
22.如本文所使用，术语“和/或”包含相关联列举项中的一或多个的任何和全部组合。
23.如本文中所使用，词组“耦合到”是指以操作方式彼此连接的结构，例如通过直接欧姆连接或通过间接连接(例如，经由另一结构)电连接的结构。
24.如本文所使用，关于给定参数、性质或条件的术语“大体上”在一定程度上是指并包含所属领域的一般技术人员将理解的给定参数、性质或条件在一定偏差度，例如在可接受的公差内得到满足。借助于实例，根据大体上满足的特定参数、特性或条件，参数、特性或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％，甚至满足100.0％。
25.如本文中所使用，参考特定参数的数值的“约”或“大致”包含所述数值，且所属领域的一般技术人员将理解的与所述数值的偏差度在特定参数的可接受公差内。举例来说，关于数值的“约”或“大致”可包含额外数值，所述额外数值在所述数值的90.0％到110.0％范围内，如在所述数值的95.0％到105.0％范围内、在所述数值的97.5％到102.5％范围内、在所述数值的99.0％到101.0％范围内、在所述数值的99.5％到100.5％范围内或在所述数
值的99.9％到100.1％范围内。
26.如本文中所使用，“导电材料”是指并包含例如以下中的一或多种的导电材料：金属(例如，钨(w)、钛(ti)、钼(mo)、铌(nb)、钒(v)、铪(hf)、钽(ta)、铬(cr)、锆(zr)、铁(fe)、钌(ru)、锇(os)、钴(co)、铑(rh)、铱(ir)、镍(ni)、钯(pa)、铂(pt)、铜(cu)、银(ag)、金(au)、铝(al))、合金(例如，基于co的合金、基于fe的合金、基于ni的合金、基于fe和ni的合金、基于co和ni的合金、基于fe和co的合金、基于co和ni和fe的合金、基于ai的合金、基于cu的合金、基于镁(mg)的合金、基于ti的合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)和导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(ge)、导电掺杂硅锗(sige))。此外，“导电结构”是指并包含由导电材料形成且包含所述导电材料的结构。
27.如本文所使用，“绝缘材料”是指并包含例如以下中的一或多种的电绝缘材料：至少一种电介质氧化物材料(例如，氧化硅(sio
x
)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(alo
x
)、氧化铪(hfo
x
)、氧化铌(nbo
x
)、氧化钛(tio
x
)、氧化锆(zro
x
)、氧化钽(tao
x
)和氧化镁(mgo
x
)中的一或多种)；至少一种电介质氮化物材料(例如，氮化硅(siny))；至少一种电介质氮氧化物材料(例如，氮氧化硅(sio
x
ny))；至少一种电介质碳氧化物材料(例如，碳氧化硅(sio
xcy
))；至少一种氢化电介质碳氧化物材料(例如，氢化碳氧化硅(sic
xoyhz
))；以及至少一种电介质碳氧氮化物材料(例如，碳氧氮化硅(sio
xcz
ny))。本文中包含“x”、“y”和“z”中的一或多个的化学式(例如，sio
x
、alo
x
、hfo
x
、nbo
x
、tio
x
、siny、sio
x
ny、sio
xcy
、sic
xoyhz
、sio
xcz
ny)表示含有一个元素的“x”个原子、另一元素的“y”个原子以及额外元素(如果存在)的“z”个原子针对另一元素(例如，si、al、hf、nb、ti)的每一个原子的平均比的材料。由于化学式表示相对原子比而非严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物和/或一或多种非化学计量化合物，且“x”、“y”和“z”(如果存在)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意指并包含具有无法由定义明确的自然数的比率表示且违反定比定律的某一元素组成的化合物。此外，“绝缘结构”是指并包含由绝缘材料形成及包含绝缘材料的结构。
28.如本文中所使用，术语“半导体材料”指具有介于绝缘材料的导电性和导电材料的导电性之间的导电性的材料。举例来说，半导体材料可在室温下具有介于约10-8
西门子/厘米(s/cm)与约104s/cm(106s/m)之间的导电性。半导体材料的实例包含在元素周期表的iv列中找到的元素，例如硅(si)、锗(ge)和碳(c)。半导体材料的其它实例包含化合物半导体材料，例如但不限于二元化合物半导体材料(例如，砷化镓(gaas))、三元化合物半导体材料(例如，al
x
ga
1-x
as)和四元化合物半导体材料(例如，ga
x
in
1-x
asyp
1-y
)。化合物半导体材料可包含但不限于来自元素周期表的列iii和v(iii-v半导体材料)或来自元素周期表的列ii和vi(ii-vi半导体材料)的元素的组合。半导体材料的其它实例包含氧化物半导体材料，例如氧化锌锡(zn
x
snyo，通常称为“zto”)、氧化铟锌(in
x
znyo，通常称为“izo”)、氧化锌(zn
x
o)、氧化铟镓锌(in
x
gayznzo，通常称为“igzo”)、氧化铟镓硅(in
x
gaysizo，通常称为“igso”)、氧化铟钨(in
x
wyo，通常称为“iwo”)、氧化镓(ga
x
o)、氧化铟(in
x
o)、氧化锡(sn
x
o)、氧化钛(ti
x
o)、其它二元金属氧化物、氮氧化锌(zn
x
onz)、氧化镁锌(mg
x
znyo)、氧化锆铟锌(zr
x
inyznzo)、氧化铪铟锌(hf
x
inyznzo)、氧化锡铟锌(sn
x
inyznzo)、氧化铝锡铟锌(al
x
snyinzznao)、氧化硅铟锌(si
x
inyznzo)、氧化铝锌锡(al
x
znysnzo)、氧化镓锌锡(ga
x
znysnzo)、氧化锆锌锡
(zr
x
znysnzo)和其它类似材料。
29.如本文所使用，术语“二维材料”和“2d材料”意指并包含由通过分子内力(例如共价键)键结在一起的单元(例如，原子、分子)的单个(例如，仅一个)单层或至多两个单层或三个单层形成并且包含所述单个(例如，仅一个)单层或至多两个单层或三个单层的结晶材料。换句话说，2d材料可以表征为包括通过分子内力键结在一起的约三个或更少单层的结晶材料。
30.除非上下文另有指示，否则本文中所描述的材料可由任何合适的技术形成，所述技术包含但不限于旋涂、毯覆式涂布、化学气相沉积(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)、等离子体增强ald(peald)、物理气相沉积(pvd)(例如溅镀)，或外延生长。取决于待形成的具体材料，用于沉积或生长所述材料的技术可由所属领域的技术人员选择。此外，除非上下文另有指示，否则本文所描述的材料去除可由任何合适的技术实现，所述技术包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平面化(例如，化学机械平面化(cmp))或其它已知方法。
31.图1示出根据本公开的实施例的反相器100的简化横截面图。反相器100可为竖直定向的，使得其晶体管在竖直方向(例如，z方向)上彼此偏移，如下文进一步详细描述。反相器100可例如为竖直定向的互补型金属氧化物半导体(cmos)反相器(在本文中也被称作“竖直cmos反相器”)。反相器100可包含晶体管102、额外晶体管104和操作性地与晶体管102和额外晶体管104中的每一个相关联的混合栅极电极106。晶体管102可例如为n沟道金属氧化物半导体(nmos)晶体管；且额外晶体管104可例如为p沟道金属氧化物半导体(pmos)晶体管。接地结构110可连接到晶体管102的源极端子；电源电压结构118(例如，电源电压泵(v
ccp
)结构)可电连接到额外晶体管104的源极端子；输出电压结构112可电连接到晶体管102和额外晶体管104的漏极端子；且输入电压结构可电连接到混合栅极电极106。
32.如图1所示，反相器100的晶体管102和额外晶体管104可彼此竖直偏移(例如，在z方向上)，且可彼此至少部分地(例如，大体上)水平重叠(例如，在x方向上，在y方向上)。在一些实施例中，额外晶体管104竖直地上覆于(例如，在z方向上)晶体管102；且额外晶体管104与晶体管102大体上水平对准(例如，在x方向和y方向中的每一个上)。
33.反相器100的混合栅极电极106可竖直地插入于(例如，在z方向上)晶体管102与额外晶体管104之间且由两者共享。与相邻晶体管(例如，相邻nmos和pmos晶体管)之间包含多个非共享栅极电极的常规配置相比，晶体管102与额外晶体管104之间共享混合栅极电极106可改进微电子装置缩小、电耦合效应、短路容限、短沟道效应、浮体效应和串扰中的一或多种。另外，混合栅极电极106可水平地插入于(例如，在x方向上)输出电压结构112与接地结构110和电源电压结构118中的每一个之间。
34.如图1中所描绘，混合栅极电极106可包含第一区106a(例如，中心区)、第二区106b(例如，下部区)和第三区106c(例如，上部区)。第一区106a可竖直地插入于第二区106b与第三区106c之间。举例来说，第一区106a可竖直地上覆于第二区106b，且第三区106c可竖直地上覆于第二区106b。第一区106a、第二区106b和第三区106c彼此可具有不同的材料组成。如下文进一步详细描述，第二区106b的材料组成可按(例如，基于)反相器100的晶体管102的所要特性(例如，阈值电压特性)调整(例如，选择)；且第三区106c的材料组成可按反相器100的额外晶体管104的所要特性(例如，阈值电压特性)调整。
35.混合栅极电极106的第一区106a可由第一导电材料形成且包含所述第一导电材料，例如至少一种金属、至少一种合金和至少一种含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种。在一些实施例中，混合栅极电极106的第一区106a由w形成且包含w。混合栅极电极106的第一区106a(包含其第一导电材料)可为大体上均质的或可为异质的。
36.混合栅极电极106的第二区106b可由第二导电材料形成且包含所述第二导电材料(例如，至少一种金属、至少一种合金和至少一种含导电金属材料中的一或多种)，所述第二导电材料具有有助于晶体管102的期望阈值电压的功函数。在一些实施例中，例如其中晶体管102为nmos晶体管的实施例，第二导电材料具有在约3.0电子伏特(ev)到约5.5ev(例如约3.90ev到约4.20ev)范围内的功函数值。作为非限制性实例，混合栅极电极106的第二区106b可由至少一种n型掺杂半导体材料(例如，掺杂有磷、砷、锑和铋中的一或多种的硅)和至少一种金属材料(例如，元素金属，例如铝(al)、锰(mn)、锆(zr)、铌(nb)、铪(hf)、钽(ta)；二元金属材料，如钌钽合金(ru
x
ta)、氮化钽(ta
x
n)、氮化钛(ti
x
n)、氮化钨(w
x
n)、氮化铝(al
x
n)；三元金属材料，如氮化钛铝(ti
x
alyn)、氮化硅钛(ti
x
siyn)、氮化钨铝(w
x
alyn)；四元金属材料，如钨铝碳氮化物(ta
x
al
ycz
n))中的一或多种形成且包含所述至少一种n型掺杂半导体材料和至少一种金属材料中的一或多种，所述至少一种n型掺杂半导体材料和至少一种金属材料具有在约3.0ev到约5.5ev(例如，约3.90ev到约4.20ev)范围内的功函数值。混合栅极电极106的第二区106b(包含其第二导电材料)可为大体上均质的或可为异质的。
37.混合栅极电极106的第三区106c可由第三导电材料(例如，至少一种金属、至少一种合金和至少一种含导电金属材料中的一或多种)形成且包含所述第三导电材料，所述第三导电材料具有有助于额外晶体管104的期望阈值电压的功函数值。在一些实施例中，例如其中额外晶体管104为pmos晶体管的实施例，第三导电材料具有在约3.0ev到约5.5ev(例如约5.0ev到约5.25ev)范围内的功函数值。作为非限制性实例，混合栅极电极106的第三区106c的第三导电材料可由至少一种p型掺杂半导体材料(例如，掺杂有硼(b)、铝(al)和镓(ga)中的一或多种的硅)和至少一种金属材料(例如，元素金属，例如镍(ni)、钴(co)、铂(pt)、钌(ru)；二元金属材料，如钌钽合金(ru
x
ta)、氮化钽(ta
x
n)、氮化钛(ti
x
n)、氮化钨(w
x
n)、氮化铝(al
x
n)；三元金属材料，如氮化钛铝(ti
x
alyn)、氮化硅钛(ti
x
siyn)、氮化钨铝(w
x
alyn)；四元金属材料，如钨铝碳氮化物(ta
x
al
ycz
n))中的一或多种形成且包含所述至少一种p型掺杂半导体材料和至少一种金属材料中的一或多种，所述至少一种p型掺杂半导体材料和至少一种金属材料具有在约3.0ev到约5.5ev(例如，约5.0ev到约5.25ev)范围内的功函数值。混合栅极电极106的第三区106c(包含其第三导电材料)可为大体上均质的或可为异质的。
38.混合栅极电极106可具有所要尺寸(例如，竖直尺寸、水平尺寸)。借助于非限制性实例，混合栅极电极106可具有在约20纳米(nm)到约100nm范围内的竖直尺寸(例如，高度、竖直厚度)。混合栅极电极106的第一区106a、第二区106b和第三区106c中的每一个可与第一区106a、第二区106b和第三区106c中的每一个具有大体上相同的竖直尺寸；或混合栅极电极106的第一区106a、第二区106b和第三区106c中的至少一个可与第一区106a、第二区106b和第三区106c中的至少一个其它区具有不同的竖直尺寸。在一些实施例中，混合栅极电极106的第二区106b和第三区106c各自分别具有在约0.5nm到约10nm范围内的竖直尺寸。
39.仍参看图1，反相器100的晶体管102包含沟道结构108、混合栅极电极106和竖直地插入于(例如，在z方向上)沟道结构108与混合栅极电极106之间的栅极电介质材料114。沟道结构108可水平地插入于(例如，在x方向上)接地结构110与输出电压结构112之间且耦合到所述接地结构和输出电压结构。沟道结构108相对竖直地定位成比混合栅极电极106的第三区106c更接近于混合栅极电极106的第二区106b。栅极电介质材料114可从混合栅极电极106的沟道结构108与第二区106b竖直延伸且在其间延伸。
40.在一些实施例中，晶体管102的沟道结构108由一材料形成且包含所述材料，所述材料在达到阈值电压后有助于主要使用电子作为载流子而在晶体管102的源极与漏极端子之间形成导电路径。作为非限制性实例，沟道结构108可由至少一种半导体材料形成且包含所述至少一种半导体材料，例如硅、锗、至少一种化合物半导体材料和至少一种氧化物半导体材料中的一或多种。在一些实施例中，沟道结构108由多晶硅形成且包含所述多晶硅。在额外实施例中，沟道结构108由氧化物半导体材料形成且包含所述氧化物半导体材料。作为额外非限制性实例，沟道结构108可由至少一种2d沟道材料形成且包含所述至少一种2d沟道材料，例如以下各项中的一或多种：具有化学通式mx2的过渡金属二硫族化物(tmdc)，其中m是过渡金属(例如，钼(mo)、钨(w)、铌(nb)、锆(zr)、铪(hf)、铼(re)、铂(pt)、钛(ti)、钽(ta)、钒(v)、钴(co)、镉(cd)、铬(cr))且x是硫族(例如，硫(s)、硒(se)、碲(te))；具有化学通式m
n+1
xn(还被称作“mxene”)并且包含氧基(-o)、羟基(-oh)或氟基(-f)表面终止的碳化物或碳氮化物，其中m是来自元素周期表的iv或v族的过渡金属(例如，ti、hf、zr、v、nb、ta)且x选自碳(c)和氮(n)；石墨烯；氧化石墨烯；锡烯(stanine)；磷烯(phosphorene)；六方氮化硼(h-bn)；硼墨烯；硅烯；石墨烯(graphyne)；锗烯(germanene)；锗烷；2d超级晶体(2d supracrystal)；以及单层半导体材料。在一些实施例中，沟道结构108由硫化钨(ws2)、硒化钨(wse2)、硫化钼(mos2)和硒化钼(mose2)中的一或多种形成且包含所述一或多种。沟道结构108可为大体上均质的，或沟道结构108可为异质的(例如，竖直异质的和/或水平异质的)。
41.晶体管102的栅极电介质材料114可由至少一种电介质材料形成且包含所述至少一种电介质材料，例如以下各项中的一或多种：至少一种电介质氧化物材料(例如，sio
x
、alo
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃中的一或多种)、至少一种电介质氮化物材料(例如，siny)和至少一种低k电介质材料(例如，碳氧化硅(sio
xcy
)、氮氧化硅(sio
x
ny)、氢化碳氧化硅(sic
xoyhz
)和碳氮氧化硅(sio
xcz
ny)中的一或多种)。栅极电介质材料114可为大体上均质的，或栅极电介质材料114可为异质的。在一些实施例中，栅极电介质材料114由sio
x
(例如，sio2)形成且包含所述sio
x
。栅极电介质材料114的竖直尺寸(例如，在z方向上)可例如在约1nm到约10nm范围内。
42.继续参考图1，反相器100的额外晶体管104包含额外沟道结构116、混合栅极电极106(与晶体管102共享)和竖直地插入于额外沟道结构116与混合栅极电极106之间的额外栅极电介质材料120。额外沟道结构116可水平地插入于(例如，在x方向上)电源电压结构118与输出电压结构112之间且耦合到所述电源电压结构和输出电压结构。额外沟道结构116相对竖直地定位成比混合栅极电极106的第二区106b更接近于混合栅极电极106的第三区106c。额外栅极电介质材料120可从混合栅极电极106的额外沟道结构116和第三区106c竖直延伸且在其间延伸。
43.在一些实施例中，额外晶体管104的额外沟道结构116由一材料形成且包含所述材料，所述材料在达到阈值电压后有助于主要使用电穴作为载流子而在额外晶体管104的源极与漏极端子之间形成导电路径。作为非限制性实例，额外沟道结构116可由至少一种半导体材料形成且包含所述至少一种半导体材料，例如硅、锗、至少一种化合物半导体材料和至少一种氧化物半导体材料中的一或多种。在一些实施例中，额外沟道结构116由多晶硅形成且包含所述多晶硅。在额外实施例中，额外沟道结构116由氧化物半导体材料形成且包含所述氧化物半导体材料。作为额外非限制性实例，额外沟道结构116可由至少一种2d材料形成且包含所述至少一种2d材料，例如以下各项中的一或多种：具有化学通式mx2的tmdc，其中m是过渡金属(例如，mo、w、nb、zr、hf、re、pt、ti、ta、v、co、cd、cr)且x是硫族(例如，s、se、te)；具有化学通式m
n+1
xn(还被称作“mxene”)并且包含氧基(-o)、羟基(-oh)或氟基(-f)表面终止的碳化物或碳氮化物，其中m是来自元素周期表的iv或v族的过渡金属(例如，ti、hf、zr、v、nb、ta)且x选自c和n；石墨烯(graphene)；氧化石墨烯；锡烯；磷烯；h-bn；硼墨烯；硅烯；石墨烯(graphyne)；锗烯；锗烷；2d超级晶体；以及单层半导体材料。在一些实施例中，额外沟道结构116由ws2、wse2、mos2和mose2中的一或多种形成且包含所述一或多种。额外沟道结构116可为大体上均质的，或额外沟道结构116可为异质的(例如，竖直异质的和/或水平异质的)。
44.额外晶体管104的额外沟道结构116的材料组成可与晶体管102的沟道结构108的材料组成大体上相同；或额外晶体管104的额外沟道结构116的材料组成可与晶体管102的沟道结构108的材料组成不同。在一些实施例中，额外晶体管104的额外沟道结构116和晶体管102的沟道结构108具有彼此大体上相同的材料组成。在额外实施例中，额外晶体管104的额外沟道结构116和晶体管102的沟道结构108具有彼此不同的材料组成。
45.额外晶体管104的额外栅极电介质材料120可由至少一种电介质材料形成且包含所述至少一种电介质材料，例如以下各项中的一或多种：至少一种电介质氧化物材料(例如，sio
x
、alo
x
、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃中的一或多种)、至少一种电介质氮化物材料(例如，siny)和至少一种低k电介质材料(例如，sio
xcy
、sio
x
ny、sic
xoyhz
和sio
xcz
ny中的一或多种)。额外栅极电介质材料120可为大体上均质的，或额外栅极电介质材料120可为异质的。在一些实施例中，额外栅极电介质材料120由sio
x
(例如，sio2)形成且包含所述sio
x
。额外栅极电介质材料120的竖直尺寸(例如，在z方向上)可例如在约1nm到约10nm范围内。
46.额外晶体管104的额外栅极电介质材料120的材料组成可与晶体管102的栅极电介质材料114的材料组成大体上相同；或额外晶体管104的额外栅极电介质材料120的材料组成可与晶体管102的栅极电介质材料114的材料组成不同。在一些实施例中，额外晶体管104的额外栅极电介质材料120和晶体管102的栅极电介质材料114具有彼此大体上相同的材料组成。在额外实施例中，额外晶体管104的额外栅极电介质材料120和晶体管102的栅极电介质材料114具有彼此不同的材料组成。
47.继续参考图1，额外晶体管104的额外沟道结构116从晶体管102的沟道结构108的竖直偏移(例如，竖直间隔)可由混合栅极电极106的竖直尺寸、晶体管102的栅极电介质材料114和额外晶体管104的额外栅极电介质材料120的总和界定。在一些实施例中，额外晶体管104的额外沟道结构116的下边界(例如，下表面)从晶体管102的沟道结构108的上边界
(例如，上表面)的竖直偏移在约22nm到约120nm范围内。
48.电连接到混合栅极电极106的接地结构110、电源电压结构118、输出电压结构112和输入电压结构可分别展现有助于反相器100与包含反相器100的相对较大装置(例如，控制逻辑装置)的额外特征(例如，额外电路系统)之间的期望电连通的配置(例如，尺寸、形状、材料组成、材料分布、定向、布置)。反相器100的接地结构110、电源电压结构118、输出电压结构112和输入结构可各自分别由导电材料形成且包含所述导电材料。如图1所示，在一些实施例中，接地结构110、电源电压结构118和输出电压结构112分别竖直定向，使得其竖直尺寸(例如，在z方向上)大于其水平尺寸(例如，在x方向上，在y方向上)；且每一者分别具有大体柱状形状(例如，圆柱形状、矩形柱形状、卵形柱形状、柱形状)。在额外实施例中，接地结构110、电源电压结构118和输出电压结构112中的一或多个可具有不同定向(例如，水平定向，使得其至少一个水平尺寸大于其竖直尺寸)和/或不同形状(例如，非柱状形状)。
49.反相器100的各方面，例如至少其晶体管102、额外晶体管104和混合栅极电极106的配置和位置可采用于各种微电子装置内且适于各种微电子装置的配置要求。作为非限制性实例，反相器100的至少前述方面可采用于额外逻辑电路系统内且适于额外逻辑电路系统的配置要求，所述额外逻辑电路系统例如双输入nand门、平衡cmos反相器、平衡cmos发射导通门和平衡双输入nand门中的一或多个。
50.因此，根据本公开的实施例，反相器包括晶体管、上覆于晶体管的额外晶体管，以及插入于晶体管与额外晶体管之间且由两者共享的混合栅极电极。混合栅极电极包括上覆于晶体管的沟道结构的区、上覆于区且下伏于额外晶体管的额外沟道结构的额外区，以及插入于区与额外区之间的另一区。区具有第一材料组成。额外区具有不同于区的第一材料组成的第二材料组成。
51.可在本公开的微电子装置(例如，存储器装置，例如sram装置)内利用本公开的反相器100。举例来说，图2a为包含反相器的sram装置201的电气原理图，所述反相器分别具有对应于(例如，大体上相同于)先前参考图1所描述的反相器100的配置的配置。图2b为图2a中所描绘的sram装置201的简化局部俯视图。为避免重复，不会在本文中详细地描述图2a和2b中示出的所有特征。实际上，除非下文另外描述，否则图2a和2b中由先前参考图1所描述的特征的参考标号递增100的参考标号表示的特征将理解为大体上类似于先前描述的特征。作为非限制性实例，除非下文另外描述，否则图2a和2b中由附图标记200-1和200-2表示的特征将分别理解为大体上类似于先前参考图1所描述的反相器100。作为另一非限制性实例，除非下文另外描述，否则在图2a和2b中由附图标记206-1和206-2表示的特征将分别理解为大体上类似于先前参考图1所描述的混合栅极电极106，其中由图2a中的附图标记206b-1和206b-2表示的特征分别对应于混合栅极电极106的第二区106b，且由附图标记206c-1和206c-2表示的特征分别对应于混合栅极电极106的第三区106c。另外，除非下文另外描述，否则先前参考图1描述的反相器100的特征还可以大体上相同的方式(例如，以便展现大体上类似的配置和位置)包含在本文中参考图2a和2b所描述的sram装置201内。为了清楚且容易理解图式和相关描述，并非图2a和2b中的一个中所描绘的sram装置201的所有特征(例如，结构、装置、材料)都会在图2a和2b中的另一个中描绘。结合下文提供的描述，所属领域的一般技术人员将显而易见本文所描述的结构和装置可包含于相对较大的结构、装置和系统中。
52.如图2a中所示，sram装置201包含sram单元203，所述sram单元包含交叉耦合的反相器和六(6)个晶体管(6t)架构。sram单元203的六(6)个晶体管中的四(4)个可为本公开的第一反相器200-1和第二反相器200-2的晶体管，其中第一反相器200-1和第二反相器200-2分别具有大体上类似于本文中关于图1中展示的反相器100所描述的配置的配置。举例来说，sram单元203的六(6)个晶体管中的四(4)个可包含第一反相器200-1的第一晶体管202-1和第一额外晶体管204-1；以及第二反相器200-2的第二晶体管202-2和第二额外晶体管204-2。另外，sram单元203的六(6)个晶体管中的另外两(2)个晶体管可以是传输晶体管(例如，控制晶体管)，包含第一传输晶体管228-1(例如，第一控制晶体管)和第二传输晶体管228-2(例如，第二控制晶体管)。另外，sram单元203可包含经配置且操作以用于数据存储的第一节点230-1和第二节点230-2。数据可以高电位(例如，逻辑“1”)存储在第一节点230-1处且以低电位(例如，“0”)存储在第二节点230-2处；或以低电位存储在第一节点230-1处且以高电位存储在第二节点230-2处。下文进一步详细描述sram装置201的额外特征，包含其sram单元203的额外特征。
53.sram单元203的第一反相器200-1可包含竖直地插入于其第一晶体管202-1与第一额外晶体管204-1之间且由两者共享的第一混合栅极电极206-1。第一混合栅极电极206-1可包含竖直相邻且操作性地与第一晶体管202-1的第一沟道结构208-1相关联的第二区206b-1；竖直相邻且操作性地与第一额外晶体管204-1的第一沟道结构216-1相关联的第三区206c-1；以及竖直地插入于第二区206b-1与第三区206c-1之间的第一区。第一混合栅极电极206-1(包含其第一区、第二区206b-1和第三区206c-1)可大体上类似于先前参考图1描述的反相器100的混合栅极电极106(包含其第一区106a、第二区106b和第三区106c)。
54.sram单元203的第二反相器200-2可包含第二混合栅极电极206-2，所述第二混合栅极电极竖直地插入于其第二晶体管202-2与第二额外晶体管204-2之间且由两者共享。第二混合栅极电极206-2可包含竖直相邻且操作性地与第二晶体管202-2的第二沟道结构208-2相关联的另一第二区206b-2；竖直相邻且操作性地与第二额外晶体管204-2的第二沟道结构216-2相关联的另一第三区206c-2；以及竖直地插入于另一第二区206b-2与另一第三区206c-2之间的另一第一区。第二混合栅极电极206-2(包含其另一第一区、另一第二区206b-2和另一第三区206c-2)可大体上类似于先前参考图1描述的反相器100的混合栅极电极106(包含其第一区106a、第二区106b和第三区106c)。
55.第一反相器200-1的第一晶体管202-1的源极端子可耦合到与导电接地线222电连通的第一接地结构210-1；且第二反相器200-2的第二晶体管202-2的源极端子可耦合到与导电接地线222电连通的第二接地结构210-2。另外，第一反相器200-1的第一额外晶体管204-1的源极端子可耦合到与导电电源电压线224电连通的第一电源电压结构218-1；且第二反相器200-2的第二额外晶体管204-2的源极端子可耦合到与导电电源电压线224电连通的第二电源电压结构218-2。
56.第一输出电压结构212-1可耦合到第一反相器200-1的第一晶体管202-1和第一额外晶体管204-1的漏极端子，以及操作性地与第二反相器200-2相关联的第二混合栅极电极206-2的输入端子。第一输出电压结构212-1可配置成充当操作性地与第二反相器200-2相关联的第二混合栅极电极206-2的输入电压结构。另外，第二输出电压结构212-2可耦合到第二反相器200-2的第二晶体管202-2和第二额外晶体管204-2的漏极端子，以及操作性地
与第一反相器200-1相关联的第一混合栅极电极206-1的输入端子。第二输出电压结构212-2可配置成充当操作性地与第一反相器200-1相关联的第一混合栅极电极206-1的输入电压结构。
57.仍参考图2a，第一传输晶体管228-1可包含耦合到导电字线230的第一栅极电极232-1、借助于第一接触结构234-1耦合到第一导电数字线226-1的第一源极/漏极(s/d)端子、耦合到第一输出电压结构212-1的第二s/d端子(以及第一反相器200-1的第一晶体管202-1和第一额外晶体管204-1的漏极端子)，以及操作性地与第一栅极电极232-1、第一s/d端子和第二s/d端子中的每一个相关联的沟道结构。此外，第二传输晶体管228-2可包含耦合到导电字线230的第二栅极电极232-2、借助于第二接触结构234-2耦合到第二导电数字线226-2的额外第一s/d端子、耦合到第二输出电压结构212-2的额外第二s/d端子(以及第二反相器200-2的第二晶体管202-2和第二额外晶体管204-2的漏极端子)，以及操作性地与第二栅极电极232-2、额外第一s/d端子、额外第二s/d端子中的每一个相关联的额外沟道结构。
58.在sram装置201的使用和操作期间，可将信息写入到sram单元203且从所述sram单元读取信息。如先前所论述，数据可以高电位存储在第一节点230-1处和以低电位存储在第二节点230-2处，或以低电位存储在第一节点230-1处和以高电位存储在第二节点230-2处。可通过感测第一导电数字线226-1和第二导电数字线226-2上的单元电流和/或在其上形成的差分电压来读取sram单元203的逻辑状态。如果sram单元203处于逻辑状态“1”，那么第一节点230-1为high，且第二节点230-2为low。相反，如果sram单元203处于逻辑状态“0”，那么第一节点230-1为low，且第二节点230-2为high。
59.参考图2b，在sram装置201的sram单元203内，第一反相器200-1可在y方向上从第二反相器200-2水平偏移。第一反相器200-1可在正交于y方向的x方向上部分(例如，并不完全地)与第二反相器200-2水平重叠。另外，第一反相器200-1和第一传输晶体管228-1在x方向上的布置可相对于第二反相器200-2和第二传输晶体管228-2在x方向上的布置反转(例如，倒转)。因此，第一电源电压结构218-1、第一输出电压结构212-1和第一接触结构234-1在x方向上的布置可相对于第二电源电压结构218-2、第二输出电压结构212-2和第二接触结构234-2在x方向上的布置反转。操作性地与第一反相器200-1和第二反相器200-2相关联的第一混合栅极电极206-1和第二混合栅极电极206-2可在y方向上彼此平行地水平延伸，且两者均可在x方向上水平地插入于操作性地与第一传输晶体管228-1相关联的第一栅极电极232-1与操作性地与第二传输晶体管228-2相关联的第二栅极电极232-2之间。
60.如图2b中所示，耦合到第二混合栅极电极206-2和第一反相器200-1的第一额外晶体管204-1和第一晶体管202-1(图2a，其在图2b的俯视图中竖直地下伏于第一额外晶体管204-1)的漏极端子的第一输出电压结构212-1可在z方向上竖直延伸，且可在x方向上水平地插入于第二输出电压结构212-2与第二电源电压结构218-2之间。此外，耦合到第一混合栅极电极206-1和第二反相器200-2的第二额外晶体管204-2和第二晶体管202-2(图2a，其在图2b的俯视图中竖直地下伏于第二额外晶体管204-2)的漏极端子的第二输出电压结构212-2可在z方向上竖直延伸，且可在x方向上水平地插入于第一输出电压结构212-1与第一电源电压结构218-1之间。第一输出电压结构212-1可在x方向和y方向中的每一个上从第二输出电压结构212-2水平地偏移。
61.仍参考图2b，耦合到第一反相器200-1的第一额外晶体管204-1的源极端子的第一电源电压结构218-1可在z方向上竖直延伸，且可在x方向上水平地插入于第二输出电压结构212-2与第二接触结构234-2之间。耦合到第一反相器200-1的第一晶体管202-1(图2a)的源极端子的第一接地结构210-1(图2a)也可在z方向上竖直延伸，且也可在x方向上水平地插入于第二输出电压结构212-2与第二接触结构234-2之间。另外，耦合到第二反相器200-2的第二额外晶体管204-2的源极端子的第二电源电压结构218-2可在z方向上竖直延伸，且可在x方向上水平地插入于第一输出电压结构212-1与第一接触结构234-1之间。耦合到第二反相器200-2的第二晶体管202-2(图2a)的源极端子的第二接地结构210-2(图2a)也可在z方向上竖直延伸，且也可在x方向上水平地插入于第一输出电压结构212-1与第一接触结构234-1之间。
62.因此，根据本公开的实施例，存储器装置包括存储器单元。存储器单元包括彼此交叉耦合的两个反相器，以及与两个反相器、两个数字线和字线电连通的两个传输晶体管。两个反相器中的每一个包括：nmos晶体管，其与接地线电连通；pmos晶体管，其从nmos晶体管竖直偏移且与电源电压线电连通；以及栅极电极，其竖直地插入于nmos晶体管与pmos晶体管之间且由两者共享。栅极电极包括具有第一功函数值的第一材料、具有不同于第一功函数值的第二功函数值的第二材料，以及竖直地插入于第一材料与第二材料之间的第三材料。
63.根据本公开的实施例的反相器(例如，反相器100、第一反相器200-1、第二反相器200-2)和存储器装置(例如，sram装置201)可用于本公开的电子系统的实施例中。举例来说，图3为根据本公开的实施例的电子系统300的示意性框图。电子系统300可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如，音乐)播放器、具有wi-fi或蜂窝功能的平板计算机(例如，或平板计算机)、电子书、导航装置等。电子系统300包含存储器装置302。存储器装置302可包含例如本文先前所描述的反相器(例如，反相器100、第一反相器200-1、第二反相器200-2)和微电子装置(例如，sram装置201)中的一或多个。电子系统300可进一步包含电子信号处理器装置304(通常被称作“微处理器”)。电子信号处理器装置304可任选地包含本文先前所描述的反相器(例如，反相器100、第一反相器200-1、第二反相器200-2)和微电子装置(例如，sram装置201)中的一或多个。虽然存储器装置302和电子信号处理器装置304描绘为图3中的两(2)个单独装置，但在额外实施例中，具有存储器装置302和电子信号处理器装置304的功能性的单个(例如，仅一个)存储器/处理器装置包含在电子系统300中。在此类实施例中，存储器/处理器装置可包含本文先前所描述的反相器(例如，反相器100、第一反相器200-1、第二反相器200-2)和微电子装置(例如，sram装置201)中的一或多个。电子系统300可进一步包含用于由用户将信息输入到电子系统300中的输入装置306，例如鼠标或其它指向装置、键盘、触控板、按钮或控制面板。电子系统300可进一步包含用于将信息(例如，视觉或音频输出)输出到用户的输出装置308，例如监视器、显示器、打印机、音频输出插孔和扬声器中的一或多个。在一些实施例中，输入装置306和输出装置308包括可用于将信息输入到电子系统300且将视觉信息输出到用户的单个触摸屏装置。输入装置306和输出装置308可与存储器装置302和电子信号处理器装置304中的一或多个电连通。
64.因此，根据本公开的实施例，一种电子系统包括：输入装置；输出装置；处理器装
置，其以操作方式连接到输入装置和输出装置；以及存储器装置，其以操作方式连接到处理器装置且包括反相器。反相器包括晶体管、上覆于晶体管的额外晶体管，以及竖直地插入于晶体管与额外晶体管之间且由两者共享的栅极电极。栅极电极包括：区，其包括第一材料；额外区，其竖直地上覆于区且包括不同于第一材料的第二材料；以及另一区，其竖直地插入于区与额外区之间且包括不同于第一材料和第二材料的第三材料。
65.相较于常规结构、常规装置和常规方法，本公开的结构和装置有利地促进微电子装置性能改进、成本(例如，制造成本、材料成本)降低、组件的小型化提高及封装密度变大中的一或多种。相比于常规结构和常规装置，本公开的结构和装置还可改进可扩展性、效率和简单性。
66.下文阐述本公开的额外非限制性实施例。
67.实施例1：一种反相器，其包括：晶体管；额外晶体管，其上覆于晶体管；以及混合栅极电极，其插入于晶体管与额外晶体管之间且由两者共享，混合栅极电极包括：区，其上覆于晶体管的沟道结构且具有第一材料组成；额外区，其上覆于区且下伏于额外晶体管的额外沟道结构，额外区具有不同于区的第一材料组成的第二材料组成；以及另一区，其插入于区与额外区之间。
68.实施例2：根据实施例1所述的反相器，其中：晶体管包括nmos晶体管，所述nmos晶体管包括耦合到接地结构的源极端子和耦合到输出电压结构的漏极端子；并且额外晶体管包括pmos晶体管，所述pmos晶体管包括耦合到电源电压结构的额外源极端子和耦合到所述输出电压结构的额外漏极端子。
69.实施例3：根据实施例1和2中的一个实施例所述的反相器，其中晶体管的沟道结构和额外晶体管的额外沟道结构具有彼此大体上相同的材料组成。
70.实施例4：根据实施例1至3中任一实施例所述的反相器，其中晶体管的沟道结构的材料组成不同于额外晶体管的额外沟道结构的材料组成。
71.实施例5：根据实施例1至4中任一实施例所述的反相器，其中：混合栅极电极的区包括功函数值在约3.0ev到约5.5ev范围内的材料；并且混合栅极电极的额外区包括功函数值不同于材料的在约3.0ev到约5.5ev范围内的额外材料。
72.实施例6：根据实施例5所述的反相器，其中材料包括n型掺杂半导体材料、元素金属、二元金属材料、三元金属材料和四元金属材料中的一或多种。
73.实施例7：根据实施例6所述的反相器，其中材料包括元素铝(al)、元素锰(mn)、元素锆(zr)、元素铌(nb)、元素铪(hf)、元素钽(ta)、钌钽合金(ru
x
ta)、氮化钽(ta
x
n)、氮化钛(ti
x
n)、氮化钨(w
x
n)、氮化铝(al
x
n)、氮化钛铝(ti
x
alyn)、氮化硅钛(ti
x
siyn)、氮化钨铝(w
x
alyn)和钨铝碳氮化物(ta
x
al
ycz
n)中的一或多种。
74.实施例8：根据实施例5和6中的一个实施例所述的反相器，其中额外材料包括p型掺杂半导体材料、元素金属、二元金属材料、三元金属材料和四元金属材料中的一或多种。
75.实施例9：根据实施例8所述的反相器，其中额外材料包括元素镍(ni)、元素钴(co)、元素铂(pt)、元素钌(ru)、钌钽合金(ru
x
ta)、氮化钽(ta
x
n)、氮化钛(ti
x
n)、氮化钨(w
x
n)、氮化铝(al
x
n)、氮化钛铝(ti
x
alyn)、氮化硅钛(ti
x
siyn)、氮化钨铝(w
x
alyn)和钨铝碳氮化物(ta
x
al
ycz
n)中的一或多种。
76.实施例10：根据实施例1至9中任一实施例所述的反相器，其中混合栅极电极的另
一区具有不同于混合栅极电极的区的第一材料组成和混合栅极电极的额外区的第二材料组成中的每一种的第三材料组成。
77.实施例11：根据实施例1至10中任一实施例所述的反相器，其中混合栅极电极的总竖直尺寸在约20nm到约100nm范围内；并且混合栅极电极的区和额外区分别具有在约0.5nm到约10nm范围内的竖直尺寸。
78.实施例12：一种存储器装置，其包括：存储器单元，其包括：彼此交叉耦合的两个反相器，所述两个反相器中的每一个包括：nmos晶体管，其与接地线电连通；pmos晶体管，其从nmos晶体管竖直偏移且与电源电压线电连通；以及栅极电极，其竖直地插入于nmos晶体管与pmos晶体管之间且由两者共享，栅极电极包括：第一材料，其具有第一功函数值；第二材料，其具有不同于第一功函数值的第二功函数值；以及第三材料，其竖直地插入于第一材料与第二材料之间；以及两个传输晶体管，其与两个反相器、两个数字线和字线电连通。
79.实施例13：根据实施例12所述的存储器装置，其中：栅极电极的第一材料比pmos晶体管的额外沟道结构相对更接近于nmos晶体管的沟道结构；并且栅极电极的第二材料比nmos晶体管的沟道结构相对更接近于pmos晶体管的额外沟道结构。
80.实施例14：根据实施例13所述的存储器装置，其中：第一功函数值在约3.0ev到约5.5ev范围内；并且第二功函数值不同于第一功函数值且在约3.0ev到约5.5ev范围内。
81.实施例15：根据实施例12至14中任一实施例所述的存储器装置，其中：两个反相器中的第一反相器的nmos晶体管和pmos晶体管的漏极端子耦合到栅极电极，所述栅极电极操作性地与两个反相器中的第二反相器相关联；并且两个反相器中的第二反相器的nmos晶体管和pmos晶体管的漏极端子耦合到栅极电极，所述栅极电极操作性地与两个反相器中的第一反相器相关联。
82.实施例16：根据实施例15所述的存储器装置，其中：第一竖直延伸的输出电压结构将两个反相器中的第一反相器的nmos晶体管和pmos晶体管的漏极端子耦合到栅极电极，所述栅极电极操作性地与两个反相器中的第二反相器相关联；并且第二竖直延伸的输出电压结构将两个反相器中的第二反相器的nmos晶体管和pmos晶体管的漏极端子耦合到栅极电极，所述栅极电极操作性地与两个反相器中的第一反相器相关联。
83.实施例17：根据实施例16所述的存储器装置，其中：两个传输晶体管中的第一传输晶体管耦合到所述第一竖直延伸的输出电压结构和数字线中的第一数字线；并且两个传输晶体管中的第二传输晶体管耦合到第二竖直延伸的输出电压结构和数字线中的第二数字线。
84.实施例18：根据实施例17所述的存储器装置，其中两个反相器中的第一反相器和两个传输晶体管中的第一传输晶体管在第一水平方向上的第一布置相对于两个反相器中的第二反相器和两个传输晶体管中的第二传输晶体管在第一水平方向上的第二布置反转。
85.实施例19：根据实施例12至18中任一实施例所述的存储器装置，其中两个反相器在第一水平方向和正交于第一水平方向的第二水平方向中的每一个上彼此偏移。
86.实施例20：一种电子系统，其包括：输入装置；输出装置；处理器装置，其以操作方式连接到输入装置和输出装置；以及存储器装置，其以操作方式连接到处理器装置且包括反相器，所述反相器包括：晶体管；额外晶体管，其竖直地上覆于晶体管；以及栅极电极，其竖直地插入于晶体管与额外晶体管之间且由两者共享，栅极电极包括：区，其包括第一材
料；额外区，其竖直地上覆于区且包括不同于第一材料的第二材料；以及另一区，其竖直地插入于区与额外区之间，另一区包括不同于第一材料和第二材料的第三材料。
87.虽然本公开容许各种修改和替代形式，但特定实施例已在图式中通过举例方式展示且在本文中详细描述。然而，本公开不限于所公开的特定形式。实际上，本公开将涵盖属于以下所附权利要求书和其法定等同物的范围内的所有修改、等同物和替代方案。举例来说，关于一个实施例所公开的元素和特征可与关于本公开的其它实施例所公开的元素和特征组合。

技术特征：
1.一种反相器，其包括：晶体管；额外晶体管，其上覆于所述晶体管；以及混合栅极电极，其插入于所述晶体管与所述额外晶体管之间且由两者共享，所述混合栅极电极包括：区，其上覆于所述晶体管的沟道结构且具有第一材料组成；额外区，其上覆于所述区且下伏于所述额外晶体管的额外沟道结构，所述额外区具有不同于所述区的所述第一材料组成的第二材料组成；以及另一区，其插入于所述区与所述额外区之间。2.根据权利要求1所述的反相器，其中：所述晶体管包括nmos晶体管，所述nmos晶体管包括耦合到接地结构的源极端子和耦合到输出电压结构的漏极端子；并且所述额外晶体管包括pmos晶体管，所述pmos晶体管包括耦合到电源电压结构的额外源极端子和耦合到所述输出电压结构的额外漏极端子。3.根据权利要求1所述的反相器，其中所述晶体管的所述沟道结构和所述额外晶体管的所述额外沟道结构具有彼此大体上相同的材料组成。4.根据权利要求1所述的反相器，其中所述晶体管的所述沟道结构的材料组成不同于所述额外晶体管的所述额外沟道结构的材料组成。5.根据权利要求1至4中任一权利要求所述的反相器，其中：所述混合栅极电极的所述区包括功函数值在约3.0ev到约5.5ev范围内的材料；并且所述混合栅极电极的所述额外区包括功函数值不同于所述材料的在约3.0ev到约5.5ev范围内的额外材料。6.根据权利要求5所述的反相器，其中所述材料包括n型掺杂半导体材料、元素金属、二元金属材料、三元金属材料和四元金属材料中的一或多种。7.根据权利要求6所述的反相器，其中所述材料包括元素铝(al)、元素锰(mn)、元素锆(zr)、元素铌(nb)、元素铪(hf)、元素钽(ta)、钌钽合金(ru
x
ta)、氮化钽(ta
x
n)、氮化钛(ti
x
n)、氮化钨(w
x
n)、氮化铝(al
x
n)、氮化钛铝(ti
x
al
y
n)、氮化硅钛(ti
x
si
y
n)、氮化钨铝(w
x
al
y
n)和钨铝碳氮化物(ta
x
al
y
c
z
n)中的一或多种。8.根据权利要求5所述的反相器，其中所述额外材料包括p型掺杂半导体材料、元素金属、二元金属材料、三元金属材料和四元金属材料中的一或多种。9.根据权利要求8所述的反相器，其中所述额外材料包括元素镍(ni)、元素钴(co)、元素铂(pt)、元素钌(ru)、钌钽合金(ru
x
ta)、氮化钽(ta
x
n)、氮化钛(ti
x
n)、氮化钨(w
x
n)、氮化铝(al
x
n)、氮化钛铝(ti
x
al
y
n)、氮化硅钛(ti
x
si
y
n)、氮化钨铝(w
x
al
y
n)和钨铝碳氮化物(ta
x
al
y
c
z
n)中的一或多种。10.根据权利要求1至4中任一权利要求所述的反相器，其中所述混合栅极电极的所述另一区具有不同于所述混合栅极电极的所述区的所述第一材料组成和所述混合栅极电极的所述额外区的所述第二材料组成中的每一种的第三材料组成。11.根据权利要求1至4中任一权利要求所述的反相器，其中：所述混合栅极电极的总竖直尺寸在约20nm到约100nm范围内；并且
所述混合栅极电极的所述区和所述额外区分别具有在约0.5nm到约10nm范围内的竖直尺寸。12.一种存储器装置，其包括：存储器单元，其包括：彼此交叉耦合的两个反相器，所述两个反相器中的每一个包括：nmos晶体管，其与接地线电连通；pmos晶体管，其从所述nmos晶体管竖直偏移且与电源电压线电连通；以及栅极电极，其竖直地插入于所述nmos晶体管与所述pmos晶体管之间且由两者共享，所述栅极电极包括：第一材料，其具有第一功函数值；第二材料，其具有不同于所述第一功函数值的第二功函数值；以及第三材料，其竖直地插入于所述第一材料与所述第二材料之间；以及两个传输晶体管，其与所述两个反相器、两个数字线和字线电连通。13.根据权利要求12所述的存储器装置，其中：所述栅极电极的所述第一材料比所述pmos晶体管的额外沟道结构相对更接近于所述nmos晶体管的沟道结构；并且所述栅极电极的所述第二材料比所述nmos晶体管的所述沟道结构相对更接近于所述pmos晶体管的所述额外沟道结构。14.根据权利要求13所述的存储器装置，其中：所述第一功函数值在约3.0ev到约5.5ev范围内；并且所述第二功函数值不同于所述第一功函数值且在约3.0ev到约5.5ev范围内。15.根据权利要求12至14中任一权利要求所述的存储器装置，其中：所述两个反相器中的第一反相器的所述nmos晶体管和所述pmos晶体管的漏极端子耦合到所述栅极电极，所述栅极电极操作性地与所述两个反相器中的第二反相器相关联；并且所述两个反相器中的所述第二反相器的所述nmos晶体管和所述pmos晶体管的漏极端子耦合到所述栅极电极，所述栅极电极操作性地与所述两个反相器中的所述第一反相器相关联。16.根据权利要求15所述的存储器装置，其中：第一竖直延伸的输出电压结构将所述两个反相器中的所述第一反相器的所述nmos晶体管和所述pmos晶体管的所述漏极端子耦合到所述栅极电极，所述栅极电极操作性地与所述两个反相器中的所述第二反相器相关联；并且第二竖直延伸的输出电压结构将所述两个反相器中的所述第二反相器的所述nmos晶体管和所述pmos晶体管的漏极端子耦合到所述栅极电极，所述栅极电极操作性地与所述两个反相器中的所述第一反相器相关联。17.根据权利要求16所述的存储器装置，其中：所述两个传输晶体管中的第一传输晶体管耦合到所述第一竖直延伸的输出电压结构和所述数字线中的第一数字线；并且所述两个传输晶体管中的第二传输晶体管耦合到所述第二竖直延伸的输出电压结构
和所述数字线中的第二数字线。18.根据权利要求17所述的存储器装置，其中所述两个反相器中的所述第一反相器和所述两个传输晶体管中的所述第一传输晶体管在第一水平方向上的第一布置相对于所述两个反相器中的所述第二反相器和所述两个传输晶体管中的所述第二传输晶体管在所述第一水平方向上的第二布置反转。19.根据权利要求12至14中任一权利要求所述的存储器装置，其中所述两个反相器在第一水平方向和正交于所述第一水平方向的第二水平方向中的每一个上彼此偏移。20.一种电子系统，其包括：输入装置；输出装置；处理器装置，其以操作方式连接到所述输入装置和所述输出装置；以及存储器装置，其以操作方式连接到所述处理器装置且包括反相器，所述反相器包括：晶体管；额外晶体管，其竖直地上覆于所述晶体管；以及栅极电极，其竖直地插入于所述晶体管与所述额外晶体管之间且由两者共享，所述栅极电极包括：区，其包括第一材料；额外区，其竖直地上覆于所述区且包括不同于所述第一材料的第二材料；以及另一区，其竖直地插入于所述区与所述额外区之间，所述另一区包括不同于所述第一材料和所述第二材料的第三材料。

技术总结
本申请涉及反相器以及相关存储器装置和电子系统。一种反相器包含晶体管、上覆于所述晶体管的额外晶体管，以及插入于所述晶体管与所述额外晶体管之间且由两者共享的混合栅极电极。所述混合栅极电极包含上覆于所述晶体管的沟道结构的区、上覆于所述区且下伏于所述额外晶体管的额外沟道结构的额外区，以及插入于所述区与所述额外区之间的另一区。所述区具有第一材料组成。所述额外区具有不同于所述区的第一材料组成的第二材料组成。第一材料组成的第二材料组成。第一材料组成的第二材料组成。


技术研发人员：K
受保护的技术使用者：美光科技公司
技术研发日：2023.03.16
技术公布日：2023/9/20