多屏显示方法及装置、终端设备、存储介质与流程

1.本技术涉及多屏显示技术领域，具体涉及一种多屏显示方法及装置、终端设备、存储介质。


背景技术：

2.在android(安卓)多屏显示领域中，主芯片通过外接多个屏幕，并将数据传送到屏幕上进行显示，可以达到多屏显示的效果，在pos(point of sales，销售点)机，车载等设备中具有非常广泛的应用场景。在主芯片向屏幕传送数据时，会通过mipi(mobile industry processor interface)协议将数据以mipi信号的方式送到lcd屏幕显示，而不同芯片根据性能不同，mipi的数量也不同。而如果主控芯片与屏幕之间是单路mipi传输，则这种情况下只能将主副屏的数据同时通过单路mipi进行一次传输，然后通过其他外接芯片(如fpga)的方式发送数据到屏幕，这样就可以将主控芯片与外接芯片通过mipi进行连接，外接芯片负责将主副屏的数据一分为二的送到两个lcd屏幕显示。由于mipi的带宽是有限制的，双屏场景下，比如两个屏幕的图像帧率都是60帧/s的情况下，图像数据量就会比较大，而单路mipi的带宽很难满足两个屏幕同为60帧/s的数据传输量。传输的数据量超过了带宽限制则会引起数据丢失，所以在需要保证主控芯片与外接芯片之间进行通信时，数据量需要控制在带宽显示范围，目前常用的操作是对每帧图像进行压缩，如对图像降采样处理，然后外接芯片接收到图像后，对图像进行升采样，恢复到原来的图像尺寸，再分别送到lcd屏幕。这种方式虽然有效减少了传输的数据量，但是降采样等压缩手段会不可避免地损失了图像质量。


技术实现要素：

3.本技术实施例提供一种多屏显示方法及装置、终端设备、存储介质，以便在利用单路mipi进行多屏图层数据传输时，能够满足带宽要求，而且不会对图像数据产生任何损失。
4.为解决上述技术问题，本技术实施例提供如下技术方案：
5.一方面，本技术实施例提供一种多屏显示方法，所述方法包括：
6.生成同步信号；
7.利用所述同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据；
8.利用单路mipi将各通路的帧数据传输至外接芯片；
9.通过所述外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示。
10.可选地，所述多个显示通路为两路，分别为第一通路和第二通路；所述第二通路的帧率小于第一通路的帧率。
11.可选地，所述第二通路的帧率为第一通路的帧率的1/2。
12.可选地，所述利用所述同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据包括：
13.对图层绘制及合成进行计数；
14.在计数为奇数时，利用所述同步信号分别触发第一通路和第二通路进行图层绘制及合成，得到第一通路的当前帧数据和第二通路的当前帧数据；
15.在计数为偶数时，利用所述同步信号触发第一通路进行图层绘制及合成，得到第一通路的当前帧数据。
16.可选地，所述利用单路mipi将各通路的帧数据传输至外接芯片包括：
17.在计数为奇数时，将第二通路的帧数据拆分为上半帧数据和下半帧数据，缓存下半帧数据，并利用单路mipi将第一通路的整帧数据和第二通路的上半帧数据一起传输至所述外接芯片；
18.在计数为偶数时，利用所述单路mipi将第一通路的整帧数据和第二通路的下半帧数据一起传输至所述外接芯片。
19.可选地，通过所述外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示包括：
20.在计数为奇数时，所述外接芯片将接收到的第一通路的整帧数据传送至第一屏幕显示，并将接收到的第二通路的上半帧数据保存在本地；
21.在计数为偶数时，所述外接芯片将接收到的第一通路的整帧数据传送至第一屏显示，将保存的第二通路的上半帧数据与接收到的第二通路的下半帧数据进行拼接，并将拼接后的整帧数据传送至第二屏幕显示。
22.另一方面，本技术实施例还提供一种多屏显示装置，所述装置包括：主芯片和外接芯片，所述主芯片包括：同步模块、图层绘制模块、图层合成控制模块、送显模块；
23.所述同步模块，用于生成同步信号；
24.所述图层绘制模块，用于进行图层绘制；
25.所述图层合成控制模块，用于利用所述同步信号控制所述图层绘制模块将多个显示通路的图像各自分别以不同帧率进行绘制，对绘制图层进行合成，得到各帧数据；
26.所述送显模块，用于利用单路mipi将各通路的帧数据传输至所述外接芯片；
27.所述外接芯片，用于将各通路的帧数据分别传送至对应通路的屏幕显示。
28.可选地，所述多个显示通路为两路，分别为第一通路和第二通路；所述第二通路的帧率小于第一通路的帧率。
29.可选地，所述第二通路的帧率为第一通路的帧率的1/2。
30.可选地，所述图层绘制模块包括对应第一通路的第一图层绘制单元、以及对应第二通路的第二图层绘制单元；
31.所述图层合成控制模块包括：计数单元、同步控制单元、以及图层合成单元；
32.所述计数单元，用于对图层绘制及合成进行计数；
33.所述同步控制单元，用于在所述计数单元计数为奇数时，分别向所述第一图层绘制单元和所述第二图层绘制单元发送所述同步信号，触发所述第一图层绘制单元和所述第二图层绘制单元进行图层绘制；在所述计数单元计数为偶数时，向所述第一图层绘制单元发送所述同步信号，触发所述第一图层绘制单元进行图层绘制；
34.所述图层合成单元，用于在所述计数单元计数为奇数时，分别对所述第一图层绘制单元和所述第二图层绘制单元绘制的图层进行合成，得到第一通路的当前帧数据和第二通路的当前帧数据；在所述计数单元计数为偶数时，对所述第一图层绘制单元绘制的图层
进行合成，得到第一通路的当前帧数据。
35.可选地，所述送显模块，具体用于在所述计数单元计数为奇数时，将第二通路的帧数据拆分为上半帧数据和下半帧数据，缓存下半帧数据，并利用单路mipi将第一通路的整帧数据和第二通路的上半帧数据一起传输至所述外接芯片；在计数为偶数时，利用所述单路mipi将第一通路的整帧数据和第二通路的下半帧数据一起传输至所述外接芯片。
36.可选地，所述外接芯片，具体用于在所述计数单元计数为奇数时，将接收到的第一通路的整帧数据传送至第一屏幕显示，并将接收到的第二通路的上半帧数据保存在本地；在所述计数单元计数为偶数时，将接收到的第一通路的整帧数据传送至第一屏显示，将保存的第二通路的上半帧数据与接收到的第二通路的下半帧数据进行拼接，并将拼接后的整帧数据传送至第二屏幕显示。
37.另一方面，本技术实施例还提供一种终端设备，所述终端设备包括前面所述的多屏显示装置。
38.另一方面，本技术实施例还提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器运行时执行前面所述方法的步骤。
39.另一方面，本技术实施例还提供一种终端设备，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行前面所述方法的步骤。
40.本技术实施例提供的多屏显示方法及装置、终端设备、存储介质，利用同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据，利用单路mipi将各通路的帧数据传输至外接芯片，再由外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示。通过这种方式，可以减少每秒单路mipi传输的数据量。本技术方案虽然降低了其中部分屏幕的帧率，但是不会对图像数据带来任何损失，并且大部分场景下，也不会影响用户的体验。
附图说明
41.图1是本技术实施例提供的多屏显示方法的一种流程图；
42.图2是本技术多屏显示方法应用于基于android系统的双屏显示终端时的原理示意图；
43.图3是对应图2中各步骤的数据帧的示意图；
44.图4是本技术实施例提供的多屏显示装置的一种结构示意图；
45.图5是本技术实施例提供的一种终端设备的硬件结构示意图。
具体实施方式
46.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
47.mipi协议的目的是将手机内部的接口如摄像头、显示屏接口、射频/基带接口等标准化，从而减少手机设计的复杂程度和增加设计灵活性。分别定义了一系列的手机内部接口标准，比如：摄像头接口csi(camera serial interface，)、显示接口dsi(display serial interface)、射频接口digrf、麦克风/喇叭接口slimbus等。
48.针对现有技术中采用单路mipi传输多屏显示数据时，由于带宽的限制，采用对每帧图像进行压缩的方式在主控芯片与外接芯片之间进行数据传输，会导致图像质量受损的问题，本技术实施例提供一种多屏显示方法及装置，通过使两个屏幕的数据帧率不同来减少每秒mipi传输的数据量，将数据量控制在单路mipi带宽显示范围内，以满足mipi的带宽要求，而且不会对图像数据产生任何损失。
49.如图1所示，是本技术实施例提供的多屏显示方法的一种流程图，该方法包括以下步骤：
50.步骤101，生成同步信号。
51.步骤102，利用所述同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据。
52.步骤103，利用单路mipi将各通路的帧数据传输至外接芯片。
53.步骤104，通过所述外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示。
54.在多屏显示应用中，通常会采用两个屏幕，即主、副屏显示，主屏和副屏各自对应一个通路。当然，本技术方案不仅可以适用于两个屏幕显示的场景，也可以适用于更多个屏幕显示的场景，在对帧率没有很高要求的场景下，仍然具有非常好的实用性。
55.下面以两个屏幕的情况为例进行说明，即所述多个显示通路为两路，分别为第一通路和第二通路。假设第二通路的帧率小于第一通路的帧率，为了便于实现，以第二通路的帧率为第一通路的帧率的1/2为例，通常屏幕的数据帧率是60帧/s，设计第一屏幕的数据帧率是60帧/s，第二屏幕的数据帧率是30帧/s。
56.在本技术方案中，由同步信号vsync对第一屏幕和第二屏幕分别进行控制。具体地，由同步信号vsync生成绘制同步信号vsync_app和合成同步信号vsync_sf，绘制同步信号vsync_app和合成同步信号vsync_sf的频率相同，并且与同步信号vsync的频率相同或不同，对此本技术实施例不做限定。
57.其中，绘制同步信号vsync_app用于控制第一通路和第二通路进行图层绘制，合成同步信号vsync_sf用于控制第一通路和第二通路进行图层合成。
58.在本技术方案中，对图层绘制及合成进行计数，通过计数为奇数和偶数的不同来控制第二通路采用不同的方式进行图层处理，即第1帧、第3帧、第5帧等，均是奇数次的数据，第2帧、第4帧、第6帧
…
均是偶数次的数据。
59.具体地，对应上述步骤102，在计数为奇数时，利用所述同步信号分别触发第一通路和第二通路进行图层绘制及合成，得到第一通路的当前帧数据和第二通路的当前帧数据；
60.在计数为奇数时，利用同步信号vsync分别触发第一通路和第二通路进行图层绘制及合成，得到第一通路的当前帧数据和第二通路的当前帧数据。也就是说，由同步信号vsync生成绘制同步信号vsync_app，由该绘制同步信号vsync_app同时触发第一通路和第二通路进行图层绘制；同时由同步信号vsync生成合成同步信号vsync_sf，由该合成同步信号vsync_sf同时触发第一通路和第二通路进行图层合成，得到第一通路的当前帧数据。
61.在计数为偶数时，利用同步信号vsync只触发第一通路进行图层绘制及合成，得到第一通路的当前帧数据，而不触发第二通路进行图层绘制及合成。也就是说，由同步信号vsync生成绘制同步信号vsync_app，该绘制同步信号vsync_app只触发第一通路进行图层
绘制；同时由同步信号vsync生成合成同步信号vsync_sf，该合成同步信号vsync_sf只触发第一通路进行图层合成，得到第一通路的当前帧数据。
62.假设对应第一通路的绘制同步信号vsync_app和合成同步信号vsync_sf是每16.6ms发送一次，控制第一屏幕的图层每16.6ms绘制一次、合成一次；则对应第二通路的绘制同步信号vsync_app信号和合成同步信号vsync_sf是每33.2ms发送一次，控制第二屏幕的图层每33.2ms绘制一次、合成一次。通过这种方式，降低了第二通的每帧图像图层的绘制速度，图层的合成速度，
63.相应地，第一通路和第二通路的帧数据送显帧率也是不同的，各自与其通路的图层绘制及合成的帧率相同。第二通路的送显数据帧率是第一通路的送显数据帧率的1/2。
64.具体地，对应上述步骤103，在计数为奇数时，将第二通路的帧数据(即当前帧数据)拆分为上半帧数据和下半帧数据，缓存下半帧数据，并利用单路mipi将第一通路的整帧数据(即当前帧数据)和第二通路的上半帧数据(当前帧的上半帧数据)一起传输至所述外接芯片；在计数为偶数时，利用所述单路mipi将第一通路的整帧数据(即当前帧数据)和第二通路的下半帧数据(即上一帧的下半帧数据)一起传输至所述外接芯片。
65.可见，相对于第一通路来说，第二通路每帧图像图层的绘制速度、图层的合成速度、图层的送显速度减小，是第一通路相应速度的1/2。
66.相应地，在上述步骤104中，外接芯片每次接收到mipi传输的数据后，将各通路的帧数据分别传送至对应通路的屏幕显示，具体传输方式如下：
67.在计数为奇数时，外接芯片将接收到的第一通路的整帧数据传送至第一屏幕显示，并将接收到的第二通路的上半帧数据保存在本地；
68.在计数为偶数时，所述外接芯片将接收到的第一通路的整帧数据传送至第一屏显示，将保存的第二通路的上半帧数据与接收到的第二通路的下半帧数据进行拼接，并将拼接后的整帧数据传送至第二屏幕显示。
69.也就是说，外接芯片对第一通路合成后的图层数据每16.6ms送显一次到第一屏幕，由于需要对第二通路合成后的图层数据进行拼接，所以每33.2ms送显一次到第二屏幕。
70.可见，在上述过程中，第一通路的绘制、合成、送显帧率保持正常60帧/s，第二通路的绘制、合成、送显帧率比第一通路的相应帧率慢1/2，为30帧/s。通过这种方式，可以使单路mipi一起传输的两路帧数据不超过其带宽要求，而且也不会造成数据受损，保证了数据的完整性，进而保证了图像质量。利用本技术方案，只是降低了第二通路的帧数据传输速度，将其控制在一定速度范围内，人眼视觉不会有明显感知。因此，在大多数常规应用场景，并不会影响用户体验。
71.本技术实施例提供的多屏显示方法，可以应用于各种需要多屏显示的终端设备上，比如双屏手机、pos机、车载终端等。
72.下面以基于android系统的双屏显示终端为例，结合其内核实现，进一步详细说明本技术方案。
73.如图2所示，是本技术多屏显示方法应用于基于android系统的双屏显示终端时的原理示意图。
74.参照图2，主芯片利用单路mipi将屏幕1和屏幕2的帧数据传输至外接芯片，即图2中所示的fpga(field programmable gate array，可编程逻辑阵列)，再由fpga将其中屏幕
1的帧数据传送至lcd1进行显示，将屏幕2的帧数据传送至lcd2进行显示。
75.其中，基于android系统的主芯片包括：surfaceflinger(图层合成系统)、hwcomposer(硬件抽象层和显示系统)、linux drm驱动框架(包括libdrm(drm库)和linux drm driver(drm驱动)、显示驱动、显示硬件。
76.屏幕1和屏幕2的帧数据传输过程如下：
77.(1)hwcomposer每16.6ms发送一次信号给surfaceflinger，surfaceflinger根据该信号生成绘制同步信号vsync-app和合成同步信号vsync-sf，一般为16.6ms触发一次，每次信号会触发app进行图层绘制和surfaceflinger进行图层合成。
78.其中，绘制同步信号vsync-app用于发送给屏幕1和屏幕2的app进程，对奇数次和偶数次的vsync-app分开处理，奇数次的vsync-app同时发送给屏幕1的app进程和屏幕2的app进程，偶数次的vsync-app只发送给屏幕1的app进程。这样，使屏幕1和屏幕2的app分别按照16.6ms和33.2ms的速率进行绘制。
79.(2)同样，在surfaceflinger进行图层合成中，合成同步信号vsync-sf也是一样的处理方式。相应地，屏幕1的图层每隔16.6ms都会接收到一次vsync-sf并进行合成，而屏幕2的图层，在每隔偶数次的16.6ms才接收一次vsync-sf并进行合成。
80.需要说明的是，该场景可以用gpu(graphics processing unit，图形处理单元)进行合成。
81.(3)surfaceflinger合成数据后，在奇数次时，将屏幕1和屏幕2的数据发送给hwcomposer，hwcomposer缓存屏幕2的下半帧数据，并将屏幕1的数据和屏幕2的上半帧数据一起发送给linux drm驱动框架。在偶数次时，由于surfaceflinger只有屏幕1的合成数据，所以composer只能接收到屏幕1的数据，并从缓存中获取前一次保存的屏幕2奇数次的下半帧数据，然后将屏幕1的数据和屏幕2的下半帧数据发送给linux drm驱动框架。
82.(4)linux drm驱动框架将数据传送给显示驱动，显示驱动在奇数次时，会接收到屏幕1的一帧数据和屏幕2的上半帧数据，在偶数次时会接收到屏幕1的一帧数据和屏幕2的下半帧数据。
83.(5)相应地，显示驱动在奇数次时，将屏幕1的一帧数据和屏幕2的上半帧数据写入显示硬件寄存器，偶数次时将屏幕1的数据和屏幕2的下半帧数据写入显示硬件寄存器。
84.(6)相应地，显示硬件将接收到的数据通过mipi通路传输到外接fpga。
85.由此可见，mipi通路每次传输的数据均是屏幕1的一帧数据和屏幕2的半帧数据，即1.5帧数据。相对现有技术中每次均传输2帧数据，减少了1/4的数据传输量。
86.(7)外接fpga分别在奇数次时，接收到屏幕1的一帧数据和屏幕2的上半帧数据，在偶数次时，接收到屏幕2的一帧数据和屏幕2的下半帧数据。
87.(8)相应地，外接fpga在奇数次时，只将屏幕1的数据发送给lcd1，并保存屏幕2的上半帧数据，用于和接下来的偶数次接收到的屏幕2的下半帧数据进行拼接；在偶数次时，将前一次接收到的奇数帧的屏幕2上半帧数据和接收到的屏幕2下半帧数据进行拼接，获得一帧数据，并将屏幕1的数据和拼接获得的屏幕2的一帧数据分别发送给lcd1和lcd2。
88.本技术实施例提供的多屏显示方法，利用同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据，利用单路mipi将各通路的帧数据传输至外接芯片，再由外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示。通过这种方
式，可以减少每秒单路mipi传输的数据量。本技术方案虽然降低了其中部分屏幕的帧率，但是不会对图像数据带来任何损失，并且大部分场景下，也不会影响用户的体验。
89.相应地，本技术实施例还提供一种多屏显示装置，如图4所示，是该装置的一种结构示意图。
90.该多屏显示装置包括主芯片401和外接芯片402，其中，所述主芯片401包括：同步模块411、图层绘制模块412、图层合成控制模块413、送显模块414。其中：
91.所述同步模块411用于生成同步信号；
92.所述图层绘制模块412用于进行图层绘制；
93.所述图层合成控制模块413用于利用所述同步信号控制所述图层绘制模块将多个显示通路的图像各自分别以不同帧率进行绘制，对绘制图层进行合成，得到各帧数据；
94.所述送显模块414用于利用单路mipi将各通路的帧数据传输至所述外接芯片；
95.所述外接芯片402用于将各通路的帧数据分别传送至对应通路的屏幕显示。
96.在一种非限制性实施例中，所述多路显示通路可以是两路，分别为第一通路和第二通路，所述第二通路的帧率小于第一通路的帧率，比如，所述第二通路的帧率可以为第一通路的帧率的1/2。
97.在该实施例中，所述图层绘制模块412可以包括对应第一通路的第一图层绘制单元、以及对应第二通路的第二图层绘制单元。
98.所述图层合成控制模块413可以包括：计数单元、同步控制单元、以及图层合成单元。其中：
99.所述计数单元用于对图层绘制及合成进行计数；
100.所述同步控制单元用于在所述计数单元计数为奇数时，分别向所述第一图层绘制单元和所述第二图层绘制单元发送所述同步信号，触发所述第一图层绘制单元和所述第二图层绘制单元进行图层绘制；在所述计数单元计数为偶数时，向所述第一图层绘制单元发送所述同步信号，触发所述第一图层绘制单元进行图层绘制；
101.所述图层合成单元用于在所述计数单元计数为奇数时，分别对所述第一图层绘制单元和所述第二图层绘制单元绘制的图层进行合成，得到第一通路的当前帧数据和第二通路的当前帧数据；在所述计数单元计数为偶数时，对所述第一图层绘制单元绘制的图层进行合成，得到第一通路的当前帧数据。
102.相应地，所述送显模块在所述计数单元计数为奇数时，将第二通路的帧数据拆分为上半帧数据和下半帧数据，缓存下半帧数据，并利用单路mipi将第一通路的整帧数据和第二通路的上半帧数据一起传输至所述外接芯片；在计数为偶数时，利用所述单路mipi将第一通路的整帧数据和第二通路的下半帧数据一起传输至所述外接芯片。
103.相应地，所述外接芯片在所述计数单元计数为奇数时，将接收到的第一通路的整帧数据传送至第一屏幕显示，并将接收到的第二通路的上半帧数据保存在本地；在所述计数单元计数为偶数时，将接收到的第一通路的整帧数据传送至第一屏显示，将保存的第二通路的上半帧数据与接收到的第二通路的下半帧数据进行拼接，并将拼接后的整帧数据传送至第二屏幕显示。
104.关于多屏显示装置的其他相关描述可以参照前述实施例中的相关描述，此处不再赘述。
105.相应地，本技术实施例还提供一种终端设备，该终端设备包括上述多屏显示装置。
106.在具体实施中，上述装置可以对应于网络设备和/或用户设备中相应功能的芯片，例如soc(system-on-a-chip，片上系统)、基带芯片、芯片模组等。
107.在具体实施中，关于上述实施例中描述的各个装置、产品包含的各个模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。
108.例如，对于应用于或集成于芯片的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于芯片模组的同一组件(例如芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片模组内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于终端的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于终端内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现。
109.本技术实施例还公开了一种存储介质，所述存储介质为计算机可读存储介质，其上存储有计算机程序，所述计算机程序运行时可以执行图1中所示方法的全部或部分步骤。所述存储介质可以包括只读存储器(read-only memory，rom)、随机存取存储器(random access memory，ram)、磁盘或光盘等。存储介质还可以包括非挥发性存储器(non-volatile)或者非瞬态(non-transitory)存储器等。
110.请参照图5，本技术实施例还提供了一种终端设备的硬件结构示意图。该终端设备包括处理器501、存储器502和收发器503。
111.处理器501可以是一个通用中央处理器(central processing unit，cpu)、微处理器、特定应用集成电路(application-specific integrated circuit，asic)，或者一个或多个用于控制本技术方案程序执行的集成电路。处理器501也可以包括多个cpu，并且处理器501可以是一个单核(single-cpu)处理器，也可以是多核(multi-cpu)处理器。这里的处理器可以指一个或多个设备、电路或用于处理数据(例如计算机程序指令)的处理核。
112.存储器502可以是rom或可存储静态信息和指令的其他类型的静态存储设备、ram或者可存储信息和指令的其他类型的动态存储设备，也可以是电可擦可编程只读存储器(electrically erasable programmable read-only memory，eeprom)、只读光盘(compactdisc read-only memory，cd-rom)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，本技术实施例对此不作任何限制。存储器502可以是独立存在(此时，存储器502可以位于该装置外，也可以位于该装置内)，也可以和处理器501集成在一起。其中，存储器502中可以包含计算机程序代码。处理器501用于执行存储器502中存储的计算机程序代码，从
而实现本技术实施例提供的方法。
113.处理器501、存储器502和收发器503通过总线相连接。收发器503用于与其他设备或通信网络通信。可选的，收发器503可以包括发射机和接收机。收发器503中用于实现接收功能的器件可以视为接收机，接收机用于执行本技术实施例中的接收的步骤。收发器503中用于实现发送功能的器件可以视为发射机，发射机用于执行本技术实施例中的发送的步骤。
114.当图5所示的结构示意图用于示意上述实施例中所涉及的终端设备的结构时，处理器501用于对终端设备的动作进行控制管理，例如，处理器501用于支持终端设备执行图1中的步骤，和/或本技术实施例中所描述的其他过程中的终端设备执行的动作。处理器501可以通过收发器503与其他网络实体通信，例如，与上述网络设备通信。存储器502用于存储终端设备的程序代码和数据。
115.应理解，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，表示前后关联对象是一种“或”的关系。
116.本发明实施例中出现的“多个”是指两个或两个以上。
117.本发明实施例中出现的第一、第二等描述，仅作示意与区分描述对象之用，没有次序之分，也不表示本发明实施例中对设备个数的特别限定，不能构成对本发明实施例的任何限制。
118.应理解，在本技术的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。
119.本发明所提供的各实施例，可以全部或部分地通过软件、硬件、固件或其他任意组合来实现。当使用软件实现时，上述实施例可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令或计算机程序。在计算机上加载或执行所述计算机指令或计算机程序时，全部或部分地产生按照本发明实施例所述的流程或功能。所述计算机可以为通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线或无线方式向另一个网站站点、计算机、服务器或数据中心进行传输。应理解，在本发明的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
120.在本发明所提供的几个实施例中，应该理解到，所揭露的方法、装置和系统，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的；例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式；例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
121.作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的
部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
122.另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理布置，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
123.上述以软件功能单元的形式实现的集成的单元，可以存储在一个计算机可读取存储介质中。上述软件功能单元存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本技术各个实施例所述方法的部分步骤。
124.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

技术特征：
1.一种多屏显示方法，其特征在于，所述方法包括：生成同步信号；利用所述同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据；利用单路mipi将各通路的帧数据传输至外接芯片；通过所述外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示。2.根据权利要求1所述的方法，其特征在于，所述多个显示通路为两路，分别为第一通路和第二通路；所述第二通路的帧率小于第一通路的帧率。3.根据权利要求2所述的方法，其特征在于，所述第二通路的帧率为第一通路的帧率的1/2。4.根据权利要求3所述的方法，其特征在于，所述利用所述同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据包括：对图层绘制及合成进行计数；在计数为奇数时，利用所述同步信号分别触发第一通路和第二通路进行图层绘制及合成，得到第一通路的当前帧数据和第二通路的当前帧数据；在计数为偶数时，利用所述同步信号触发第一通路进行图层绘制及合成，得到第一通路的当前帧数据。5.根据权利要求4所述的方法，其特征在于，所述利用单路mipi将各通路的帧数据传输至外接芯片包括：在计数为奇数时，将第二通路的帧数据拆分为上半帧数据和下半帧数据，缓存下半帧数据，并利用单路mipi将第一通路的整帧数据和第二通路的上半帧数据一起传输至所述外接芯片；在计数为偶数时，利用所述单路mipi将第一通路的整帧数据和第二通路的下半帧数据一起传输至所述外接芯片。6.根据权利要求5所述的方法，其特征在于，通过所述外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示包括：在计数为奇数时，所述外接芯片将接收到的第一通路的整帧数据传送至第一屏幕显示，并将接收到的第二通路的上半帧数据保存在本地；在计数为偶数时，所述外接芯片将接收到的第一通路的整帧数据传送至第一屏显示，将保存的第二通路的上半帧数据与接收到的第二通路的下半帧数据进行拼接，并将拼接后的整帧数据传送至第二屏幕显示。7.一种多屏显示装置，其特征在于，所述装置包括：主芯片和外接芯片，所述主芯片包括：同步模块、图层绘制模块、图层合成控制模块、送显模块；所述同步模块，用于生成同步信号；所述图层绘制模块，用于进行图层绘制；所述图层合成控制模块，用于利用所述同步信号控制所述图层绘制模块将多个显示通路的图像各自分别以不同帧率进行绘制，对绘制图层进行合成，得到各帧数据；所述送显模块，用于利用单路mipi将各通路的帧数据传输至所述外接芯片；所述外接芯片，用于将各通路的帧数据分别传送至对应通路的屏幕显示。
8.根据权利要求7所述的装置，其特征在于，所述多个显示通路为两路，分别为第一通路和第二通路；所述第二通路的帧率小于第一通路的帧率。9.根据权利要求8所述的装置，其特征在于，所述第二通路的帧率为第一通路的帧率的1/2。10.根据权利要求9所述的装置，其特征在于，所述图层绘制模块包括对应第一通路的第一图层绘制单元、以及对应第二通路的第二图层绘制单元；所述图层合成控制模块包括：计数单元、同步控制单元、以及图层合成单元；所述计数单元，用于对图层绘制及合成进行计数；所述同步控制单元，用于在所述计数单元计数为奇数时，分别向所述第一图层绘制单元和所述第二图层绘制单元发送所述同步信号，触发所述第一图层绘制单元和所述第二图层绘制单元进行图层绘制；在所述计数单元计数为偶数时，向所述第一图层绘制单元发送所述同步信号，触发所述第一图层绘制单元进行图层绘制；所述图层合成单元，用于在所述计数单元计数为奇数时，分别对所述第一图层绘制单元和所述第二图层绘制单元绘制的图层进行合成，得到第一通路的当前帧数据和第二通路的当前帧数据；在所述计数单元计数为偶数时，对所述第一图层绘制单元绘制的图层进行合成，得到第一通路的当前帧数据。11.根据权利要求10所述的装置，其特征在于，所述送显模块，具体用于在所述计数单元计数为奇数时，将第二通路的帧数据拆分为上半帧数据和下半帧数据，缓存下半帧数据，并利用单路mipi将第一通路的整帧数据和第二通路的上半帧数据一起传输至所述外接芯片；在计数为偶数时，利用所述单路mipi将第一通路的整帧数据和第二通路的下半帧数据一起传输至所述外接芯片。12.根据权利要求11所述的装置，其特征在于，所述外接芯片，具体用于在所述计数单元计数为奇数时，将接收到的第一通路的整帧数据传送至第一屏幕显示，并将接收到的第二通路的上半帧数据保存在本地；在所述计数单元计数为偶数时，将接收到的第一通路的整帧数据传送至第一屏显示，将保存的第二通路的上半帧数据与接收到的第二通路的下半帧数据进行拼接，并将拼接后的整帧数据传送至第二屏幕显示。13.一种终端设备，其特征在于，所述终端设备包括如权利要求7至12任一项所述的多屏显示装置。14.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器运行时执行权利要求1至6任一项所述方法的步骤。15.一种终端设备，其特征在于，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机程序，所述处理器运行所述计算机程序时执行权利要求1至6任一项所述方法的步骤。

技术总结
本申请公开了一种多屏显示方法及装置、终端设备、存储介质，该方法包括：生成同步信号；利用所述同步信号控制多个显示通路的图像各自分别以不同帧率进行绘制及合成，得到各帧数据；利用单路MIPI将各通路的帧数据传输至外接芯片；通过所述外接芯片将各通路的帧数据分别传送至对应通路的屏幕显示。利用本申请方案，可以在利用单路MIPI进行多屏图层数据传输时，能够满足带宽要求，而且不会对图像数据产生任何损失。何损失。何损失。


技术研发人员：薛国飞
受保护的技术使用者：展讯半导体（南京）有限公司
技术研发日：2023.06.15
技术公布日：2023/9/20