双深度结结构及工艺方法与流程

1.本公开大体上涉及图像传感器，且特定来说但不排他地涉及用于图像传感器的晶体管。


背景技术：

2.图像传感器无处不在。它们广泛用于数码相机、蜂窝电话、监控摄像机以及医疗、汽车及其它应用中。用来制造图像传感器的技术持续快速发展。例如，对更高分辨率及更低电力消耗的需求已促进这些装置的进一步小型化及集成化。这些趋势还促进像素计数的增加。
3.增加沟道宽度是用以改进图像传感器中的晶体管性能的一种方式。非平面(3d)栅极结构是实现更大有效沟道宽度的一种方式。在此类晶体管中，沟道性能部分地取决于半导体衬底中的源极及漏极结的深度。较深结改进通过沟道的电荷载流子迁移率，但也可能引起特别是来自邻近晶体管的电流泄漏。因此，需要改进的晶体管。


技术实现要素：

4.一方面，本技术案提供一种形成在半导体衬底中的晶体管，其包括：栅极沟槽，其形成在所述半导体衬底中且延伸到栅极沟槽深度；源极及漏极，其形成为所述半导体衬底中的掺杂区且具有第一导电类型，其中所述源极及所述漏极分别沿着所述晶体管的沟道长度方向形成在所述栅极沟槽的第一端及第二端处，其中所述源极及所述漏极各包括第一掺杂区及远离所述第一掺杂区延伸的第二掺杂区，其中所述第二掺杂区在所述半导体衬底中相对于所述半导体衬底的表面延伸到比所述第一掺杂区更深的深度；隔离层，其安置在所述栅极沟槽中；及栅极，其安置在所述隔离层上且延伸入所述栅极沟槽。
5.另一方面，本技术案提供一种图像传感器，其包括：前段中所描述的晶体管；光电二极管，其形成在半导体衬底中；浮动扩散区，其耦合到所述晶体管的栅极；转移晶体管，其将所述光电二极管耦合到所述浮动扩散区，其中所述转移晶体管操作以将图像电荷从所述光电二极管转移到所述浮动扩散区，其中所述晶体管是源极跟随器晶体管。
6.另一方面，本技术案提供一种在半导体衬底中形成晶体管的方法，其包括：提供具有在其中形成到栅极沟槽深度的栅极沟槽的所述半导体衬底；形成所述晶体管的源极及漏极，所述源极及所述漏极各相对于所述半导体衬底的表面具有包含第一结深度及大于所述第一结深度的第二结深度的双结深度；其中所述栅极沟槽深度深于所述第一结深度。
附图说明
7.参考附图描述本公开的非限制性及非穷尽性实施例，其中贯穿各个视图，类似附图标记是指类似部件，除非另有指定。
8.图1是根据本公开的教示的图像传感器的实施例的框图。
9.图2展示根据本公开的教示的像素的布局的实施例。
10.图3a展示根据本公开的教示的像素在沟道长度平面中的一部分的一个实施例的横截面。
11.图3b展示图3a的像素在沟道宽度平面中的另一部分的横截面。
12.图4展示根据本公开的教示的另一像素在沟道长度平面中的一部分的一个实施例的横截面。
13.图5展示根据本公开的教示的另一像素在沟道长度平面中的一部分的一个实施例的横截面。
14.图6a展示根据本公开的教示的另一晶体管的一部分的示意性俯视图。
15.图6b展示图6a的晶体管的部分的示意性透视图。
16.图7展示根据本公开的形成晶体管的方法。
具体实施方式
17.本公开提供晶体管、像素、图像传感器、电子装置及其制造方法。在以下描述中，阐述众多特定细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，本文中所描述的技术可在没有所述特定细节中的一或多者的情况下或用其它方法、组件、材料等实践。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免模糊某些方面。
18.贯穿本说明书引用“实施例”或“一些实施例”意味着结合所述实施例所描述的特定特征、结构或特性被包含在本发明的至少一个实施例中。因此，贯穿本说明书通篇出现短语“在一些实施例中”或“在实施例中”或“在任何实施例中”不一定全部是指同一实例。此外，任何实施例的任何特定特征、结构及/或特性可在一或多个实例中以任何合适方式组合。
19.为便于描述，本文中可使用空间相对术语，例如“在
…
下面”、“在
…
下方”、“下部”、“下”、“在
…
上方”、“上”及类似术语来描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。将理解，空间相对术语意在除涵盖图中所描述的定向以外，还涵盖包含装置在使用或操作中的不同定向。例如，如果图中的装置被翻转，那么描述为“在其它元件或特征下方”或“在其它元件或特征下面”或“在其它元件或特征下”的元件将被定向为“在其它元件或特征上方”。因此，示例性术语“在
…
下方”及“在
…
下”可涵盖在
…
上方及在
…
下方两个定向。装置可以其它方式定向(旋转九十度或按其它定向)且相应地解释本文中所使用的空间相对描述词。另外，还将理解，当一层被称为“在两个层之间”时，所述层可为所述两个层之间的唯一层，或还可存在一或多个中介层。
20.本公开还提供用于图像传感器的晶体管，例如源极跟随器晶体管、复位晶体管及行选择晶体管。为了促进理解，本公开在互补金属氧化物半导体(“cmos”)图像传感器的背景下描述此类晶体管。然而，应明白，本公开不应限于用于cmos图像传感器的晶体管，而是也可应用于非cmos图像传感器及其它晶体管类型。在以下描述中，阐述众多特定细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，本文中所描述的技术可在没有所述特定细节中的一或多者的情况下或用其它方法、组件、材料等实践。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免模糊某些方面。
21.在本公开中，术语“半导体衬底”或“衬底”是指用于在其上形成电子装置的任何类
型的衬底，包含单晶衬底、绝缘体上半导体(soi)衬底、掺杂硅块体衬底及半导体上外延膜(epi)衬底及类似物。此外，尽管将主要关于与硅基半导体材料(例如，硅及硅与锗及/或碳的合金)兼容的材料及工艺描述各个实施例，但本技术在这方面不受限制。相反，各个实施例可使用任何类型的半导体材料来实施。
22.本公开涉及关于不同实施例(包含设备及方法)的数个术语。具有相似名称的术语关于不同实施例具有相似含义，但明确指出之处除外。为了澄清这一点，相似元件在图之间具有相似编号且应被理解为能够具有其它相似元件的任何一或多个特征，但所描述的相关差异除外。类似地，本公开利用数个技术术语。这些术语将采用其所属领域中的普通含义，除非本文中具体地定义或其使用的上下文清楚地另有暗示。应注意，贯穿本文件，元素名称及符号可互换地使用(例如，si与硅)；然而，两者具有相同含义。
23.本技术案还可引用数量及数目。除非具体地陈述，否则此类数量及数目不应被认为是限制性的，而是代表与本技术案相关联的可能数量或数目。而且，在这方面，本技术案可使用术语“多个”来指代数量或数目。在这方面，术语“多个”意指大于一的任何数目，例如二、三、四、五等。术语“约”、“近似”、“接近”等表示所陈述值的正或负5％。出于本公开的目的，短语“a、b及c中的至少一者”例如表示(a)、(b)、(c)、(a及b)、(a及c)、(b及c)或(a、b及c)，当列出多于三个元件时包含所有进一步可能的排列。
24.图1是说明具有像素104的像素阵列102的代表性图像传感器100的一个实例的图。如所展示，像素阵列102耦合到控制电路系统106及读出电路系统108，所述读出电路系统耦合到功能逻辑110。
25.像素阵列102是像素104(例如，像素p1、p2
…
、pn)的二维(“2d”)阵列。在一个实施例中，每一像素104是互补金属氧化物半导体(“cmos”)成像像素。像素阵列102可被实施为前侧照明图像传感器阵列或背侧照明图像传感器阵列。在一些实施例中，像素104包含如下文所描述的一或多个晶体管，包含源极跟随器晶体管、行选择晶体管及/或复位晶体管。在实施例中，所述晶体管中的至少一者具有至少一个竖直栅极结构。如所说明，像素104布置成行(例如，行r1到ry)及列(例如，列c1到cx)以获取人物、地点或物体的图像数据，接着可使用所述图像数据来呈现人物、地点或物体的2d图像。
26.在像素104已获取其图像数据或图像电荷之后，由读出电路系统108读出图像数据且将图像数据转移到功能逻辑110。读出电路系统108可包含放大电路系统，例如差分放大器电路系统、模/数(“adc”)转换电路系统或其它电路系统。在一些实施例中，读出电路系统108可沿着读出列线(所说明)一次读出一行图像数据或可使用多种其它技术(未说明)读出图像数据，例如同时串行读出或完全并行读出所有像素。
27.控制电路系统106耦合到像素阵列102的像素104且包含用于控制像素104的操作特性的逻辑及存储器。例如，控制电路系统106可产生用于控制图像获取的快门信号。在一些实施例中，快门信号是用于同时使所有像素104能够在单个获取窗口期间同时捕获其相应的图像数据的全局快门信号。在一些实施例中，快门信号是滚动快门信号，借此在连续获取窗口期间循序地启用像素104的每一行、列或群组。
28.功能逻辑110包含用于存储图像数据或甚至通过应用图像后效应(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它方式)来操纵图像数据的逻辑及存储器。
29.在任何实施例中，图像传感器100、像素阵列102或像素104中的任何一或多者可嵌
入电子装置112，例如智能电话、相机、内窥镜、生物计量感测装置、基于光的近接传感器及类似物中。
30.图2展示简化像素204的布局的一个代表性实例，其可用于例如图1的图像传感器100的图像传感器中，其本身可集成到例如智能电话的电子装置中。图2中所展示的像素布局是代表性的，且本公开的教示可体现在许多其它像素布局中。
31.像素204包含半导体衬底214，在其中形成有多个光电二极管216a到d且所述多个光电二极管呈“四共享”配置而布置。转移晶体管218a到d各可具有在接通(例如，接收转移信号)时将电荷从对应光电二极管216a到d中的一者转移到浮动扩散区222的竖直转移栅极220a到d。浮动扩散区222耦合到源极跟随器晶体管250(例如，通过如图2中所说明的金属互连件)及复位晶体管224，且源极跟随器晶体管250耦合到行选择晶体管226。
32.浮动扩散区222耦合到转移晶体管218a到d的平面转移栅极及源极跟随器晶体管250的栅极，且进行操作以聚集来自光电二极管216a到d的电荷载流子(经由一或多个转移晶体管218a到d)并将对应电压输出到源极跟随器晶体管250的栅极以供信号放大及读出。
33.光电二极管216a到d各经配置以响应于在图像传感器的积分周期期间接收的传入光而产生及累积电荷。例如在图像传感器的积分周期期间累积在光电二极管216a到d的电荷累积区(例如，转移晶体管218a到d的源极)中的电荷(例如光电子)可在图像传感器的电荷转移周期期间取决于施加到转移晶体管218a到d的平面栅极的电压而选择性地转移到浮动扩散区222(例如，转移晶体管218a到d的漏极)。在一些实施例中，光电二极管216a到d具有钉扎光电二极管配置。
34.复位晶体管224经配置以在复位周期期间在复位晶体管224的栅极rst处接收的复位信号的控制下，将经由转移晶体管218a到d及浮动扩散区222耦合的光电二极管216a到d复位(例如，放电或充电)到预设电压，例如供应电压v
dd
。
35.源极跟随器晶体管250耦合在电力线与行选择晶体管226之间，且调制基于浮动扩散区222输出的电压所输出的图像信号，其中图像信号对应于在经耦合光电二极管216a到d的栅极处的积分周期期间累积在所述经耦合光电二极管的电荷累积区中的光电子的量。源极跟随器晶体管250基于在其栅极处接收的电压来放大图像信号。源极跟随器晶体管250及复位晶体管224两者可耦合到接收供应电压v
dd
的同一电力线。例如，源极跟随器晶体管250的漏极及复位晶体管224的漏极耦合到供应电压v
dd
。
36.在本公开中，术语“沟道宽度平面”、“沟道宽度方向”、“沟道长度平面”及“沟道长度方向”用来描述晶体管及像素的特征。为清晰起见，“沟道宽度平面”是跨沟道延伸的平面，电荷载流子通过所述沟道在晶体管的源极与漏极(例如，源极跟随器晶体管250的源极236与漏极240)之间流动。换句话说，沟道宽度平面或沟道宽度方向垂直于电流流动的方向。相比之下，沟道长度平面或沟道长度方向垂直于所有沟道宽度平面且平行于电流流动方向而定向。
37.行选择晶体管226在其栅极rs处接收的行选择信号的控制下选择性地将源极跟随器晶体管250的输出(例如，图像信号)耦合到读出列线。
38.源极跟随器晶体管250、复位晶体管224及行选择晶体管226安置所在的区可被称为像素204的晶体管区。相比之下，光电二极管216a到d、转移晶体管218a到d及浮动扩散区222安置所在的区可被称为有源区。隔离结构228a(例如，相对于半导体衬底214的前侧具有
约150nm到约400nm深度的浅沟道隔离沟槽结构)安置在有源区与晶体管区之间且沿着沟道长度方向延伸。在一些实施例中，隔离结构228a到b形成下文所描述的本发明晶体管的部分。一些实施例包含多个隔离结构228a到b，即，在晶体管区的每一侧上一个。
39.在一些实施例中，像素204可包含本文未详细地描述的额外元件，例如一或多个额外晶体管、电容器、浮动扩散区或类似物。在一些实施例中，转移晶体管218a到d的转移栅极利用平面转移栅极而不是竖直转移栅极220a到d。
40.在操作中，在图像传感器的积分周期(也被称为曝光或累积周期)期间，光电二极管216a到d吸收相应电荷累积区上的入射光。累积在电荷累积区中的光生电荷指示入射在电荷累积区上的光的量。在积分周期之后，将转移信号(例如，正偏置电压)例如从图1的控制电路系统106施加于转移晶体管218a到d的竖直转移栅极220a到d，从而引起转移晶体管218a到d接通且在电荷转移周期期间将光生电荷从对应光电二极管216a到d转移到浮动扩散区222。源极跟随器晶体管250基于由经耦合浮动扩散区222输出的电压来可操作地产生图像信号。行选择晶体管226耦合到源极跟随器晶体管250，接着在读出周期期间在接收到行选择信号时选择性地将图像信号耦合到列位线上以用于后续图像处理。
41.图3a及图3b展示具有与图2的像素204相同的特征的像素304的一部分的不同视图。特定来说，像素304的所说明部分包含与行选择晶体管326可操作地耦合的源极跟随器晶体管350。源极跟随器晶体管350的栅极352可操作地耦合到像素304的浮动扩散区(未展示)。应注意，在这个实例中源极跟随器晶体管及行选择晶体管的使用是代表性的，而不是限制性的。例如，在任何实施例中，邻近于源极跟随器晶体管350的晶体管326是复位晶体管或另一晶体管，而非行选择晶体管。作为另一实例，晶体管350可为竖直栅极型晶体管。
42.图3a的视点是在沟道长度平面中，即，图3a的平面平行于电荷载流子从行选择晶体管326移动到源极跟随器晶体管350(例如，沿着沟道380及382移动)的方向。相比之下，图3b展示源极跟随器晶体管350在沟道宽度平面中的横截面，所述沟道宽度平面垂直于图3a中所展示的沟道长度平面。
43.从图3a及3b可看出，栅极352是非平面栅极，即，栅极352具有：平面栅极部分356，其平行于半导体衬底314的表面330且在源极跟随器晶体管350的源极336与漏极340之间沿沟道长度方向延伸；及至少一个鳍状或指状竖直栅极部分354a到c，其远离平面栅极部分356延伸入半导体衬底314中。图3b特别展示栅极352包含多个平行鳍状竖直栅极部分354a到c，它们在沟道宽度方向上彼此隔开，因此产生方波形外形，这增加源极跟随器晶体管350的有效沟道宽度。应注意，图3b中所展示的鳍状竖直栅极部分的数目及形状是代表性的，而不是限制性的。
44.图3b还突显沿沟道宽度方向在源极跟随器晶体管350的相对侧上安置在半导体衬底314中的沟道隔离结构328a、b。每一沟道隔离结构328a、b可在沟道长度方向上延伸且将晶体管区与像素304的有源区隔离。参见图2的隔离结构228a、b。在任何实施例中，沟道隔离结构328a、b填充有氧化物材料及/或是相对于半导体衬底314的表面330具有约150nm到约400nm深度的浅隔离沟槽结构。如图3b中所展示，在任何实施例中，栅极352的平面栅极部分356可至少部分地在沟道隔离结构328a、b上面延伸。在任何实施例中，外部竖直栅极部分354a、c的一部分可在对应沟道隔离结构328a、b上面延伸。
45.为了使竖直栅极部分354a到c能够延伸入半导体衬底314中，例如通过蚀刻工艺，
例如干式或湿式蚀刻工艺或湿式及干式的组合，首先在所述半导体衬底中沿着沟道宽度方向形成至少一个栅极沟槽358。参见图3b(展示栅极沟槽358a到c)。特定来说，栅极沟槽358a到c各形成为相对于前表面330延伸入半导体衬底314中达栅极沟槽深度d
t
的凹槽。在任何实施例中，栅极沟槽深度d
t
为约50nm到约600nm、约100nm到约150nm、约100nm到约140nm、约100nm到约130nm、约100nm到约120nm、约100nm到约110nm、约110nm到约150nm、约120nm到约150nm、约130nm到约150nm或约140nm到约150nm。在一些实施例中，栅极沟槽深度d
t
大于对应有源像素区域中每一竖直转移栅极的深度(例如，比转移晶体管218a到d的竖直转移栅极220a到d更深)。在其中栅极352具有多个竖直栅极部分(例如，354a到354c)的实施例中，栅极沟槽358跨沟道宽度平面界定相等数目个平行凹槽(例如，栅极沟槽358a到c)，所述平行凹槽(例如，栅极沟槽358a到c)中的每一者在沟道长度方向上延伸。又此外，且参考图3b，栅极沟槽358a到c的所述平行凹槽在半导体衬底314中界定非平面衬底结构362a、b，每一非平面衬底结构具有多个侧壁部分且所述非平面衬底结构362a、b中的每一者在沟道宽度方向上可具有约5nm到约20nm的宽度w。例如，非平面衬底结构362a具有侧壁部分364a、b且非平面衬底结构362b具有侧壁部分364c、d。
46.参考图3b，在形成栅极沟槽358之后，在栅极沟槽中沉积隔离层360(即，栅极隔离层)，使得隔离层360具有约5nm到约10nm的层厚度。隔离层360包括介电材料，例如氧化物或高k材料，例如具有大于约3.9的介电常数的材料(例如，al2o3或hfo2)。在任何实施例中，介电材料可沉积入栅极沟槽358到约50nm到约75nm的层厚度，以便防止在栅极沟槽358的底部处形成沟道。
47.在沉积隔离层360后，在隔离层360上沉积例如多晶硅或金属的栅极材料，由此形成栅极352。在栅极352周围例如呈改进源极跟随器晶体管350的电流及电压参数的配置形成任选间隔件376。在一些实施例中，间隔件376环绕栅极352。在一些实施例中，间隔件376由与隔离层360类似的介电材料形成。在一些实施例中，间隔件376是由氧化物、氮化物或其组合形成的单层或多层堆叠结构。
48.在继续描述本发明像素及晶体管之前，以下段落介绍一些背景。晶体管通常包含电荷载流子的源极及漏极，所述源极及漏极沿沟道长度方向安置在栅极的相对侧上。此类源极及漏极可由下层半导体衬底的掺杂部分形成。迄今为止，此源极及漏极掺杂区具有基本上均匀的结深度。作为一个实例，源极及漏极可各标称地延伸入下层半导体衬底中。这种配置的一个缺点是，在具有相对于源极及漏极在半导体衬底中延伸到更深深度的非平面栅极(即，具有鳍状竖直栅极部分)的晶体管中，电荷载流子沟道未有效地形成在非平面鳍状竖直栅极部分周围-特别是在所述竖直栅极部分的最底部或最远端区周围。作为另一实例，源极及漏极可各具有延伸到非平面鳍状结部分的大致相同深度的均匀结深度。然而，这种配置导致邻近晶体管之间(例如，源极跟随器晶体管与行选择晶体管之间)的非期望电流泄漏。出于这些原因，前述晶体管结构不提供令人满意的性能。
49.返回到图3a的本发明像素304，源极跟随器晶体管350具有沿沟道长度方向形成在栅极352的相对侧上的双深度源极336及双深度漏极340。源极336也可用作行选择晶体管326的漏极，但为一致起见，本文中被称为源极。如下文所解释，双深度源极及漏极结促进完整的电荷载流子沟道形成，同时防止邻近晶体管之间(例如，源极跟随器晶体管350与行选择晶体管326之间)的电流泄漏。漏极340经由接触件342耦合到电力线以接收供应电压v
dd
。
50.源极336及漏极340分别沿沟道长度方向在栅极沟槽358(或栅极352)的第一端及第二端处形成于半导体衬底314中作为掺杂区。特定来说，源极336及漏极340中的每一者掺杂有具有第一导电类型(例如，n型)的共同第一掺杂剂(例如，as)，所述第一导电类型与具有第二导电类型的下层半导体衬底314相反。在一些实施例中，源极336及漏极340可形成在植入半导体衬底314中的具有第二导电类型的阱区中。具有源极336及漏极340的阱区可具有比半导体衬底314的浓度更高的浓度。在一些实施例中，源极336及漏极340中的每一者与栅极352对准地植入(例如，与所述栅极的边缘对准地植入)。
51.源极336及漏极340中的每一者包括第一掺杂区或浅掺杂区(具有浅结深度)及相对于前表面330远离第一掺杂区延伸(具有比所述第一区更深的结深度)的第二掺杂区或深掺杂区。更具体地，源极336包括具有浅结深度的第一掺杂区366及远离第一掺杂区366延伸的具有深结深度的第二掺杂区368。同样，漏极340包括具有浅结深度的第一掺杂区370及具有深结深度的第二掺杂区372。为简单起见，第一掺杂区及第二掺杂区在后文中分别被称为第一区及第二区。
52.如本文中所使用的术语“浅”及“深”是相对性术语，其表达第二区在半导体衬底314中延伸到比第一区更深的深度(相对于表面330)。因此，第二区(也被称为深掺杂区)具有比第一区(也被称为浅掺杂区)更深的结深度。在给定源极336与漏极340之间的类似性的情况下，第一掺杂区及第二掺杂区两者应在不区分源极336与漏极340的情况下进行描述，除非相关差异需要描述。
53.第一区366、370及第二区368、372具有相似材料性质，且因此在材料意义上可能彼此无法区分。即，第一区及第二区是半导体衬底314的掺杂有具有第一导电类型(例如，n型)的第一掺杂剂(例如，as)的所有部分。
54.浅掺杂区366、370起源于或邻近于栅极352的相对端且在沟道长度方向上从其延伸出去。每一浅掺杂区366、370相对于半导体衬底314的表面330具有均匀的第一深度d1，为约50nm到约200nm、约50nm到约150nm、约50nm到约100nm、约50nm到约90nm、约50nm到约80nm、约50nm到约70nm、约50nm到约60nm、约100nm到约200nm、约150nm到约200nm、约160nm到约200nm、约170nm到约200nm、约180nm到约200nm、约190nm到约200nm或约100nm到约150nm。通常，浅掺杂区366、370不延伸入半导体衬底314到栅极沟槽深度d
t
。在任何实施例中可说明，每一浅掺杂区366、370仅延伸到第一深度d1，或不延伸得比第一深度d1更深。
55.源极336(其也用作行选择晶体管326的漏极)在沟道长度方向上从源极跟随器晶体管350的栅极352朝向行选择晶体管326的平面栅极374延伸。在一些实施例中，源极336的浅掺杂区366从栅极352的平面栅极部分356下面延伸到行选择晶体管326的平面栅极374下面。例如当行选择晶体管326接通时，行选择晶体管326的第一沟道380可形成在半导体衬底314中，位于浅掺杂区366与行选择晶体管326的源极378之间行选择晶体管326的平面栅极374下面。如上文所描述，行选择晶体管326的源极378经由接触件390耦合到电力线(例如，与耦合于源极跟随器晶体管350的漏极340的接触件342相同的电力线)以接收供应电压v
dd
。
56.将注意力返回到源极跟随器晶体管350，深掺杂区促进电荷载流子在栅极352的竖直栅极部分(例如，图3b中所展示的竖直栅极部分354a到c中的每一者)的整个深度周围移动。深掺杂区368、372的特有特征是各在半导体衬底314中进一步延伸到比每一浅掺杂区366、370的对应第一深度d1更深的第二深度d2(相对于半导体衬底314的表面330)。特定来
说，每一深区368、372远离对应浅掺杂区366、370的下部延伸到第二深度d2。在任何实施例中，第一深度d1及第二深度d2的和可约等于栅极沟槽深度d
t
，即，与栅极352的竖直栅极部分354a到c的深度相同或更大。因此，深掺杂区368、372可各进一步延伸到约50nm到约500nm、约50nm到约400nm、约50nm到约300nm、约50nm到约200nm、约50nm到约100nm、约100nm到约500nm、约200nm到约500nm、约300nm到约500nm、约400nm到约500nm的第二深度d2。即，在实施例中，每一深掺杂区368、372相对于半导体衬底314的表面330的结深度是第一深度d1及第二深度d2的和。
57.如所展示，对于源极336及漏极340中的每一者，浅掺杂区可在沟道长度方向上，例如在垂直定向(即，相对于衬底深度方向或半导体衬底314的表面330垂直的方向)上远离对应深掺杂区延伸。因此，在任何实施例中，每一双深度源极336及漏极340可具有成角形轮廓，所述成角形轮廓可包含l形(特定来说，其中深掺杂区在垂直定向上远离浅掺杂区延伸的侧向l形)。在一些实施例中，源极336及漏极340可具有在沟道宽度尺寸上符合栅极352的形状或轮廓的形状或轮廓。例如，如果竖直栅极部分354a到c具有不同深度(例如，如果中心竖直栅极部分354b具有更深栅极深度)，那么源极336及漏极340根据栅极352的深度在沟道宽度方向上具有不同结深度。
58.有利地，前述双深度源极及漏极促进电荷载流子在竖直栅极部分的整个深度周围移动(例如，通过第二沟道382)，同时防止形成从源极跟随器晶体管350的源极336的深掺杂区368到行选择晶体管326的源极378的电荷载流子路径384(否则将引起电流泄漏)。特定来说，深掺杂区368、372沿着竖直栅极部分354a到c竖直地延伸且凭借第一掺杂剂提供自由电荷载流子，这使得当源极跟随器晶体管350接通时能够沿着非平面衬底结构362a到b的侧壁部分364a到d在沟道长度方向上形成沟道(例如，第二沟道382)，增加源极跟随器晶体管350的有效沟道宽度，由此增加源极跟随器晶体管350的gm以改进装置性能。同时，源极跟随器晶体管350的源极336的深掺杂区368与行选择晶体管326的源极378之间的距离相对较大，由此抑制两个邻近晶体管350、326之间的结泄漏。
59.仍参考图3a，像素304包含任选隔离区，所述隔离区形成为植入半导体衬底314中的邻近于浅掺杂区及深掺杂区的掺杂区。通过沿着双深度源极/漏极的外部形成势垒层，这些隔离区进一步防止电流从浅及深掺杂区泄漏，所述势垒层与所述隔离区对接。特定来说，源极跟随器晶体管350包含源极隔离区386及漏极隔离区388，所述源极隔离区及漏极隔离区各形成在半导体衬底314的由相应浅掺杂区及深掺杂区部分地限定的区(即，在一侧上由深掺杂区368或深掺杂区372且在上侧上由对应浅区366或370限定的内部区)中。为了产生势垒层，用具有与源极336及漏极340的第一导电类型相反的第二导电类型的第二掺杂剂(例如，硼)掺杂源极隔离区386、388中的每一者。在任何实施例中，源极隔离区386、漏极隔离区388及/或例如图5的沟道隔离区的其它隔离区可具有比周围半导体衬底314的掺杂剂浓度更大的掺杂剂浓度。作为代表性实例，图3a中所展示的半导体衬底314的区可包含具有约e16/cm3的掺杂剂浓度的p型掺杂阱区，且源极隔离区386及漏极隔离区388可各具有大于约e16/cm3，例如约e17/cm3到约e18/cm3的p型掺杂剂浓度。
60.在任何实施例中，源极隔离区386及漏极隔离区388中的每一者从对应浅掺杂区366、370的下部延伸入半导体衬底314到对应深掺杂区368、372的下部，及/或延伸至少与栅极沟槽深度d
t
一样深。重申一下，源极隔离区386及漏极隔离区388中的每一者可从第一深
度d1延伸到至少第二深度d2。在例如下文关于参考图4所描述的一些实施例中，源极隔离区386及漏极隔离区388中的每一者延伸得比栅极沟槽深度d
t
或第二深度d2更深，以利于增强沟道隔离。
61.下文关于图4及图5描述隔离区的额外变型。
62.图4展示具有与图3a到图3b的像素304相同的特征(但下文所描述之处除外)的像素404的一部分。因此，相似附图标记具有与上文所描述相似的含义(例如，460对应于上文关于隔离层360所定义的隔离层)，且本文中仅描述相关差异。
63.虽然像素404的双深度深源极及漏极与像素304相同，但源极隔离区486及漏极隔离区488的形成各较大，以便更有效地隔离沟道482且防止源极跟随器晶体管450与行选择晶体管426之间的电流泄漏。特定来说，源极隔离区486及漏极隔离区488中的每一者相对于半导体衬底414的前表面430从对应浅掺杂区466、470的下部延伸入半导体衬底414到第三深度d3，所述第三深度d3比栅极沟槽深度d
t
或深掺杂区468、472的深度更深。在任何实施例中，相对于半导体衬底414的前表面430，第三深度d3比栅极沟槽深度d
t
或深掺杂区468、472的深度深约50nm到约300nm。因此，在任何实施例中，源极隔离区486、488可比上文关于图2所识别的深度d
t
或第二深度d2中的任一者深约50nm到约300nm。另外或替代地，源极隔离区486及漏极隔离区488中的每一者在沟道长度方向上至少延伸到对应浅掺杂区466、470的整个长度l1、l2。因此，在此类实施例中，源极隔离区486及漏极隔离区488各在对应浅掺杂区466、470及深掺杂区468、472的下部之下延伸。在实施例中，源极隔离区486及漏极隔离区488中的每一者紧邻或邻接对应浅掺杂区466、470及深掺杂区468。
64.在任何实施例中，隔离区486、488中的一者可具有图4中所展示的配置，而所述隔离区中的另一者可具有图3a中所展示的配置。
65.图5展示具有与图3a到图3b的像素304及图4的像素404相同的特征(但下文所描述之处除外)的另一像素504的一部分。因此，相似附图标记具有如上文所描述相似的含义(例如，560对应于如上关于隔离层360所定义的隔离层)，且本文中仅描述相关的异。在其中至少一个光电二极管的至少一部分直接安置在像素的晶体管区下面的像素中，图5的实施例可能是有利的。
66.虽然像素504的双深度源极536及漏极540与前述像素相同，但沟道582通过在源极536、源极跟随器晶体管550的栅极552及漏极540下面连续地延伸的单个沟道隔离区586而与光电二极管516隔离。与源极跟随器晶体管350的栅极352类似，栅极552包含平面栅极及至少竖直栅极。特定来说，沟道隔离区586安置在光电二极管516与源极536及漏极540之间，且在沟道长度方向上从(漏极540的)浅掺杂区570的远部延伸到(源极536的)浅掺杂区566的相对远部。安置在栅极552下的沟道隔离区586的至少中央部分在半导体衬底514中延伸到比栅极552的竖直栅极部分的栅极深度更深的深度，例如比栅极552或栅极沟槽深度d
t
深约50nm到约300nm。与图3a到图4的隔离区类似，沟道隔离区586形成为半导体衬底514中的具有第二掺杂剂的掺杂区且具有与源极436及漏极440的第一导电类型相反的第二导电类型。沟道隔离区586可具有比半导体衬底514的浓度更高的浓度。
67.与图3a到图4的隔离区类似，任选沟道隔离区590形成为行选择晶体管526的源极578下方的掺杂区，且可具有与沟道隔离区586相同的材料性质中的任一者。沟道隔离区590是可在本文中所描述的任何实施例中利用例如以利于将行选择晶体管526与光电二极管
516隔离的特征。
68.图6a展示具有非平面源极及漏极的晶体管650的一部分的示意性俯视图。图6b展示具有下文将描述的任选漏极接触件的晶体管650的示意性透视图。晶体管650具有与前述晶体管350、450及550相同的特征，但下文所描述的相关差异除外。应明白，晶体管650不限于源极跟随器晶体管且可为具有竖直栅极电极的任何晶体管。
69.与前述晶体管类似，晶体管650包含双深度源极636及双深度漏极640(参见浅掺杂区670、674及深掺杂区672、676)。多个栅极沟槽形成在半导体衬底614中，从而界定多个非平面衬底结构662a、b。所述多个栅极沟槽介于非平面衬底结构662a、b之间且邻近于所述非平面衬底结构。这种配置与图3b中所展示的配置类似(所展示的非平面衬底结构的数目是代表性的，而不是限制性的)。因此，栅极652安置在非平面衬底结构662a、b上面且包含安置在半导体衬底614的顶表面上的平面栅极部分656，多个竖直栅极部分654a到c各从所述平面栅极部分延伸入所述栅极沟槽中的一者。
70.与前述晶体管不同，晶体管650具有源极636及漏极640各包含非平面衬底结构662a、b中的每一者的一部分的独特特征。重申一下，例如通过表面等离子体植入工艺、低能量倾斜植入工艺或类似工艺，用具有与下层半导体衬底614的导电类型相反的第一导电类型的掺杂剂掺杂每一非平面衬底结构662a、b的每一端的一部分。因为源极636及漏极640可用表面等离子体植入工艺或类似工艺在双深度结构的较浅深度及较深深度处形成，所以制造工艺避免对两步植入工艺的需要。因此，如图6b中最好地展示，非平面衬底结构662a、b形成两个深掺杂区的部分(参见深掺杂区672)。因此，源极636及漏极640受益于上文所描述的双深度结构，另外还凭借在其中整体形成的非平面衬底结构662a、b而改进沟道性能。
71.如图6b中所展示，任选漏极接触件690可操作地连接到电流源。漏极接触件690由金属或其它导电材料形成，且包含主体部分692，多个指部694a、b从所述主体部分延伸。每一指部694a、b延伸入邻近于形成在半导体衬底614中的漏极640的栅极沟槽中的对应者。因此，在任何实施例中，竖直栅极部分的数目可等于栅极沟槽的数目。在任何实施例中，晶体管650可另外或替代地包含具有与漏极接触件690相同的结构的源极接触件，但具有延伸入栅极沟槽且耦合到源极636的指部。
72.图7展示形成本公开的晶体管的方法700。下文所使用的术语具有与上文用来描述本发明结构的相似术语相似的含义。在方法700的任何实施例中，可按下文所介绍的顺序执行步骤。
73.在步骤702中，提供其中形成有至少一个栅极沟槽的半导体衬底。例如通过用干式蚀刻、湿式蚀刻或其组合蚀刻半导体衬底来将至少一个栅极沟槽形成到栅极沟槽深度，所述栅极沟槽深度为约50nm到约600nm、约50nm到约500nm、约50nm到约400nm、约50nm到约300nm、约50nm到约200nm、约50nm到约100nm、约100nm到约600nm、约200nm到约600nm、约300nm到约600nm、约400nm到约600nm或约500nm到约600nm。在任何实施例中，至少一个栅极沟槽包含多个平行栅极沟槽，所述多个平行栅极沟槽在半导体衬底中界定一或多个非平面衬底结构。
74.在步骤704中，通过经由第一掩模用具有第一导电类型(与半导体衬底相反)的第一掺杂剂(例如，as)在至少一个栅极沟槽的相对端处将半导体衬底中的区掺杂到第一深度，在半导体衬底中形成源极及漏极的浅掺杂区(第一掺杂区)。在任何实施例中，第一深度
是约50nm到约200nm、约10nm到约40nm、约10nm到约30nm、约10nm到约20nm、约20nm到约50nm、约30nm到约50nm或约40nm到约50nm。在任何实施例中，可利用穿过至少一个栅极沟槽的离子植入、等离子体植入工艺、倾斜植入工艺或类似工艺。在任何实施例中，形成浅掺杂区可包含用第一掺杂剂将半导体衬底的至少一个非平面衬底结构的一部分掺杂到至少第一深度。
75.在步骤706中，通过经由第二掩模用第一掺杂剂将半导体衬底的在浅掺杂区下面且在栅极沟槽的相对端处的区掺杂到至少栅极沟槽深度，在半导体衬底中形成源极及漏极的深掺杂区(第二掺杂区)。在用离子植入的实施例中，可例如以更高植入能量利用与步骤704中相同的工艺。例如，通过以第一植入能量将第一掺杂剂植入到半导体衬底中来形成源极及漏极的浅掺杂区，且通过以大于第一植入能量的第二植入能量将第一掺杂剂植入到半导体衬底中来形成源极及漏极的深掺杂区，使得所述深掺杂区中的每一者从相应浅掺杂区延伸且具有形成在比相应浅掺杂区更深的深度处的结深度。在任何实施例中，可利用穿过至少一个栅极沟槽的离子植入、等离子体植入工艺、倾斜植入工艺或类似工艺来形成深区；在此类实施例中，这个步骤可与在步骤704中形成浅区基本上同时执行。在任何实施例中，形成深掺杂区可包含例如使用穿过栅极沟槽的等离子体植入或倾斜植入工艺，用第一掺杂剂将半导体衬底的至少一个非平面衬底结构的一部分掺杂到至少栅极沟槽深度。
76.在任选步骤708中，通过用具有与第一导电类型相反的第二导电类型的第二掺杂剂(例如，硼)掩蔽及植入半导体衬底，在浅区及/或深掺杂区下面形成至少一个隔离区。在任何实施例中，经由第三掩模形成至少一个隔离区。在任何实施例中，至少一个隔离区从浅结的下部延伸到至少栅极沟槽深度。在任何实施例中，至少一个隔离结构延伸到比栅极沟槽深度更深的深度，例如比栅极沟槽深度深约50nm到约300nm。在任何实施例中，隔离区具有比半导体衬底的掺杂剂浓度更大的掺杂剂浓度。在一些实施例中，隔离区在至少一个栅极沟槽及/或栅极下面，沿沟道长度方向从漏极的浅掺杂区的远部连续地延伸到漏极的浅掺杂区的相对远部，如图5中所说明。在任何实施例中，隔离区在沟道长度方向上至少延伸到对应浅掺杂区的整个长度l1、l2。
77.在步骤710中，在栅极沟槽中沉积介电材料的隔离层，且在隔离层及栅极沟槽中沉积包括金属、多晶硅或类似材料的栅极材料。在任何实施例中，隔离层可沉积到约3nm到约10nm的层厚度。
78.有利地，本文中所描述的具有双深度源极及漏极的晶体管、像素及装置促进电荷载流子在非平面栅极的整个深度周围移动，因此增加gm，同时防止邻近晶体管之间的电流泄漏。

技术特征：
1.一种形成在半导体衬底中的晶体管，其包括：栅极沟槽，其形成在所述半导体衬底中且延伸到栅极沟槽深度；源极及漏极，其形成为所述半导体衬底中的掺杂区且具有第一导电类型，其中所述源极及所述漏极分别沿着所述晶体管的沟道长度方向形成在所述栅极沟槽的第一端及第二端处，其中所述源极及所述漏极各包括第一掺杂区及远离所述第一掺杂区延伸的第二掺杂区，其中所述第二掺杂区在所述半导体衬底中相对于所述半导体衬底的表面延伸到比所述第一掺杂区更深的深度；隔离层，其安置在所述栅极沟槽中；及栅极，其安置在所述隔离层上且延伸入所述栅极沟槽。2.根据权利要求1所述的晶体管，其中所述第一掺杂区在所述半导体衬底中形成具有均匀第一结深度的浅结，且其中所述第二掺杂区在所述半导体衬底中形成具有第二结深度的深结，其中相对于所述半导体衬底的所述表面，所述第二结深度大于所述第一结深度。3.根据权利要求1所述的晶体管，其中所述栅极沟槽包含多个栅极沟槽，所述栅极沟槽在所述半导体衬底中界定在垂直于所述晶体管的所述沟道长度方向的沟道宽度平面中具有多个侧壁部分的至少一个非平面衬底结构。4.根据权利要求3所述的晶体管，其中所述源极及所述漏极沿着所述沟道长度方向形成在所述至少一个非平面衬底结构的第一端及相对第二端处。5.根据权利要求1所述的晶体管，其中对于所述源极及所述漏极中的每一者，所述第二掺杂区延伸入所述半导体衬底至少到所述栅极沟槽深度。6.根据权利要求1所述的晶体管，其中对于所述源极及所述漏极中的每一者，所述第一掺杂区不延伸入所述半导体衬底到所述栅极沟槽深度。7.根据权利要求3所述的晶体管，其中所述源极及所述漏极部分地形成在所述至少一个非平面衬底结构中，且其中所述栅极耦合到所述源极到所述漏极。8.根据权利要求7所述的晶体管，其中所述至少一个非平面衬底结构形成所述源极及所述漏极中的每一者的所述第二掺杂区的部分。9.根据权利要求1所述的晶体管，其中所述源极及所述漏极中的每一者具有成角形状。10.根据权利要求9所述的晶体管，其中对于所述源极及所述漏极中的每一者，所述第一掺杂区沿着所述沟道长度方向远离所述第二掺杂区在垂直定向上延伸。11.根据权利要求1所述的晶体管，其进一步包括源极隔离区及漏极隔离区，所述源极隔离区及所述漏极隔离区形成为所述半导体衬底中的分别邻近于所述源极及所述漏极的所述第一掺杂区及所述第二掺杂区的掺杂区，其中所述源极隔离区及所述漏极隔离区具有与所述第一导电类型相反的第二导电类型。12.根据权利要求11所述的晶体管，其中所述源极隔离区及所述漏极隔离区各从所述第一掺杂区的下部延伸入所述半导体衬底到所述第二掺杂区的下部。13.根据权利要求11所述的晶体管，其中所述源极隔离区及所述漏极隔离区各延伸入所述半导体衬底到至少所述栅极沟槽深度。14.根据权利要求11所述的晶体管，其中所述源极隔离区及所述漏极隔离区比所述栅极沟槽深度更深地延伸入所述半导体衬底。15.根据权利要求11所述的晶体管，其中所述源极隔离区及所述漏极隔离区中的每一
者具有比所述半导体衬底的掺杂剂浓度更大的掺杂剂浓度。16.根据权利要求1所述的晶体管，其进一步包括沟道隔离区，所述沟道隔离区形成为所述半导体衬底中的掺杂区且具有与所述第一导电类型相反的第二导电类型，其中所述沟道隔离区在所述源极、所述栅极及所述漏极下面连续地延伸。17.一种图像传感器，其包括：根据权利要求1所述的晶体管；光电二极管，其形成在所述半导体衬底中；浮动扩散区，其耦合到所述晶体管的所述栅极；转移晶体管，其将所述光电二极管耦合到所述浮动扩散区，其中所述转移晶体管操作以将图像电荷从所述光电二极管转移到所述浮动扩散区，其中所述晶体管是源极跟随器晶体管。18.根据权利要求17所述的图像传感器，其进一步包括第二晶体管，所述第二晶体管具有包含所述源极跟随器晶体管的所述源极的所述第一掺杂区的漏极，其中所述第二晶体管包括：平面栅极，其邻近于所述源极跟随器晶体管的所述源极安置在所述半导体衬底的所述表面上；及源极，其沿沟道长度方向在所述平面栅极的与所述第二晶体管的所述漏极相对的侧上安置在所述半导体衬底中，其中所述第二晶体管的所述源极从所述半导体衬底的所述表面延伸到与所述第二晶体管的所述漏极的所述第一掺杂区相同的结深度。19.根据权利要求18所述的图像传感器，其进一步包括：源极隔离区及漏极隔离区，其形成为所述半导体衬底中的分别邻近于所述源极跟随器晶体管的所述源极及所述漏极的所述第一掺杂区及所述第二掺杂区的掺杂区，其中所述源极隔离区及所述漏极隔离区具有与所述第一导电类型相反的第二导电类型；及第二沟道隔离区，其形成为所述半导体衬底中的邻近于所述第二晶体管的所述漏极的掺杂区，其中所述第二沟道隔离区具有所述第二导电类型。20.根据权利要求17所述的图像传感器，其进一步包括沟道隔离区，所述沟道隔离区形成为所述半导体衬底中的掺杂区且具有与所述第一导电类型相反的第二导电类型，其中所述沟道隔离区在所述源极跟随器晶体管的所述源极、所述栅极沟槽及所述漏极下面延伸，其中所述光电二极管的一部分在所述源极跟随器晶体管的所述源极、所述栅极沟槽及所述漏极下面延伸，其中所述沟道隔离区安置在所述光电二极管与所述栅极沟槽之间。21.一种在半导体衬底中形成晶体管的方法，其包括：提供具有在其中形成到栅极沟槽深度的栅极沟槽的所述半导体衬底；形成所述晶体管的源极及漏极，所述源极及所述漏极各相对于所述半导体衬底的表面具有包含第一结深度及大于所述第一结深度的第二结深度的双结深度；其中所述栅极沟槽深度深于所述第一结深度。22.根据权利要求21所述的方法，其中形成所述晶体管的所述源极及所述漏极进一步包括：通过使用第一植入能量、经由第一掩模用具有第一导电类型的第一掺杂剂在所述栅极
沟槽的相对端上将所述半导体衬底掺杂到所述第一结深度，在所述半导体衬底中形成第一掺杂区；通过使用大于所述第一植入能量的第二植入能量、经由第二掩模用所述第一掺杂剂将所述半导体衬底的在所述第一掺杂区下面且在所述栅极沟槽的相对端上的区掺杂到至少所述栅极沟槽深度，在所述半导体衬底中形成从所述对应第一掺杂区延伸的第二掺杂区。23.根据权利要求21所述的方法，其中形成所述晶体管的所述源极及所述漏极包括使用等离子体植入或倾斜植入工艺掺杂所述栅极沟槽的所述相对端。24.根据权利要求21所述的方法，其进一步包括：通过用具有与所述第一导电类型相反的第二导电类型的第二掺杂剂将所述半导体衬底掺杂到所述第一掺杂区及所述第二掺杂区下面的至少所述栅极沟槽深度，形成至少一个隔离区。25.根据权利要求21所述的方法，其进一步包括：在所述栅极沟槽中沉积隔离层；及在所述隔离层上且在所述栅极沟槽中沉积栅极材料。

技术总结
本申请案涉及双深度结结构及工艺方法。晶体管包含：栅极沟槽，其形成在半导体衬底中且延伸到栅极沟槽深度；及源极及漏极，其形成为所述半导体衬底中的掺杂区且具有第一导电类型。所述源极及所述漏极分别沿着所述晶体管的沟道长度方向形成在所述栅极沟槽的第一端及第二端处，且所述源极及所述漏极各包含第一掺杂区及远离所述第一掺杂区延伸的第二掺杂区。所述第二掺杂区在所述半导体衬底中相对于所述半导体衬底的表面延伸到比所述第一掺杂区更深的深度。更深的深度。更深的深度。


技术研发人员：臧辉 陈刚
受保护的技术使用者：豪威科技股份有限公司
技术研发日：2022.12.23
技术公布日：2023/9/22