鉴频鉴相器、锁相环以及电子设备的制作方法

1.本技术涉及集成电路技术领域，尤其是涉及一种鉴频鉴相器、锁相环以及电子设备。


背景技术：

2.目前，在中央处理器(central processing unit，cpu)以及图形处理器(graphics processing unit，gpu)等的系统中，大多会引入动态调压调频(dynamic voltage and frequency scaling,dvfs)技术，其中，动态调压调频技术可以根据系统运行的不同应用的需要，动态调整系统运行时的系统电压以及本地时钟信号的频率，进而降低系统能耗。
3.为了实现对系统运行时的本地时钟信号的频率的调整，首先需要锁定系统运行时的本地时钟信号的频率。锁定系统运行时的本地时钟信号的频率通常需要使用鉴频鉴相器(phase frequency detector，pfd)进行鉴频，也就是确定目标时钟信号和本地时钟信号的频率差，进而使得系统根据频率差确定如何调整本地时钟信号的频率，以实现本地时钟信号的频率对目标时钟信号的频率的锁定。但是，现有的鉴频鉴相器的鉴频精度为1，也就表示现有的鉴频鉴相器可以确定目标时钟信号和本地时钟信号的频率差最小为1，使得该鉴频鉴相器在进行鉴频鉴相处理时，所消耗的时间较长。


技术实现要素：

4.本技术实施例提供一种鉴频鉴相器、锁相环以及电子设备，该鉴频鉴相器在进行鉴频鉴相处理时，相比传统方案消耗的时间要快至少一个数量级且精度更高。
5.为达到上述目的，本技术实施例采用如下技术方案：
6.第一方面，本技术实施例提供了一种鉴频鉴相器，包括：两相同步逻辑电路、计数器、时间数字转换器以及鉴频鉴相逻辑电路；两相同步逻辑电路，用于接收本地时钟信号和参考时钟信号，参考时钟信号的周期长度大于本地时钟信号的周期长度；在参考时钟信号的上升沿之后，根据本地时钟信号的第一个上升沿生成第一时钟信号，其中，第一时钟信号的上升沿不早于本地时钟信号的第一个上升沿；在参考时钟信号的上升沿之后，根据本地时钟信号的第二个上升沿生成第二时钟信号，其中，第二时钟信号的上升沿不早于本地时钟信号的第二个上升沿；在参考时钟信号的上升沿之后，根据本地时钟信号的第三个上升沿生成第三时钟信号，其中，第三时钟信号的上升沿不早于本地时钟信号的第三个上升沿；计数器，用于确定参考时钟信号的n个周期内，本地时钟信号的完整周期的第一数量，n为大于等于2的正整数；时间数字转换器，用于根据第二时钟信号与第三时钟信号确定系数，系数是时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例；还用于根据参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量；鉴频鉴相逻辑电路，用于根据第一数量、第二数量、以及系数，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。在上述的鉴频鉴相器中，两相同步逻辑电路接收参考时钟信号，本地时钟信号，在参考时钟信号的上升
沿之后，根据本地时钟信号的第一个上升沿生成第一时钟信号；在参考时钟信号的上升沿之后，根据本地时钟信号的第二个上升沿生成第二时钟信号,在参考时钟信号的上升沿之后，根据本地时钟信号的第三个上升沿生成第三时钟信号。并且，计数器可以确定参考时钟信号的n个周期内，本地时钟信号的完整周期的第一数量，时间数字转换器可以确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中单位步长的第二数量，并且时间数字转换器还可以确定一个系数，这个系数就是时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例，那么，在鉴频鉴相逻辑电路接收到第一数量、第二数量、以及系数以后，可以根据第一数量、第二数量、以及系数确定参考时钟信号fref的n个周期内，参考时钟信号与本地时钟信号的第一相位差。这样的鉴频鉴相器，由于时间数字转换器的存在，使得鉴频鉴相的精度提升至时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例，并且，时间数字转换器的单位步长通常是皮秒(ps)量级的，那么当前的鉴频鉴相器在进行进行鉴频鉴相处理时，相比传统方案消耗的时间要快至少一个数量级且精度更高。
7.可选的，鉴频鉴相逻辑电路，具体用于根据第二数量以及系数，确定第二数量对应的本地时钟信号的完整周期的第三数量；将第一数量加上第三数量，得到在参考时钟信号的n个周期内，本地时钟信号的完整周期的第四数量；根据参考时钟信号与第四数量，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。
8.可选的，鉴频鉴相逻辑电路，还用于根据n个周期内的第四数量，以及下一个n个周期内的第四数量，确定第二相位差；根据第二相位差确定本地时钟信号的频率。在该可选方案中，根据相位与频率的关系，鉴频鉴相器根据相邻两个n个周期获取到第四数量，即可获取本地时钟信号的频率，使得该鉴频鉴相器同时拥有鉴频与鉴相功能。
9.可选的，两相同步逻辑电路，在参考时钟信号的上升沿之后，根据本地时钟信号的第四个上升沿生成第四时钟信号，其中，第四时钟信号的上升沿不早于本地时钟信号的第四个上升沿；两相同步逻辑电路，还用于在两相同步逻辑电路的控制端接收的鉴频鉴相逻辑电路生成的控制信号，在控制信号为第一电平时，将参考时钟信号传输至时间数字转换器的数据输入端，将第一时钟信号传输至时间数字转换器的时钟输入端，将第三时钟信号传输至时间数字转换器的采样输入端；在控制信号为第二电平时，将第二时钟信号传输至时间数字转换器的数据输入端，将第三时钟信号传输至时间数字转换器的时钟输入端，将第四时钟信号传输至时间数字转换器的采样输入端。
10.可选的，本技术提供了两相同步逻辑电路的具体连接方式。两相同步逻辑电路，包括：第一d触发器、第二d触发器、第三d触发器、第四d触发器、第五d触发器、延时器、以及或门；两相同步逻辑电路的第一输入端连接至第一d触发器的时钟输入端、第一d触发器的置位端、第二d触发器的置位端、第三d触发器的置位端、第四d触发器的置位端、第五d触发器的置位端以及延时器的输入端；两相同步逻辑电路的第二输入端连接至或门的第一输入端；延时器的输出端连接至两相同步逻辑电路的第一输出端；第一d触发器的数据输入端连接至第三电平端，第一d触发器的反向输出端连接至或门的第二输入端，其中第三电平端提供第三电平；或门的输出端连接至第二d触发器的时钟输入端、第三d触发器的时钟输入端、第四d触发器的时钟输入端以及第五d触发器的时钟输入端；第二d触发器的数据输入端连接至第三电平端，第二d触发器的正向输出端连接至第三d触发器的数据输入端以及两相同步逻辑电路的第二输出端；第三d触发器的正向输出端连接至第四d触发器的数据输入端以
及两相同步逻辑电路的第一输出端；第四d触发器的正向输出端连接至第五d触发器的数据输入端、两相同步逻辑电路的第二输出端以及两相同步逻辑电路的第三输出端；第五d触发器的正向输出端连接至或门的第三输入端以及两相同步逻辑电路的第三输出端；两相同步逻辑电路，用于从两相同步逻辑电路的第一输入端接收参考时钟信号，从两相同步逻辑电路的第二输入端接收本地时钟信号；第一d触发器，用于在第一d触发器的置位端以及时钟输入端接收的参考时钟信号的控制下，根据第一d触发器的数据输入端接收的第三电平生成使能信号；或门，用于对接收的使能信号、本地时钟信号以及第五d触发器的正向输出端输出的第四时钟信号进行或逻辑处理，生成控制时钟信号；第二d触发器，用于在第二d触发器的置位端接收的参考时钟信号、以及第二d触发器的时钟输入端接收的控制时钟信号的控制下，根据第二d触发器的数据输入端接收的第三电平生成第一时钟信号；第三d触发器，用于在第三d触发器的置位端接收的参考时钟信号、以及第三d触发器的时钟输入端接收的控制时钟信号的控制下，根据第三d触发器的数据输入端接收的第一时钟信号生成第二时钟信号；第四d触发器，用于在第四d触发器的置位端接收的参考时钟信号、以及第四d触发器的时钟输入端接收的控制时钟信号的控制下，根据第四d触发器的数据输入端接收的第二时钟信号生成第三时钟信号；第五d触发器，用于在第五d触发器的置位端接收的参考时钟信号、以及第五d触发器的时钟输入端接收的控制时钟信号的控制下，根据第五d触发器的数据输入端接收的第三时钟信号生成第四时钟信号；延时器，用于对参考时钟信号进行延时处理，生成延时参考时钟信号；则时间数字转换器，具体用于根据延时参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中单位步长的第二数量。
11.可选的，两相同步逻辑电路，还包括第一选择器，第二选择器以及第三选择器；两相同步逻辑电路的控制端连接至第一选择器的控制端、第二选择器的控制端以及第三选择器的控制端；第一选择器的第一输入端连接至延时器的输出端，第一选择器的第二输入端连接至第三d触发器的正向输出端，第二选择器的输出端连接至两相同步逻辑电路的第一输出端；第二选择器的第一输入端连接至第二d触发器的正向输出端，第二选择器的第二输入端连接至第四d触发器的正向输出端，第二选择器的输出端连接至两相同步逻辑电路的第二输出端；第三选择器的第一输入端连接至第四d触发器的正向输出端，第三选择器的第二输入端连接至第五d触发器的正向输出端，第三选择器的输出端连接至两相同步逻辑电路的第三输出端；两相同步逻辑电路，从两相同步逻辑电路的控制端接收鉴频鉴相逻辑电路生成的控制信号；第一选择器，在控制信号为第一电平时将延时参考信号通过两相同步逻辑电路的第一输出端传输至时间数字转换器的数据输入端；在控制信号为第二电平时将第二时钟信号通过两相同步逻辑电路的第一输出端传输至时间数字转换器的数据输入端；第二选择器，在控制信号为第一电平时将第一时钟信号通过两相同步逻辑电路的第二输出端传输至时间数字转换器的时钟输入端；在控制信号为第二电平时将第三时钟信号通过两相同步逻辑电路的第二输出端传输至时间数字转换器的时钟输入端；第三选择器，在控制信号为第一电平时将第三时钟信号通过两相同步逻辑电路的第三输出端传输至时间数字转换器的采样输入端；在控制信号为第二电平时将第四时钟信号通过两相同步逻辑电路的第三输出端传输至时间数字转换器的采样输入端。
12.可选的，计数器，还用于在鉴频鉴相逻辑电路生成的控制信号为第一电平时，根据
第三时钟信号对第一数量进行采样，将第一数量存储于计数器中。
13.可选的，时间数字转换器，还用于在鉴频鉴相逻辑电路生成的控制信号为第一电平时，根据第三时钟信号对第二数量进行采样，将第二数量存储于时间数字转换器中。
14.可选的，时间数字转换器，还用于在控制信号为所述第二电平时，根据第四时钟信号对系数进行采样，将系数存储于时间数字转换器中。
15.可选的，鉴频鉴相逻辑电路，还用于接收参考时钟信号，根据参考时钟信号生成控制信号，控制信号在参考时钟信号的第1个周期内为第二电平；控制信号在参考时钟信号的第2个周期至第n个周期内为第一电平。
16.第二方面，提供了一种锁相环，锁相环包括滤波器，振荡电路以及如上述第一方面任一项所述的鉴频鉴相器；鉴频鉴相器通过滤波器连接至振荡电路，振荡电路还连接至鉴频鉴相器；鉴频鉴相器，接收参考时钟信号、振荡电路生成的本地时钟信号以及目标时钟信号，根据参考时钟信号、本地时钟信号以及目标时钟信号，确定目标时钟信号与本地时钟信号在参考时钟信号的n个周期内的第三相位差，根据第三相位差生成电压控制信号；滤波器，接收电压控制信号，根据电压控制信号生成振荡电路的控制电压；振荡电路，接收控制电压，在控制电压的控制下调整振荡电路生成的本地时钟信号的频率。
17.第三方面，提供了一种电子设备，电子设备包括印刷电路板，还包括：设置于印刷电路板上的如上述第二方面所述的锁相环，或者设置于印刷电路板上的如上述第一方面所述的鉴频鉴相器。
18.第四方面，提供了一种鉴频鉴相方法，包括：接收本地时钟信号和参考时钟信号；参考时钟信号的周期长度大于本地时钟信号的周期长度；在参考时钟信号的上升沿之后，根据本地时钟信号的第一个上升沿生成第一时钟信号，其中，第一时钟信号的上升沿不早于本地时钟信号的第一个上升沿；在参考时钟信号的上升沿之后，根据本地时钟信号的第二个上升沿生成第二时钟信号，其中，第二时钟信号的上升沿不早于本地时钟信号的第二个上升沿；在参考时钟信号的上升沿之后，根据本地时钟信号的第三个上升沿生成第三时钟信号，其中，第三时钟信号的上升沿不早于本地时钟信号的第三个上升沿；确定参考时钟信号的n个周期内，本地时钟信号的完整周期的第一数量，n为大于等于2的正整数；根据第二时钟信号与第三时钟信号确定系数，系数是时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例；还根据参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量；根据第一数量、第二数量、以及系数，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。
19.可选的，根据第一数量、第二数量、以及系数，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差，具体包括：根据第二数量以及系数，确定第二数量对应的本地时钟信号的完整周期的第三数量；将第一数量加上第三数量，得到在参考时钟信号的n个周期内，本地时钟信号的完整周期的第四数量；根据参考时钟信号与第四数量，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。
20.可选的，根据n个周期内的第四数量，以及下一个n个周期内的第四数量，确定第二相位差；根据第二相位差确定本地时钟信号的频率。
21.可选的，接收本地时钟信号和参考时钟信号之后，还包括：在参考时钟信号的上升
沿之后，根据本地时钟信号的第四个上升沿生成第四时钟信号，其中，第四时钟信号的上升沿不早于本地时钟信号的第四个上升沿。
22.可选的，接收本地时钟信号和参考时钟信号之后，包括：在参考时钟信号的控制下，根据第三电平生成使能信号；对接收的使能信号、本地时钟信号以及第四时钟信号进行或逻辑处理，生成控制时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第三电平生成第一时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第一时钟信号生成第二时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第二时钟信号生成第三时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第三时钟信号生成第四时钟信号；对参考时钟信号进行延时处理，生成延时参考时钟信号；则根据参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量，具体包括：根据延时参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中单位步长的第二数量。
23.可选的，还包括：在控制信号为第一电平时，根据第三时钟信号对第一数量进行采样，将第一数量存储。
24.可选的，还包括：在控制信号为第一电平时，根据第三时钟信号对第二数量进行采样，将第二数量存储。
25.可选的，还包括：在控制信号为第二电平时，根据第四时钟信号对系数进行采样，将系数存储。
26.可选的，还包括：接收参考时钟信号，根据参考时钟信号生成控制信号，控制信号在参考时钟信号的第1个周期内为第二电平；控制信号在参考时钟信号的第2个周期至第n个周期内为第一电平。
27.第五方面，提供了一种计算机可读存储介质，其特征在于，包括计算机指令，当计算机指令在电子设备上运行时，使得电子设备执行如上述第四方面任一项所述的鉴频鉴相方法。
28.第六方面，提供了一种计算机程序产品，其特征在于，当计算机程序产品在电子设备上运行时，使得电子设备执行如上述第四方面任一项所述的鉴频鉴相方法。
29.其中，第二方面至第六方面中任一种可能实现方式中所带来的技术效果可参见上述第一方面任一项不同的实现方式所带来的技术效果，此处不再赘述。
附图说明
30.图1为本技术的实施例一提供了d触发器的结构示意图；
31.图2为本技术的实施例一提供了锁相环的结构示意图；
32.图3为本技术的实施例一提供的鉴频鉴相器的时序示意图；
33.图4为本技术的实施例二提供的鉴频鉴相器的一种结构示意图；
34.图5为本技术的实施例二提供的鉴频鉴相器的时序示意图；
35.图6为本技术的实施例二提供的控制信号的时序示意图；
36.图7为本技术的实施例三提供的两相同步逻辑电路的一种结构示意图；
37.图8为本技术的实施例三提供的两相同步逻辑电路的时序示意图；
38.图9为本技术的实施例三提供的两相同步逻辑电路的另一种结构示意图；
39.图10为本技术的实施例四提供的锁相环的结构示意图；
40.图11为本技术的实施例四提供的振荡器的结构示意图。
具体实施方式
41.下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。
42.除非另有定义，否则本文所用的所有科技术语都具有与本领域普通技术人员公知的含义相同的含义。在本技术中，“至少一个(层)”是指一个(层)或者多个(层)，“多个(层)”是指两个(层)或两个(层)以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b的情况，其中a，b可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，a和b，a和c，b和c或a、b和c，其中a、b和c可以是单个，也可以是多个。另外，在本技术的实施例中，“第一”、“第二”等字样并不对数量和次序进行限定。
43.此外，本技术中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
44.需要说明的是，本技术中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本技术中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其他实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
45.以下对本技术的实施例中的技术术语说明如下：
46.d触发器是一种具有记忆功能，拥用两个稳定状态的信息存储器件，参照图1所示，本技术的实施例提供了d触发器的结构示意图。d触发器拥有三个输入端和两个输出端，三个输入端分别为数据输入端d端、时钟输入端clk端，置位端rstn端，两个输出端分别是正向输出端q端以及反向输出端端，并且正向输出端q端输出的电平与反向输出端端输出的电平始终相反。在d触发器中，当置位端rstn端输入低电平(也被称为low)时，无论时钟输入端clk端和数据输入端d端输入什么电平，该d触发器的正向输出端q端输出低电平。在置位端rstn端输入高电平(也被称为high)时，且时钟输入端clk端的出现一个上升沿时(也就是时钟输入端clk端输入的电平从低电平变成高电平)，该d触发器的正向输出端q端输出的电平与数据输入端d端输入的电平相同；在置位端rstn端输入高电平(也被称为high)时，且时钟输入端clk端输入低电平时，该d触发器的正向输出端q端输出的电平与前一时刻的正向输出端q端输出的电平保持一致。
47.目前，在中央处理器(central processing unit，cpu)以及图形处理器(graphics processing unit，gpu)等的系统中，大多会引入动态调压调频(dynamic voltage and frequency scaling,dvfs)技术，其中，动态调压调频技术可以根据系统运行的不同应用的需要，动态调整系统运行时的系统电压以及本地时钟信号的频率，进而降低系统能耗。
48.示例性的，动态调压调频技术的基本流程包括：采集与系统负载有关的信号，计算
当前时间段的系统负载；根据当前时间段的系统负载，预测系统在下一个时间段需要的性能；将预测到的性能转换成系统运行时需要的本地时钟信号的频率；根据需要的本地时钟信号的频率计算系统运行时的系统电压，通知系统中的电源管理模块将系统电压提供给系统。
49.为了实现对系统运行时的本地时钟信号的频率的调整，首先需要锁定系统运行时的本地时钟信号的频率。现有的锁相环(phase locked loop，pll)或者锁频环(frequency locked loop，fll)均可以实现锁定系统运行时的本地时钟信号的频率的目的。
50.以数字架构的锁相环为例，参照图2所示，本技术的实施例提供了锁相环20的结构示意图，锁相环20包括鉴频鉴相器201，环路滤波器(loop filter，lf)202，压控振荡器(voltage control oscillator，vco)203，鉴频鉴相器201的第一输入端接收参考时钟信号fref,鉴频鉴相器201的输出端通过环路滤波器202连接至压控振荡器203，压控振荡器203连接至鉴频鉴相器201的第二输入端。其中，压控振荡器203用于生成本地时钟信号fckv,将本地时钟信号fckv传输至鉴频鉴相器201的第二输入端，鉴频鉴相器201比较本地时钟信号fckv以及参考时钟信号fref的相位差，根据相位差生成电压控制信号ud，将电压控制信号ud通过鉴频鉴相器201的输出端传输至环路滤波器202，环路滤波器202接收电压控制信号ud，对电压控制信号ud进行滤波生成压控振荡器203的控制电压uc，将控制电压uc传输至压控振荡器203，以使得压控振荡器203对本地时钟信号fckv的频率和相位进行调整，实现本地时钟信号fckv的频率和相位对参考时钟信号fref的频率和相位的锁定。
51.需要说明的是，在鉴频鉴相器201用于比较本地时钟信号fckv以及参考时钟信号fref的频率时，该数字架构的锁相环也可以被称为数字架构的锁频环。
52.示例性的，在数字架构的锁相环中，通常也会存在一个目标时钟信号，其中，目标时钟信号与参考时钟信号都是确定的，并且目标时钟信号与参考时钟信号有固定的比值关系。该锁相环为了实现快速锁相的目的，通常是先锁频，再锁相的，也就是先将本地时钟信号与目标时钟信号的频率对准，再将本地时钟信号与目标时钟信号的相位对准。其中，为了实现数字结构的锁相环的锁频，大多会在数字架构的锁相环中附加一个自动频率控制(automatic frequency control，afc)环路，其中，自动频率控制环路需要鉴频，也就是确定目标时钟信号与本地时钟信号的频率差，该自动频率控制环路往往是利用参考时钟信号fref构造一个计数时间窗，并且在此计数时间窗内对目标时钟信号进行计数生成目标数量，也在此计数时间窗内对本地时钟信号进行计数生成本地数量，然后计算目标数量与本地数量之间的差值，该差值就是目标时钟信号与本地时钟信号的等效频率差。
53.其中，为了增加计数时间，自动频率控制环路往往会对参考时钟信号fref进行n分频，由于本地时钟信号的频率通常是ghz量级，但是数字架构中的频率往往很难实现ghz量级，因此也需要对本地时钟信号进行分频，分频到100mhz量级，以满足当前数字结构中的频率要求。参照图3所示，本技术的实施例提供的一种自动频率控制环路的时序示意图，图3包括参考时钟信号fref的时序，参考时钟信号fref的进行n分频的时序，目标时钟信号fckv1的时序，目标时钟信号fckv1进行m分频的时序。示例性的，参照图3所示，数字锁相环中的自动频率控制环路根据下述公式1确定目标时钟信号fckv1与本地时钟信号fckv的等效频率差：
54.55.在公式1中，参考时钟信号fref的周期为tref，由于构造的计数时间窗是对参考时钟信号fref进行n分频，因此计数时间窗可以表示为n*tref。目标时钟信号fckv1的周期为tckv1，并且对目标时钟信号fckv1进行m分频，因此目标时钟信号fckv1分频后的一个周期为m*tckv1；本地时钟信号fckv的周期为tckv，并且计数器对本地时钟信号fckv进行m分频，因此本地时钟信号fckv分频后的一个周期为m*tckv。其中，公式1中的第一项表示参考时钟信号fref的一个计数时间窗内对目标时钟信号fckv1进行计数所得到的目标数量，公式1中的第二项表示参考时钟信号fref的一个计数时间窗内，对本地时钟信号fckv进行计数所得到的本地数量，那么第一项减去第二项，就可以确定参考时钟信号fref的一个计数周期内，目标时钟信号fckv1与本地时钟信号fckv的等效频率差。
56.其中，在计数时间窗内对目标时钟信号fckv1进行计数时为异步采样，异步采样存在亚稳态问题，采样误差最小为1，并且上述的自动频率控制环路的鉴频精度为1，也就表示现有的自动频率控制环路可以确定目标时钟信号和本地时钟信号的等效频差最小为1，那么可以确定，上述公式1的绝对值最小为2，由此得到下述公式2。
[0057][0058]
根据公式2可知，上述的自动频率控制环路的构造的计数时间窗为：
[0059][0060]
因此，假定目标时钟信号fckv1的周期为250皮秒(ps)(表示本地时钟信号fckv1的频率为4ghz)，如果可以识别周期为251ps的本地时钟信号fckv，对本地时钟信号fckv进行8分频的条件下，需要的计数时间窗n*tref≥1us，也就是说，自动频率控制环路进行1次鉴频需要1us,则使用当前的数字锁相环实现本地时钟信号fckv的频率和相位对目标时钟信号fckv1的频率和相位的锁定至少需要10us左右。
[0061]
如果是模拟架构的锁相环，那么鉴频鉴相器201是非线性鉴频的，并且模拟锁相环的带宽通常是100千赫兹(khz)量级，使得模拟锁相环20的锁定时间通常在50微妙(us)左右。
[0062]
由此，本技术的实施例提供了一种鉴频鉴相器400，参照图4所示，该鉴频鉴相器400可以应用于图2所示的锁相环20中,该鉴频鉴相器400用于生成图2中的电压控制信号uvco，并且，该鉴频鉴相器400在进行鉴频鉴相处理时，相比传统方案消耗的时间要快至少一个数量级且精度更高。该鉴频鉴相器400包括：两相同步逻辑电路401、计数器402、时间数字转换器403以及鉴频鉴相逻辑电路404。
[0063]
参照图5所示，本技术的实施例提供的鉴频鉴相器400的时序示意图，其中，两相同步逻辑电路401，接收本地时钟信号fckv和参考时钟信号fref，参考时钟信号fref的周期长度大于本地时钟信号fckv的周期长度。在参考时钟信号fref的上升沿之后，根据本地时钟信号fckv的第一个上升沿生成第一时钟信号fckv_a，其中，第一时钟信号fckv_a的上升沿不早于本地时钟信号fckv的第一个上升沿，如图5所示，在参考时钟信号fref的上升沿到来后，本地时钟信号fckv的第一个上升沿与第一时钟信号fckv_a的第一个上升沿对齐。在参考时钟信号fref的上升沿之后，根据本地时钟信号fckv的第二个上升沿生成第二时钟信号fckv_b，其中，第二时钟信号fckv_b的上升沿不早于本地时钟信号fckv的第二个上升沿,如
图5所示，在参考时钟信号fref的上升沿到来后，本地时钟信号fckv的第二个上升沿与第二时钟信号fckv_b的第一个上升沿对齐；在参考时钟信号fref的上升沿之后，根据本地时钟信号fckv的第三个上升沿生成第三时钟信号fckv_c，其中，第三时钟信号fckv_c的上升沿不早于本地时钟信号fckv的第三个上升沿,如图5所示，在参考时钟信号fref的上升沿到来后，本地时钟信号fckv的第三个上升沿与第三时钟信号fckv_c的第一个上升沿对齐。
[0064]
示例性的，两相同步逻辑电路401，还会在参考时钟信号fref的上升沿之后，根据本地时钟信号fckv的第四个上升沿生成第四时钟信号fckv_d，其中，第四时钟信号fckv_d的上升沿不早于本地时钟信号fckv的第四个上升沿,如图5所示，在参考时钟信号fref的上升沿到来后，本地时钟信号fckv的第四个上升沿与第四时钟信号fckv_d的第一个上升沿对齐。
[0065]
计数器402，用于确定参考时钟信号fref的n个周期内，本地时钟信号fckv的完整周期的第一数量，n为大于等于2的正整数。具体的，计数器402根据参考时钟信号fref以及本地时钟信号fckv，确定参考时钟信号fref的n个周期内包含多少整数个本地时钟信号fckv的周期，该整数个本地时钟信号fckv的周期就是本地时钟信号的完整周期。
[0066]
时间数字转换器403，用于根据第二时钟信号与第三时钟信号确定系数，系数是时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例；还用于根据参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中单位步长的第二数量。具体的，时间数字转换器403，在参考时钟信号fref的n个周期中的第1个周期内，根据第三时钟信号fckv_c对第二时钟信号fckv_b进行量化，以此确定第三时钟信号fckv_c与第二时钟信号fckv_b之间的相位差，并且由于第二时钟信号fckv_b的上升沿与本地时钟信号fckv在参考时钟信号fref的上升沿到来后的第二个上升沿对齐，第三时钟信号fckv_c的上升沿与本地时钟信号fckv在参考时钟信号fref的上升沿到来后的第三个上升沿对齐，因此，第二时钟信号fckv_b与第三时钟信号fckv_c之间的相位差恰好可以反应本地时钟信号fckv的一个周期的长度。并且，时间数字转换器403在确定的本地时钟信号fckv的一个周期的长度时，其度量单位是当前的时间数字转换器403的一个单位步长，也就是时间数字转换器403确定本地时钟信号fckv的一个周期的长度等于x个时间数字转换器的单位步长，也就是说，时间数字转换器403的单位步长与本地时钟信号fckv的一个周期的长度的比例等于1/x，那么1/x就是时间数字转换器确定的系数。然后，时间数字转换器403在参考时钟信号fref的n个周期内，可以根据第一时钟信号fckv_a对参考时钟信号fref进行量化，以此确定参考时钟信号fref与第一时钟信号fckv_a之间的相位差，并且由于第一时钟信号的上升沿与本地时钟信号fckv在参考时钟信号fref的上升沿到来后的第一个上升沿对齐，因此，参考时钟信号fref与第一时钟信号fckv_a之间的相位差恰好可以反应参考时钟信号fref的n个周期内，本地时钟信号fckv的不完整周期的数量。并且，时间数字转换器403确定的本地时钟信号fckv的不完整周期的数量，其度量单位是当前的时间数字转换器403的一个单位步长，也就是时间数字转换器403确定的本地时钟信号fckv的不完整周期的数量等于y个时间数字转换器403的单位步长，其中，y就表示时间数字转换器403确定的参考时钟信号fref的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量。
[0067]
鉴频鉴相逻辑电路404，用于根据第一数量、第二数量、以及系数，确定在参考时钟信号fref的n个周期内，参考时钟信号fref与本地时钟信号fckv的第一相位差。具体的，鉴
频鉴相逻辑电路404，根据第二数量以及系数，确定第二数量对应的本地时钟信号的完整周期的第三数量。如上所述，时间数字转换器403确定参考时钟信号fref的n个周期内，本地时钟信号fckv的不完整周期的数量等于y个时间数字转换器的单位步长,y就表示本地时钟信号的不完整周期中的单位步长的第二数量。并且，时间数字转换器403还确定本地时钟信号fckv的一个周期的长度等于x个时间数字转换器的单位步长，1/x就是系数，也就是时间数字转换器403的单位步长与本地时钟信号fckv的一个周期的长度的比例。等于那么在鉴频鉴相逻辑电路404先获取到x再获取到y以后，将计算y*(1/x)的值，也就是y
÷
x的值，就可以确定第二数量对应的本地时钟信号的完整周期的第三数量。同时，鉴频鉴相逻辑电路404还可以获取到计数器402确定的参考时钟信号fref的n个周期内，本地时钟信号fckv的完整周期的第一数量，那么，鉴频鉴相逻辑电路404将第一数量加上第三数量，得到在参考时钟信号fref的n个周期内，本地时钟信号的完整周期的第四数量。那么，鉴频鉴相逻辑电路404根据参考时钟信号与第四数量，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。示例性的，参考时钟信号fref的计量单位是本地时钟信号fckv的一个完整周期，并且，鉴频鉴相逻辑电路404还可以根据参考时钟信号fref获取到参考时钟信号fref的n个周期内，参考时钟信号fref的对应的本地时钟信号fckv的完整周期的数量，那么参考时钟信号fref的对应的本地时钟信号fckv的完整周期的数量减去第四数量，即可确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。
[0068]
在上述的鉴频鉴相器中，两相同步逻辑电路接收参考时钟信号，本地时钟信号，在参考时钟信号的上升沿之后，根据本地时钟信号的第一个上升沿生成第一时钟信号；在参考时钟信号的上升沿之后，根据本地时钟信号的第二个上升沿生成第二时钟信号,在参考时钟信号的上升沿之后，根据本地时钟信号的第三个上升沿生成第三时钟信号。并且，计数器可以确定参考时钟信号的n个周期内，本地时钟信号的完整周期的第一数量，时间数字转换器可以确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中单位步长的第二数量，并且时间数字转换器还可以确定一个系数，这个系数就是时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例，那么，在鉴频鉴相逻辑电路接收到第一数量、第二数量、以及系数以后，可以根据第一数量、第二数量、以及系数确定参考时钟信号fref的n个周期内，参考时钟信号与本地时钟信号的第一相位差。这样的鉴频鉴相器，由于时间数字转换器的存在，使得鉴频鉴相的精度提升至时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例，并且，时间数字转换器的单位步长通常是皮秒(ps)量级的，那么当前的鉴频鉴相器在进行进行鉴频鉴相处理时，相比传统方案消耗的时间要快至少一个数量级且精度更高。
[0069]
示例性的，鉴频鉴相逻辑电路404，在获取到参考时钟信号fref的n个周期内，本地时钟信号fckv的第四数量以后，还会在下一个参考时钟信号fref的n个周期内，获取本地时钟信号fckv的第四数量，那么将两个相邻的n个周期内的第四数量作差获得一个差值，再将差值除以2，即可获取本地时钟信号fckv的频率，那么用参考时钟信号fref的频率减去本地时钟信号fckv的频率，即可获取本地时钟信号fckv与参考时钟信号fref的频率差。也就是说，在锁相环中应用本技术的实施例提供的鉴频鉴相器400，可以不需要再额外设置自动频率控制环路环路，也可以实现鉴频的目的。
[0070]
需要说明的是，在上述的鉴频鉴相器用于确定目标时钟信号与本地时钟信号的相
位差和/或频率差时，由于目标时钟信号是确定的，参考时钟信号也是确定的，目标时钟信号与参考时钟信号有固定的比值关系，那么，在鉴频鉴相器确定参考时钟信号与本地时钟信号的相位差或者频率差以后，根据目标时钟信号与参考时钟信号的固定的比值关系，即可确定目标时钟信号与本地时钟信号的相位差和/或频率差。
[0071]
示例性的，参照图4所示，鉴频鉴相逻辑电路404，还用于接收参考时钟信号fref，根据参考时钟信号fref生成控制信号fctl，将控制信号fctl传输至两相同步逻辑电路401的控制端；参照图6所示，示例性的，在鉴频鉴相器确定参考时钟信号fref的2个周期内，参考时钟信号fref与本地时钟信号fckv的第一相位差时，该控制信号fctl在参考时钟信号fref的2个周期中的第1个周期内为第二电平，控制信号fctl在参考时钟信号fref的2个周期中的第2个周期内为第一电平。在鉴频鉴相器确定参考时钟信号fref的n个周期内，参考时钟信号fref与本地时钟信号fckv的第一相位差时，该控制信号fctl在参考时钟信号fref的n个周期中的第1个周期内为第二电平，控制信号fctl在参考时钟信号fref的n个周期中的第2个周期至第n个周期内为第一电平。具体的，第一电平可以是低电平，第二电平可以是高电平，或者，第一电平为高电平，第二电平为低电平。本技术的实施例对控制信号fctl不做限定。
[0072]
为了清晰可见，下面以鉴频鉴相器确定参考时钟信号fref的2个周期内，参考时钟信号fref与本地时钟信号fckv的第一相位差为例对本技术的实施例所提供的鉴频鉴相器进行说明，并且两相同步逻辑电路401生成第一时钟信号fckv_a、第二时钟信号fckv_b、第三时钟信号fckv_c、以及第四时钟信号fckv_d。
[0073]
其中，由于鉴频鉴相逻辑电路404生成的控制信号fctl在参考时钟信号fref的2个周期内的的第1个周期内为第二电平，在参考时钟信号fref的2个周期内的第2个周期内为第一电平。
[0074]
那么，两相同步逻辑电路401，在参考时钟信号fref的2个周期内的第1个周期内，也就是控制信号fctl为第二电平时，将第二时钟信号fckv_b传输至时间数字转换器403的数据输入端tdc_in端，将第三时钟信号fckv_c传输至时间数字转换器403的时钟输入端tdc_clk端,将第四时钟信号fckv_d传输至时间数字转换器403的数据输入端tdc_smp端，以使得时间数字转换器403根据第三时钟信号fckv_c对第二时钟信号fckv_b进行量化，以此确定系数，再根据第三时钟信号fckv_c对系数进行采样，将系数存储于时间数字转换器403中，再将存储的系数传输至鉴频鉴相逻辑电路404。
[0075]
然后，两相同步逻辑电路401，在参考时钟信号fref的2个周期内的第2个周期内，也就是控制信号fctl为第一电平时，将参考时钟信号fref传输至时间数字转换器403的数据输入端tdc_in端，将第一时钟信号fckv_a传输至时间数字转换器403的时钟输入端tdc_clk端,将第三时钟信号fckv_c传输至时间数字转换器403的数据输入端tdc_smp端；以使得时间数字转换器403根据第一时钟信号fckv_a对参考时钟信号fref进行量化，确定参考时钟信号的2个周期内，本地时钟信号的不完整周期中的单位步长的第二数量，再根据第三时钟信号fckv_c对第二数量进行采样，将第二数量存储于时间数字转换器403中，再将存储的第二数量传输至鉴频鉴相逻辑电路404。
[0076]
计数器402，在参考时钟信号fref的2个周期内的第1个周期内，也就是控制信号fctl为第二电平时，根据第四时钟信号fckv_d对第一数量进行采样，将第一数量存储于计
数器402中，再将存储的第一数量传输至鉴频鉴相逻辑电路404，但是，鉴频鉴相逻辑电路404不会使用在参考时钟信号fref的2个周期内的第1个周期内接收到的第一数量。在参考时钟信号fref的2个周期内的第2个周期内，也就是控制信号fctl为第一电平时，根据第三时钟信号fckv_c对第一数量进行采样，将第一数量存储于计数器402中，再将存储的第一数量传输至鉴频鉴相逻辑电路404，鉴频鉴相逻辑电路404会使用在参考时钟信号fref的2个周期内的第2个周期内接收到的第一数量。那么，由于第三时钟信号fckv_c一定是在参考时钟信号fref的一个上升沿到来以后才出现一个上升沿的，那么通过第三时钟信号fckv_c对第一数量进行采样，也使得该鉴频鉴相器400中不存在采样误差。
[0077]
示例性的，计数器402也可以不接收参考时钟信号fref，由于计数器在参考时钟信号fref的2个周期内的第2个周期内，也就是控制信号fctl为第一电平时，会接收到第三时钟信号fckv_c，该第三时钟信号fckv_c是根据参考时钟信号fref周期性变化的，因此在计数器402不接收参考时钟信号fref时，根据第三时钟信号fckv_c对第一数量进行采样，该第一数量也就表示参考时钟信号fref的2个周期内，本地时钟信号fckv的完整周期的第一数量。
[0078]
因此，鉴频鉴相逻辑电路404在参考时钟信号fref的2个周期内的第1个周期内，也就是控制信号fctl为第二电平时，接收系数，在参考时钟信号fref的2个周期内的第2个周期内，也就是控制信号fctl为第二电平时，接收第一数量和第二数量，以使得该鉴频鉴相逻辑电路404根据第一数量、第二数量、以及系数，确定在参考时钟信号fref的n个周期内，参考时钟信号fref与本地时钟信号fckv的第一相位差。
[0079]
示例性的，参照图7所示，本技术的实施例提供了两相同步逻辑电路的结构示意图，该两相同步逻辑电路401包括：d触发器4010、d触发器4011、d触发器4012、d触发器4013、d触发器4014、延时器4015以及或门4016。
[0080]
其中两相同步逻辑电路401的第一输入端连接至d触发器4010的时钟输入端clk端、d触发器4010的置位端rstn端、d触发器4011的置位端rstn端、d触发器4012的置位端rstn端、d触发器4013的置位端rstn端、d触发器4014的置位端rstn端以及延时器4015的输入端。两相同步逻辑电路401的第二输入端连接至或门4016的第一输入端。延时器4015的输出端连接至两相同步逻辑电路401的第一输出端。d触发器4010的数据输入端d端连接至第三电平端v3，该第三电平端v3提供第三电平，第三电平为高电平；d触发器4010的反向输出端端连接至或门4016的第二输入端。或门4016的输出端连接至d触发器4011的时钟输入端clk端、d触发器4012的时钟输入端clk端、d触发器4013的时钟输入端clk端以及d触发器4014的时钟输入端clk端。d触发器4011的数据输入端d端连接至第三电平端v3，d触发器4011的正向输出端q端连接至d触发器4012的数据输入端d端以及两相同步逻辑电路401的第二输出端。d选择器4012的正向输出端q端连接至d触发器4013的数据输入端d端以及两相同步逻辑电路401的第一输出端。d触发器4013的正向输出端q端连接至d触发器4014的数据输入端d端、两相同步逻辑电路401的第二输出端以及两相同步逻辑电路401的第三输出端。d触发器4014的正向输出端q端连接至或门4016的第三输入端以及两相同步逻辑电路401的第三输出端。
[0081]
两相同步逻辑电路401，用于从两相同步逻辑电路401的第一输入端接收参考时钟信号fref，从两相同步逻辑电路401的第二输入端接收本地时钟信号fckv。
[0082]
参照图8所示，本技术的实施例提供了两相同步逻辑电路401的时序示意图。
[0083]
d触发器4010，用于在d触发器4010的置位端rstn端以及时钟输入端clk端接收的参考时钟信号fref的控制下，根据d触发器4010的数据输入端d端接收的第三电平生成使能信号fenb。其中，由于d触发器4010的数据输入端d端连接至电平v3，电平v3为高电平，d触发器4010的时钟输入端clk端和置位端rstn端接收参考时钟信号fref，那么，在参考时钟信号fref为低电平时，d触发器4010的正向输出端q端输出低电平，反向输出端端输出高电平；在参考时钟信号fref出现一个上升沿时，d触发器的正向输出端q端输出自数据输入端d端接收的高电平，反向输出端端输出第电平。那么，d触发器4010生成的使能信号fenb可以认为是参考时钟信号fref的反相信号，并且使能信号fenb相较于参考时钟信号fref延时一定时间，该延时是d触发器4010造成的。
[0084]
或门4016，用于根据接收的使能信号fenb、本地时钟信号fckv以及d触发器4014的正向输出端q端输出的第四时钟信号fckv_d进行或逻辑处理，生成控制时钟信号fck1。参照图8所示，在第四时钟信号fckv_d为低电平的阶段，或门4016根据接收使能信号fenb以及本地参考信号fckv，生成控制时钟信号fck1。其中，在参考时钟信号fref为高电平时，使能信号fenb为低电平，此时的控制时钟信号fck1与本地参考信号fckv同步，并且控制时钟信号fck1相较于本地参考信号fckv延时一定时间，该延时是或门4016造成的，是逻辑延时。在第四时钟信号fckv_d为高电平的阶段，控制时钟信号fck1始终保持高电平。
[0085]
d触发器4011，用于在d触发器4011的置位端rstn端接收的参考时钟信号fref、以及d触发器4011的时钟输入端clk端接收的控制时钟信号fck1的控制下，根据d触发器4011的数据输入端d端接收的第三电平生成第一时钟信号fckv_1。其中，由于d触发器4011的数据输入端d端连接至第三电平端v3，第三电平端v3提供高电平，d触发器4011的时钟输入端clk端接收控制时钟信号fck1，d触发器4011的置位端rstn端接收参考时钟信号fref，那么，在参考时钟信号fref为低电平时，d触发器4011的正向输出端q端输出低电平，反向输出端端输出高电平；在参考时钟信号fref为高电平时，且控制时钟信号fck1出现一个上升沿时，d触发器的正向输出端q端输出自数据输入端d端接收的高电平。参照图8所示，在参考时钟信号fref的上升沿之后，在本地时钟信号fckv的第一个上升沿到来时，控制时钟信号fck1出现第一个上升沿，在该上升沿的触发下，d触发器4011的正向输出端q端输出的第一时钟信号fckv_a延时出现第一个上升沿，并且该上升沿出现后一直维持高电平至参考时钟信号fref变为低电平，该延时由d触发器1011造成。
[0086]
d触发器4012，用于在d触发器4012的置位端rstn端接收的参考时钟信号fref、以及d触发器4012的时钟输入端clk端接收的控制时钟信号fck1的控制下，根据d触发器4012的数据输入端d端接收的第一时钟信号fckv_a生成第二时钟信号fckv_b。其中，由于d触发器4012的数据输入端d端连接至d触发器4011的正向输出端q端，接收第一时钟信号fckv_a，d触发器4012的时钟输入端clk端接收控制时钟信号fck1，d触发器4012的置位端rstn端接收参考时钟信号fref。那么，在参考时钟信号fref为低电平时，d触发器4012的正向输出端q端输出低电平，反向输出端端输出高电平；在参考时钟信号fref为高电平时，且控制时钟信号fck1出现一个上升沿时，d触发器的正向输出端q端输出自数据输入端d端接收第一时钟信号fckv_a。参照图8所示，在参考时钟信号fref的上升沿之后，在本地时钟信号fckv的
第一个上升沿到来时，控制时钟信号fck1出现第一个上升沿，在该上升沿的触发下，d触发器4011的正向输出端q端输出的第一时钟信号fckv_a延时出现第一个上升沿,且该延时小于一个本地时钟信号fckv的周期，因此在控制时钟信号fck1出现第一个上升沿时，由于第一时钟信号fckv_a是低电平，那么第二时钟信号信号fckv_b也是低电平。在参考时钟信号fref的上升沿之后，在本地时钟信号fckv的第二个上升沿到来时，控制时钟信号fck1出现第二个上升沿，此时第一时钟信号fckv_a是高电平，那么第二时钟信号信号fckv_b也出现一个上升沿，并且该上升沿出现后一直维持高电平至参考时钟信号fref变为低电平。
[0087]
d触发器4013，用于在d触发器4013的置位端rstn端接收的参考时钟信号fref、以及d触发器4013的时钟输入端clk端接收的控制时钟信号fck1的控制下，根据d触发器4013的数据输入端d端接收的第二时钟信号fckv_b生成第三时钟信号fckv_c。其中，由于d触发器4013的数据输入端d端连接至d触发器4012的正向输出端q端，接收第二时钟信号fckv_b，d触发器4013的时钟输入端clk端接收控制时钟信号fck1，d触发器4013的置位端rstn端接收参考时钟信号fref。那么，在参考时钟信号fref为低电平时，d触发器4013的正向输出端q端输出低电平，反向输出端端输出高电平；在参考时钟信号fref为高电平时，且控制时钟信号fck1出现一个上升沿时，d触发器的正向输出端q端输出自数据输入端d端接收第二时钟信号fckv_b。参照图8所示，在参考时钟信号fref的上升沿之后，在本地时钟信号fckv的第一个上升沿到来时，控制时钟信号fck1延时出现一个上升沿，则d触发器4011的正向输出端q端输出的第一时钟信号fckv_a延时出现第一个上升沿,且该延时小于一个本地时钟信号fckv的周期，此时第二时钟信号信号fckv_b是低电平,那么第三时钟信号信号fckv_c也是低电平。在参考时钟信号fref的上升沿之后，在本地时钟信号fckv出现第二个上升沿时，控制时钟信号fck1也出现第二个上升沿，第一时钟信号fckv_a是高电平，第二时钟信号信号fckv_b出现一个上升沿,第三时钟信号信号fckv_c还是低电平。在参考时钟信号fref的上升沿之后，在本地时钟信号fckv出现第三个上升沿时，控制时钟信号fck1也出现第三个上升沿，第一时钟信号fckv_a是高电平，此时第二时钟信号信号fckv_b是高电平,那么第三时钟信号信号fckv_c则出现一个上升沿，并且该上升沿出现后一直维持高电平至参考时钟信号fref变为低电平。
[0088]
d触发器4014，用于在d触发器4014的置位端rstn端接收的参考时钟信号fref、以及d触发器4014的时钟输入端clk端接收的控制时钟信号fck1的控制下，根据d触发器4014的数据输入端d端接收的第三时钟信号fckv_c生成第四时钟信号fckv_d。其中，由于d触发器4014的数据输入端d端连接至d触发器4013的正向输出端q端，接收第三时钟信号fckv_c，d触发器4014的时钟输入端clk端接收控制时钟信号fck1，d触发器4014的置位端rstn端接收参考时钟信号fref，那么，在参考时钟信号fref为低电平时，d触发器4014的正向输出端q端输出低电平，反向输出端端输出高电平；在参考时钟信号fref为高电平时，且控制时钟信号fck1出现一个上升沿时，d触发器的正向输出端q端输出自数据输入端d端接收第三时钟信号fckv_c。参照图8所示，在参考时钟信号fref的上升沿之后，在本地时钟信号fckv的一个上升沿到来时，在本地时钟信号fckv出现第一个上升沿时，控制时钟信号fck1延时出现一个上升沿，则d触发器4011的正向输出端q端输出的第一时钟信号fckv_a延时出现第一个上升沿,且该延时小于一个本地时钟信号fckv的周期，此时第二时钟信号信号fckv_b是低电平,第三时钟信号信号fckv_c也是低电平,第四时钟信号fckv_d也是低电平。在参考时
钟信号fref的上升沿之后，在本地时钟信号fckv出现第二个上升沿时，控制时钟信号fck1也出现第二个上升沿，第一时钟信号fckv_a是高电平，第二时钟信号信号fckv_b出现一个上升沿,第三时钟信号信号fckv_c还是低电平,第四时钟信号fckv_d也是低电平。在参考时钟信号fref的上升沿之后，在本地时钟信号fckv出现第三个上升沿时，控制时钟信号fck1也出现第三个上升沿，第一时钟信号fckv_a是高电平，第二时钟信号信号fckv_b是高电平,第三时钟信号信号fckv_c则出现一个上升沿，第四时钟信号fckv_d也是低电平。在参考时钟信号fref的上升沿之后，在本地时钟信号fckv出现第四个上升沿时，控制时钟信号fck1也出现第四个上升沿，第一时钟信号fckv_a是高电平，第二时钟信号信号fckv_b是高电平,第三时钟信号信号fckv_c是高电平，则第四时钟信号fckv_d出现一个上升沿，并且该上升沿出现后一直维持高电平至参考时钟信号fref变为低电平。
[0089]
其中，参照图7所示，d触发器4014的正向输出端q端还连接至或门4016的第三输入端，接收第四时钟信号fckv_d，那么，在第四时钟信号fckv_d出现高电平时，或门4016输出的控制时钟信号fck1时钟保持高电平，不再出现上升沿。以使得d触发器4011、d触发器4012、d触发器4013以及d触发器4014的正向输出端输出的电平只受参考时钟信号fref的控制。
[0090]
其中，延时器4015，对参考时钟信号fref进行延时处理生成延时参考时钟信号fref-dly。由图8可知，延时参考时钟信号fref-dly的上升沿在参考时钟信号fref的上升沿之后出现，延时参考时钟信号fref-dly的高电平持续时间与参考时钟信号fref的高电平的持续时间相同。
[0091]
那么，时间数字转换器403，在参考时钟信号fref的n个周期内的第2个周期至第n个周期内，是用于根据延时参考时钟信号fref-dly与第一时钟信号fckv_a确定本地时钟信号fckv的不完整周期中的单位步长的第二数量。其中，对参考时钟信号fref进行延时生成延时参考时钟信号fref_dly，该延时器4015的首要目的在于补偿d触发器4010以及或门4016的延时，使得延时参考时钟信号fref_dly相较于参考时钟信号fref的延时时长，与第一时钟信号fckv_a相较于参考时钟信号的上升沿之后本地时钟信号fckv的第一个上升沿的延时时长相同。该延时器4015的次要目的在于获取到一个可以测量的本地时钟信号fckv的不完整周期中的单位步长的第二数量。
[0092]
参照图9所示，两相同步逻辑电路401，还包括选择器4017，选择器4018以及选择器4019；两相同步逻辑电路401的控制端连接至选择器4017的控制端、选择器4018的控制端以及选择器4019的控制端；选择器4017的第一输入端连接至延时器4015的输出端，选择器4017的第二输入端连接至d触发器4012的正向输出端，选择器4017的输出端连接至两相同步逻辑电路401的第一输出端；选择器4018的第一输入端连接至d触发器4011的正向输出端，选择器4018的第二输入端连接至d触发器4013的正向输出端，选择器4018的输出端连接至两相同步逻辑电路401的第二输出端；选择器4019的第一输入端连接至d触发器4013的正向输出端，选择器4019的第二输入端连接至d触发器4014的正向输出端，选择器4019的输出端连接至两相同步逻辑电路401的第三输出端；两相同步逻辑电路401，从控制端接收鉴频鉴相逻辑电路404生成的控制信号fctl。
[0093]
参照图8所示，两相同步逻辑电路401，在参考时钟信号fref的n个周期内的第1个周期内，也就是控制信号fctl为第二电平(也就是高电平)时，将第二时钟信号fckv_b传输
至两相同步逻辑电路401的第一输出端；将第三时钟信号fckv_c传输至两相同步逻辑电路401的第二输出端；将第四时钟信号fckv_d传输至两相同步逻辑电路401的第三输出端。参照图4所示，其中，时间数字转换器403的数据输入端tdc_in端连接至两相同步逻辑电路401的第一输出端，时间数字转换器403的时钟输入端tdc_clk端连接至两相同步逻辑电路401的第二输出端，时间数字转换器403的采样输入端tdc_smp端连接至两相同步逻辑电路401的第三输出端，那么，在参考时钟信号fref的n个周期内的第1个周期内，也就是控制信号fctl为第二电平(也就是高电平)时，时间数字转换器403自数据输入端tdc_in端接收第二时钟信号fckv_b，自时钟输入端tdc_clk端接收第三时钟信号fckv_c，自采样输入端tdc_smp端接收第四时钟信号fckv_d，那么，时间数字转换器403根据第二时钟信号fckv_b与第三时钟信号fckv_c确定系数，系数是时间数字转换器403的单位步长与本地时钟信号的一个周期的长度的比例。更具体的，时间数字转换器403根据第三时钟信号fckv_c对第二时钟信号fckv_b进行量化，以此确定系数，再根据第三时钟信号fckv_c对系数进行采样，将系数存储于时间数字转换器403中，再将存储的系数传输至鉴频鉴相逻辑电路404。
[0094]
两相同步逻辑电路401，在参考时钟信号fref的n个周期内的第2个周期至第n个周期内，也就是控制信号fctl为第一电平(也就是低电平)时，将延时参考时钟信号fref_dly传输至两相同步逻辑电路401的第一输出端；选择器4018，在控制信号fctl为第一电平(也就是低电平)时将第一时钟信号fckv_a传输至两相同步逻辑电路401的第二输出端；选择器4019，在控制信号fctl为第一电平(也就是低电平)时将第三时钟信号fckv_c传输至两相同步逻辑电路401的第三输出端。参照图4所示，其中，时间数字转换器403的数据输入端tdc_in端连接至两相同步逻辑电路401的第一输出端，时间数字转换器403的时钟输入端tdc_clk端连接至两相同步逻辑电路401的第二输出端，时间数字转换器403的采样输入端tdc_smp端连接至两相同步逻辑电路401的第三输出端。那么，在参考时钟信号fref的n个周期内的第2个周期至第n个周期内，也就是控制信号fctl为第一电平(也就是低电平)时，时间数字转换器403自数据输入端tdc_in端接收延时参考时钟信号fref_dly，自时钟输入端tdc_clk端接收第一时钟信号fckv_a，自采样输入端tdc_smp端接收第三时钟信号fckv_c，时间数字转换器403根据延时参考时钟信号fref_dly与第一时钟信号fckv_a确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量。更具体的，时间数字转换器403根据第一时钟信号fckv_a对延时参考时钟信号fref_dly进行量化，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量，再根据第三时钟信号fckv_c对第二数量进行采样，将第二数量存储于时间数字转换器403中，再将存储的第二数量传输至鉴频鉴相逻辑电路404。
[0095]
示例性的，在鉴频鉴相器400中的两相同步逻辑电路为图9所示两相同步逻辑电路401，并且鉴频鉴相器400中的计数器402是模拟设计方法实现的计数器，则该鉴频鉴相器400也不需要对本地时钟信号fckv进行分频，那么该鉴频鉴相器400则是根据下述公式4确定目标时钟信号fckv1与本地时钟信号fckv的频率差：
[0096][0097]
其中，鉴频鉴相器400的鉴频精度为时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例，并且克服了异步采样的亚稳态问题，因此，上述公式4的最小值
为时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例，得到下述公式5。
[0098][0099]
其中，在上述公式5中，ltdc表示时间数字转换器的单位步长。
[0100]
根据公式5可知，上述的鉴频鉴相器400的一个计数时间窗为：
[0101][0102]
因此，假定目标时钟信号fckv1的周期为250皮秒(ps)(表示本地时钟信号fckv1的频率为4ghz)，时间数字转换器的单位步长为10ps，如果可以识别周期为251ps的本地时钟信号fckv，需要的计数时间窗n*tref≥2.5纳秒(ns)，鉴频鉴相器4001次鉴频需要2.5ns，那么本技术的实施例提供的鉴频鉴相器在进行鉴频鉴相处理时，相比传统方案消耗的时间提升了400倍。
[0103]
参照图10所示。本技术的实施例提供了一种锁相环50的结构示意图，锁相环50包括滤波器501，振荡电路502以及鉴频鉴相器400；其中，鉴频鉴相器400通过滤波器501连接至振荡电路502，振荡电路502还连接至鉴频鉴相器400；鉴频鉴相器400，接收参考时钟信号fref、振荡电路502生成的本地时钟信号fckv以及目标时钟信号fckv1，根据参考时钟信号fref与本地时钟信号fckv，确定在参考时钟信号fref的n个周期内，参考时钟信号fref与本地时钟信号fckv的相位差。并且，当前的鉴频鉴相器还接收目标时钟信号，目标时钟信号是确定的，并且目标时钟信号fckv1与参考时钟信号fref有固定的比值关系，那么根据参考时钟信号fref的n个周期内，参考时钟信号fref与本地时钟信号fckv的相位差，以及目标时钟信号fckv1与参考时钟信号fref一定有固定的比值关系，可以得知参考时钟信号fref的n个周期内，目标时钟信号fckv1与本地时钟信号fckv的相位差。根据目标时钟信号fckv1与本地时钟信号fckv的相位差，可以生成电压控制信号，将电压控制信号传输至滤波器501。
[0104]
示例性的，鉴频鉴相器400也可以不接收目标时钟信号fckv1，改为接收目标时钟信号fckv1与参考时钟信号fref一定有固定的比值关系。
[0105]
滤波器501，接收电压控制信号，根据电压控制信号生成振荡电路502的控制电压；振荡电路502，接收控制电压，在控制电压的控制下调整振荡电路502生成的本地时钟信号fckv的频率。
[0106]
其中，振荡电路502可以包括压控振荡器，也可以包括电流控制的振荡器，参照图11所示，电流控制的振荡器包括振荡器5021以及4个晶体管，示例性的，图11所示的晶体管为空穴型金属-氧化物半导体场效应晶体管(metal-oxide-semiconductor field effect transistor,mosfet，简称pmos管)，其中，pmos管p1的第一端通过电阻r1连接至电平v4端，该电平v4端提供高电平，pmos管p1的第二端连接至pmos管p2的第一端，pmos管p2的第二端连接至振荡器5021的控制端，pmos管p1的控制端接收电平信号u1，在该电平信号u1为低电平时，pmos管p1的第一端和第二端导通，在该电平信号u1为高电平时，pmos管p1的第一端和第二端不导通，pmos管p2的控制端接收电平信号u2，在该电平信号u2为低电平时，pmos管p2的第一端和第二端导通，在该电平信号u2为高电平时，pmos管p2的第一端和第二端不导通；pmos管p3的第一端通过电阻连接至电平v4端，该电平v4端提供高电平，pmos管p3的第二端连接至pmos管p4的第一端，pmos管p4的第二端连接至振荡器5021的控制端，pmos管p3的控制端接收电平信号u3，在该电平信号u3为低电平时，pmos管p3的第一端和第二端导通，在该
电平信号u3为高电平时，pmos管p3的第一端和第二端不导通，pmos管p4的控制端接收电平信号u4，在该电平信号u4为低电平时，pmos管p4的第一端和第二端导通，在该电平信号u5为高电平时，pmos管p4的第一端和第二端不导通。
[0107]
在图11所示的振荡电路中，电平信号u1和电平信号u3常为低电平，以控制pmos管p1和pmos管p3开启，滤波器501传输的控制电压，可以控制电平信号u2和电平信号u4为高电平或低电平，以此控制pmos管p2和pmos管p4的开启或关闭。在一定时间内，pmos管p2和pmos管p4的开启和关闭的次数将使得振荡器5021接收到不同的控制电流，以使得振荡器5021生成的本地时钟信号fckv的相位和/或频率发生变化。
[0108]
示例性的，本技术的实施例提供了一种电子设备，该电子设备包括印刷电路板(printed circuit board，pcb)，还包括设置于pcb上的锁相环，或者设置于pcb上的鉴频鉴相器，该锁相环可以是上述的锁相环50，该鉴频鉴相器可以为上述的鉴频鉴相器400。该电子设备包括例如手机、平板电脑、个人数字助理(personal digital assistant，pda)、车载电脑等。本技术的实施例对电子设备的具体形式不做特殊限制。
[0109]
示例性的，本技术的实施例提供了一种鉴频鉴相方法，包括：
[0110]
接收本地时钟信号和参考时钟信号。
[0111]
其中，参考时钟信号的周期长度大于本地时钟信号的周期长度；并且在参考时钟信号的上升沿之后，根据本地时钟信号的第一个上升沿生成第一时钟信号，其中，第一时钟信号的上升沿不早于本地时钟信号的第一个上升沿；在参考时钟信号的上升沿之后，根据本地时钟信号的第二个上升沿生成第二时钟信号，其中，第二时钟信号的上升沿不早于本地时钟信号的第二个上升沿；在参考时钟信号的上升沿之后，根据本地时钟信号的第三个上升沿生成第三时钟信号，其中，第三时钟信号的上升沿不早于本地时钟信号的第三个上升沿。
[0112]
在一些情况下，还会在参考时钟信号的上升沿之后，根据本地时钟信号的第四个上升沿生成第四时钟信号，其中，第四时钟信号的上升沿不早于本地时钟信号的第四个上升沿。
[0113]
具体的，上述的第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号可以是根据如下步骤生成：在参考时钟信号的控制下，根据第三电平生成使能信号；对接收的使能信号、本地时钟信号以及第四时钟信号进行或逻辑处理，生成控制时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第三电平生成第一时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第一时钟信号生成第二时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第二时钟信号生成第三时钟信号；在参考时钟信号、以及控制时钟信号的控制下，根据第三时钟信号生成第四时钟信号；对参考时钟信号进行延时处理，生成延时参考时钟信号；则根据参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量，具体包括：根据延时参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中单位步长的第二数量。
[0114]
确定参考时钟信号的n个周期内，本地时钟信号的完整周期的第一数量，n为大于等于2的正整数。示例性的，在控制信号为第一电平时，根据第三时钟信号对第一数量进行采样，将第一数量存储。
[0115]
根据第二时钟信号与第三时钟信号确定系数，系数是时间数字转换器的单位步长与本地时钟信号的一个周期的长度的比例。示例性的，在控制信号为第二电平时，根据第四时钟信号对系数进行采样，将系数存储。
[0116]
还根据参考时钟信号与第一时钟信号，确定参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量。示例性的，在控制信号为第一电平时，根据第三时钟信号对第二数量进行采样，将第二数量存储。
[0117]
根据第一数量、第二数量、以及系数，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。
[0118]
示例性的，根据第一数量、第二数量、以及系数，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差，具体包括：根据第二数量以及系数，确定第二数量对应的本地时钟信号的完整周期的第三数量；将第一数量加上第三数量，得到在参考时钟信号的n个周期内，本地时钟信号的完整周期的第四数量；根据参考时钟信号与第四数量，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。
[0119]
在另一些实施例中，还根据n个周期内的第四数量，以及下一个n个周期内的第四数量，确定第二相位差；根据第二相位差确定本地时钟信号的频率。那么根据参考时钟信号的频率与本地时钟信号的频率作差，即可获得参考时钟信号与本地时钟信号的频率差。
[0120]
其中，上述控制信号根据如下步骤生成：接收参考时钟信号，根据参考时钟信号生成控制信号，控制信号在参考时钟信号的第1个周期内为第二电平；控制信号在参考时钟信号的第2个周期至第n个周期内为第一电平。
[0121]
本技术实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序代码，当电子设备执行该计算机程序代码时，电子设备执行上述实施例中的集成电路测试方法。基于这样的理解，本技术实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一个设备(可以是单片机，芯片等)或处理器(processor)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(read only memory，rom)、随机存取存储器(random access memory，ram)、磁碟或者光盘等各种可以存储程序代码的介质。
[0122]
本技术的实施例还提供了一种计算机程序产品，当该计算机程序产品在电子设备上运行时，使得电子设备执行上述相关步骤，以实现上述实施例中集成电路的测试方法。
[0123]
在本技术所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个装置，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
[0124]
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是一个物理单元或多个物理单元，即可以位于一个地方，或者也可以分布到多个不同地方。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0125]
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个可读取存储介质中。以上内容，仅为本技术的具体实施方式，但本技术的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本技术揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本技术的保护范围之内。因此，本技术的保护范围应以所述权利要求的保护范围为准。
[0126]
尽管结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，可对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

技术特征：
1.一种鉴频鉴相器，其特征在于，包括：两相同步逻辑电路、计数器、时间数字转换器以及鉴频鉴相逻辑电路；所述两相同步逻辑电路，用于接收本地时钟信号和参考时钟信号，所述参考时钟信号的周期长度大于所述本地时钟信号的周期长度；在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第一个上升沿生成第一时钟信号，其中，所述第一时钟信号的上升沿不早于所述本地时钟信号的第一个上升沿；在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第二个上升沿生成第二时钟信号，其中，所述第二时钟信号的上升沿不早于所述本地时钟信号的第二个上升沿；在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第三个上升沿生成第三时钟信号，其中，所述第三时钟信号的上升沿不早于所述本地时钟信号的第三个上升沿；所述计数器，用于确定所述参考时钟信号的n个周期内，所述本地时钟信号的完整周期的第一数量，所述n为大于等于2的正整数；所述时间数字转换器，用于根据所述第二时钟信号与所述第三时钟信号确定系数，所述系数是所述时间数字转换器的单位步长与所述本地时钟信号的一个周期的长度的比例；还用于根据所述参考时钟信号与所述第一时钟信号，确定所述参考时钟信号的所述n个周期内，所述本地时钟信号的不完整周期中的单位步长的第二数量；所述鉴频鉴相逻辑电路，用于根据所述第一数量、所述第二数量、以及所述系数，确定在所述参考时钟信号的所述n个周期内，所述参考时钟信号与所述本地时钟信号的第一相位差。2.根据权利要求1所述的鉴频鉴相器，其特征在于，所述鉴频鉴相逻辑电路，具体用于根据所述第二数量以及所述系数，确定所述第二数量对应的所述本地时钟信号的完整周期的第三数量；将所述第一数量加上所述第三数量，得到在所述参考时钟信号的所述n个周期内，所述本地时钟信号的完整周期的第四数量；根据所述参考时钟信号与所述第四数量，确定在所述参考时钟信号的所述n个周期内，所述参考时钟信号与所述本地时钟信号的第一相位差。3.根据权利要求2所述的鉴频鉴相器，其特征在于，所述鉴频鉴相逻辑电路，还用于根据所述n个周期内的所述第四数量，以及下一个所述n个周期内的所述第四数量，确定第二相位差；根据所述第二相位差确定所述本地时钟信号的频率。4.根据权利要求1-3任一项所述的鉴频鉴相器，其特征在于，所述两相同步逻辑电路，在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第四个上升沿生成第四时钟信号，其中，所述第四时钟信号的上升沿不早于所述本地时钟信号的第四个上升沿；所述两相同步逻辑电路，还用于在所述两相同步逻辑电路的控制端接收的所述鉴频鉴相逻辑电路生成的控制信号，在所述控制信号为第一电平时，将所述参考时钟信号传输至所述时间数字转换器的数据输入端，将所述第一时钟信号传输至所述时间数字转换器的时钟输入端，将所述第三时钟信号传输至所述时间数字转换器的采样输入端；在所述控制信号为第二电平时，将所述第二时钟信号传输至所述时间数字转换器的数据输入端，将所述第三时钟信号传输至所述时间数字转换器的时钟输入端，将所述第四时钟信号传输至所述
时间数字转换器的采样输入端。5.根据权利要求1所述的鉴频鉴相器，其特征在于，所述两相同步逻辑电路，包括：第一d触发器、第二d触发器、第三d触发器、第四d触发器、第五d触发器、延时器、以及或门；所述两相同步逻辑电路的第一输入端连接至所述第一d触发器的时钟输入端、所述第一d触发器的置位端、所述第二d触发器的置位端、所述第三d触发器的置位端、所述第四d触发器的置位端、所述第五d触发器的置位端以及所述延时器的输入端；所述两相同步逻辑电路的第二输入端连接至所述或门的第一输入端；所述延时器的输出端连接至所述两相同步逻辑电路的第一输出端；所述第一d触发器的数据输入端连接至第三电平端，所述第一d触发器的反向输出端连接至所述或门的第二输入端，其中所述第三电平端提供第三电平；所述或门的输出端连接至所述第二d触发器的时钟输入端、所述第三d触发器的时钟输入端、所述第四d触发器的时钟输入端以及所述第五d触发器的时钟输入端；所述第二d触发器的数据输入端连接至所述第三电平端，所述第二d触发器的正向输出端连接至所述第三d触发器的数据输入端以及所述两相同步逻辑电路的第二输出端；所述第三d触发器的正向输出端连接至所述第四d触发器的数据输入端以及所述两相同步逻辑电路的第一输出端；所述第四d触发器的正向输出端连接至所述第五d触发器的数据输入端、所述两相同步逻辑电路的第二输出端以及所述两相同步逻辑电路的第三输出端；所述第五d触发器的正向输出端连接至所述或门的第三输入端以及所述两相同步逻辑电路的第三输出端；所述两相同步逻辑电路，用于从所述两相同步逻辑电路的第一输入端接收所述参考时钟信号，从所述两相同步逻辑电路的第二输入端接收所述本地时钟信号；所述第一d触发器，用于在所述第一d触发器的置位端以及时钟输入端接收的所述参考时钟信号的控制下，根据所述第一d触发器的数据输入端接收的所述第三电平生成使能信号；所述或门，用于对接收的所述使能信号、所述本地时钟信号以及所述第五d触发器的正向输出端输出的第四时钟信号进行或逻辑处理，生成控制时钟信号；所述第二d触发器，用于在所述第二d触发器的置位端接收的所述参考时钟信号、以及所述第二d触发器的时钟输入端接收的所述控制时钟信号的控制下，根据所述第二d触发器的数据输入端接收的所述第三电平生成所述第一时钟信号；所述第三d触发器，用于在所述第三d触发器的置位端接收的所述参考时钟信号、以及所述第三d触发器的时钟输入端接收的所述控制时钟信号的控制下，根据所述第三d触发器的数据输入端接收的所述第一时钟信号生成所述第二时钟信号；所述第四d触发器，用于在所述第四d触发器的置位端接收的所述参考时钟信号、以及所述第四d触发器的时钟输入端接收的所述控制时钟信号的控制下，根据所述第四d触发器的数据输入端接收的所述第二时钟信号生成所述第三时钟信号；所述第五d触发器，用于在所述第五d触发器的置位端接收的所述参考时钟信号、以及所述第五d触发器的时钟输入端接收的所述控制时钟信号的控制下，根据所述第五d触发器的数据输入端接收的所述第三时钟信号生成所述第四时钟信号；
所述延时器，用于对所述参考时钟信号进行延时处理，生成延时参考时钟信号；则所述时间数字转换器，具体用于根据所述延时参考时钟信号与所述第一时钟信号，确定所述参考时钟信号的n个周期内，所述本地时钟信号的不完整周期中单位步长的第二数量。6.根据权利要求5所述的鉴频鉴相器，其特征在于，所述两相同步逻辑电路，还包括第一选择器，第二选择器以及第三选择器；所述两相同步逻辑电路的控制端连接至所述第一选择器的控制端、所述第二选择器的控制端以及所述第三选择器的控制端；所述第一选择器的第一输入端连接至所述延时器的输出端，所述第一选择器的第二输入端连接至所述第三d触发器的正向输出端，所述第二选择器的输出端连接至所述两相同步逻辑电路的第一输出端；所述第二选择器的第一输入端连接至所述第二d触发器的正向输出端，所述第二选择器的第二输入端连接至所述第四d触发器的正向输出端，所述第二选择器的输出端连接至所述两相同步逻辑电路的第二输出端；所述第三选择器的第一输入端连接至所述第四d触发器的正向输出端，所述第三选择器的第二输入端连接至所述第五d触发器的正向输出端，所述第三选择器的输出端连接至所述两相同步逻辑电路的第三输出端；所述两相同步逻辑电路，从所述两相同步逻辑电路的控制端接收所述鉴频鉴相逻辑电路生成的控制信号；所述第一选择器，在所述控制信号为第一电平时将所述延时参考信号通过所述两相同步逻辑电路的第一输出端传输至所述时间数字转换器的数据输入端；在所述控制信号为第二电平时将所述第二时钟信号通过所述两相同步逻辑电路的第一输出端传输至所述时间数字转换器的数据输入端；所述第二选择器，在所述控制信号为所述第一电平时将所述第一时钟信号通过所述两相同步逻辑电路的第二输出端传输至所述时间数字转换器的时钟输入端；在所述控制信号为所述第二电平时将所述第三时钟信号通过所述两相同步逻辑电路的第二输出端传输至所述时间数字转换器的时钟输入端；所述第三选择器，在所述控制信号为所述第一电平时将所述第三时钟信号通过所述两相同步逻辑电路的第三输出端传输至所述时间数字转换器的采样输入端；在所述控制信号为所述第二电平时将所述第四时钟信号通过所述两相同步逻辑电路的第三输出端传输至所述时间数字转换器的采样输入端。7.根据权利要求1-6任一项所述的鉴频鉴相器，其特征在于，所述计数器，还用于在所述鉴频鉴相逻辑电路生成的控制信号为第一电平时，根据所述第三时钟信号对所述第一数量进行采样，将所述第一数量存储于所述计数器中。8.根据权利要求1-6任一项所述的鉴频鉴相器，其特征在于，所述时间数字转换器，还用于在所述鉴频鉴相逻辑电路生成的控制信号为第一电平时，根据所述第三时钟信号对所述第二数量进行采样，将所述第二数量存储于所述时间数字转换器中。9.根据权利要求4-6任一项所述的鉴频鉴相器，其特征在于，所述时间数字转换器，还用于在所述控制信号为所述第二电平时，根据所述第四时钟信号对所述系数进行采样，将
所述系数存储于所述时间数字转换器中。10.根据权利要求1-9任一项所述的鉴频鉴相器，其特征在于，所述鉴频鉴相逻辑电路，还用于接收所述参考时钟信号，根据所述参考时钟信号生成控制信号，所述控制信号在所述参考时钟信号的第1个周期内为第二电平；所述控制信号在所述参考时钟信号的第2个周期至第n个周期内为第一电平。11.一种锁相环，其特征在于，所述锁相环包括滤波器，振荡电路以及如权利要求1-10任一项所述的鉴频鉴相器；所述鉴频鉴相器通过所述滤波器连接至所述振荡电路，所述振荡电路还连接至所述鉴频鉴相器；所述鉴频鉴相器，接收参考时钟信号、所述振荡电路生成的本地时钟信号以及目标时钟信号，根据所述参考时钟信号、所述本地时钟信号以及所述目标时钟信号，确定所述目标时钟信号与所述本地时钟信号在所述参考时钟信号的n个周期内的第三相位差，根据所述第三相位差生成电压控制信号；所述滤波器，接收所述电压控制信号，根据所述电压控制信号生成所述振荡电路的控制电压；所述振荡电路，接收所述控制电压，在所述控制电压的控制下调整所述振荡电路生成的所述本地时钟信号的频率。12.一种电子设备，其特征在于，所述电子设备包括印刷电路板，还包括：设置于所述印刷电路板上的如权利要求11所述的锁相环，或者设置于所述印刷电路板上的如权利要求1-10任一项所述的鉴频鉴相器。13.一种鉴频鉴相方法，其特征在于，包括：接收本地时钟信号和参考时钟信号；所述参考时钟信号的周期长度大于所述本地时钟信号的周期长度；在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第一个上升沿生成第一时钟信号，其中，所述第一时钟信号的上升沿不早于所述本地时钟信号的第一个上升沿；在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第二个上升沿生成第二时钟信号，其中，所述第二时钟信号的上升沿不早于所述本地时钟信号的第二个上升沿；在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第三个上升沿生成第三时钟信号，其中，所述第三时钟信号的上升沿不早于所述本地时钟信号的第三个上升沿；确定所述参考时钟信号的n个周期内，所述本地时钟信号的完整周期的第一数量，所述n为大于等于2的正整数；根据所述第二时钟信号与所述第三时钟信号确定系数，所述系数是所述时间数字转换器的单位步长与所述本地时钟信号的一个周期的长度的比例；还根据所述参考时钟信号与所述第一时钟信号，确定所述参考时钟信号的所述n个周期内，所述本地时钟信号的不完整周期中的单位步长的第二数量；根据所述第一数量、所述第二数量、以及所述系数，确定在所述参考时钟信号的所述n个周期内，所述参考时钟信号与所述本地时钟信号的第一相位差。14.根据权利要求13所述的鉴频鉴相方法，其特征在于，所述根据所述第一数量、所述第二数量、以及所述系数，确定在所述参考时钟信号的所述n个周期内，所述参考时钟信号
与所述本地时钟信号的第一相位差，具体包括：根据所述第二数量以及所述系数，确定所述第二数量对应的所述本地时钟信号的完整周期的第三数量；将所述第一数量加上所述第三数量，得到在所述参考时钟信号的所述n个周期内，所述本地时钟信号的完整周期的第四数量；根据所述参考时钟信号与所述第四数量，确定在所述参考时钟信号的所述n个周期内，所述参考时钟信号与所述本地时钟信号的第一相位差。15.根据权利要求14所述的鉴频鉴相方法，其特征在于，还包括：根据所述n个周期内的所述第四数量，以及下一个所述n个周期内的所述第四数量，确定第二相位差；根据所述第二相位差确定所述本地时钟信号的频率。16.根据权利要求13-15任一项所述的鉴频鉴相方法，其特征在于，所述接收本地时钟信号和参考时钟信号之后，还包括：在所述参考时钟信号的上升沿之后，根据所述本地时钟信号的第四个上升沿生成第四时钟信号，其中，所述第四时钟信号的上升沿不早于所述本地时钟信号的第四个上升沿。17.根据权利要求13所述的鉴频鉴相方法，其特征在于，所述接收本地时钟信号和参考时钟信号之后，包括：在所述参考时钟信号的控制下，根据第三电平生成使能信号；对接收的所述使能信号、所述本地时钟信号以及第四时钟信号进行或逻辑处理，生成控制时钟信号；在所述参考时钟信号、以及所述控制时钟信号的控制下，根据所述第三电平生成所述第一时钟信号；在所述参考时钟信号、以及所述控制时钟信号的控制下，根据所述第一时钟信号生成所述第二时钟信号；在所述参考时钟信号、以及所述控制时钟信号的控制下，根据所述第二时钟信号生成所述第三时钟信号；在所述参考时钟信号、以及所述控制时钟信号的控制下，根据所述第三时钟信号生成所述第四时钟信号；对所述参考时钟信号进行延时处理，生成延时参考时钟信号；则所述根据所述参考时钟信号与所述第一时钟信号，确定所述参考时钟信号的所述n个周期内，所述本地时钟信号的不完整周期中的单位步长的第二数量，具体包括：根据所述延时参考时钟信号与所述第一时钟信号，确定所述参考时钟信号的n个周期内，所述本地时钟信号的不完整周期中单位步长的第二数量。18.根据权利要求13-17任一项所述的鉴频鉴相方法，其特征在于，还包括：在控制信号为第一电平时，根据所述第三时钟信号对所述第一数量进行采样，将所述第一数量存储。19.根据权利要求13-17任一项所述的鉴频鉴相方法，其特征在于，还包括：在控制信号为第一电平时，根据所述第三时钟信号对所述第二数量进行采样，将所述第二数量存储。20.根据权利要求16或17所述的鉴频鉴相方法，其特征在于，还包括：在控制信号为第二电平时，根据所述第四时钟信号对所述系数进行采样，将所述系数存储。21.根据权利要求13-20任一项所述的鉴频鉴相方法，其特征在于，
还包括：接收所述参考时钟信号，根据所述参考时钟信号生成控制信号，所述控制信号在所述参考时钟信号的第1个周期内为第二电平；所述控制信号在所述参考时钟信号的第2个周期至第n个周期内为第一电平。22.一种计算机可读存储介质，其特征在于，包括计算机指令，当所述计算机指令在电子设备上运行时，使得所述电子设备执行如上述权利要求13-21任一项所述的鉴频鉴相方法。23.一种计算机程序产品，其特征在于，当所述计算机程序产品在电子设备上运行时，使得所述电子设备执行如上述权利要求13-21任一项所述的鉴频鉴相方法。

技术总结
本申请提供一种鉴频鉴相器、锁相环以及电子设备，涉及集成电路技术领域，该鉴频鉴相器在进行鉴频鉴相处理时，相比传统方案消耗的时间要快至少一个数量级且精度更高。该鉴频鉴相器中，包括：两相同步逻辑电路、时间数字转换器、计数器以及鉴频鉴相逻辑电路，两相同步逻辑电路，接收本地时钟信号和参考时钟信号，计数器，确定参考时钟信号的n个周期内，本地时钟信号的完整周期的第一数量，时间数字转换器，确定系数以及参考时钟信号的n个周期内，本地时钟信号的不完整周期中的单位步长的第二数量；鉴频鉴相逻辑电路，根据第一数量、第二数量以及系数，确定在参考时钟信号的n个周期内，参考时钟信号与本地时钟信号的第一相位差。考时钟信号与本地时钟信号的第一相位差。考时钟信号与本地时钟信号的第一相位差。


技术研发人员：张津海
受保护的技术使用者：华为技术有限公司
技术研发日：2022.03.23
技术公布日：2023/10/8