一种自对准隔离方法、膜结构及芯片与流程

1.本发明属于半导体制造技术领域，尤其涉及一种自对准隔离方法、膜结构及芯片。


背景技术：

[0002] 随着相关器件规模增大，y方向线宽pitch面临诸多挑战：一方面，控制栅cg（control gate）源端缩小（shrink），导致自对准sac（self aligned contact）接触电阻变大；另一方面，自对准源端sas横向扩散深度约是漏drain端的2倍，膜结构不均衡；第三方面，控制栅cg宽度的减小使得器件单元源漏区（cell source/drain）之间存在电压穿透的风险，器件可靠性降低；此外，控制栅cg漏端侧墙spacer减少，导致其相关制程的工作窗口（window）受限。
[0003] 又鉴于相关技术中的自对准接触sac（self aligned contact）制程繁复，难于实现；加之其槽孔刻蚀的负载效应le（loading effect）严重，低氧/氮（oxide/nitride）选择比时，易出现封端氮化物（capped nitride）削角引起的控制栅cg（control gate）桥接（bridge）问题；而高氧/氮（oxide/nitride）选择比时，又易造成沟槽刻蚀停止/中止。


技术实现要素：

[0004]
本发明实施例公开了一种自对准隔离方法，包括第三阻挡层构造步骤；该第三阻挡层构造步骤介于第一在先制程和第五在后制程之间；其中，第一在先制程在工件衬底构造有第一浮栅区域和第二双阱区域；第五在后制程采用自对准接触过程sac构造工件的接触结构。
[0005] 具体地，其第三阻挡层构造步骤可在其第一浮栅区域和/或第二双阱区域采用封端氮化物capped nitride和/或间隔氮化物spacer nitride构造隔离结构；其中，隔离结构用作接触结构构造过程中刻蚀步骤的阻挡层；封端氮化物构造于第一浮栅区域和/或第二双阱区域远离工件衬底一端的沟槽内壁和/或槽被填充后的槽顶，其间隔氮化物构造于预设沟槽序列的侧墙。
[0006]
进一步地，该隔离结构还可设置有层间电介质ild沉积层和/或双侧墙结构；其双侧墙结构包括第一隔离层和第二隔离层；其第一隔离层和第二隔离层构造于沟槽序列之上；其沟槽序列至少包括第一沟槽、第二沟槽、第三沟槽。
[0007] 具体地，其沟槽序列可经由光刻及刻蚀过程构造于第一浮栅区域和/或第二双阱区域；其第一沟槽、第二沟槽、第三沟槽于刻蚀过程中穿透第四氮氧介质层、第三控制栅、第二ono介质层和第一浮栅，并以第三阈值电压调节区cvt为结束层；其第三阈值电压调节区cvt位于沟槽序列沟底部分还构造有第四轻掺杂漏区cldd；其中，其自对准接触过程于第三阈值电压调节区还可构造有第五p 型掺杂区sas-p和/或第六n 型掺杂区sas-n。
[0008]
进一步地，其第三阻挡层构造步骤还可进一步清除沟槽序列预设位置的侧墙并在打开的槽底和/或槽顶构造停止层；其停止层包括第一停止层和/或第二停止层。
[0009]
具体地，其停止层的材料可以采用硅化物，其硅化物可以是sab、sali；其中，sab为
sali块，sali为多晶硅化物与单晶硅化物。
[0010] 进一步地，其沟槽序列上构造有工件的第一字线wl（word line）、第二位线bl（bit line）和/或第三源带ss（source strap）；用于通过后续制程进行封装或连接相关的线路。
[0011] 其中，第一浮栅区域漏端drain构造有长方形接触结构，该封端氮化物capped nitride和/或间隔氮化物spacer nitride用于长方形接触结构刻蚀过程的阻挡层；其第五在后制程可采用自对准接触sac过程构造该长方形接触结构。
[0012]
具体地，其第一浮栅区域可用于构造基于浮栅的存储结构，其第二双阱区域可用于构造高低压器件结构。
[0013]
其中，第一浮栅区域于工件衬底上构造有第一深n阱dnw、第二高压p阱hvpw、第三阈值电压调节区cvt、第一浮栅fg、第二ono介质层、第三控制栅cg；其第二双阱区域于工件衬底上构造有低压器件阱区lvdw、高压器件阱区hvdw、高压栅结构hvgp、低压栅结构lvgp；其阱区和栅结构间可通过栅氧化层进行隔离。
[0014] 相应地，本发明实施例还公开了一种膜结构，包括工件衬底上第一浮栅区域和/或第二双阱区域采用封端氮化物capped nitride和/或间隔氮化物spacer nitride构造的隔离结构；其隔离结构用作预设接触结构构造过程中刻蚀步骤的阻挡层。
[0015]
其中，封端氮化物构造于第一浮栅区域和/或第二双阱区域远离工件衬底一端的沟槽内壁和/或槽被填充后的槽顶，其间隔氮化物构造于预设沟槽序列的侧墙；其接触结构采用自对准接触过程sac构造。
[0016]
进一步地，其隔离结构可以是层间电介质ild沉积层和/或双侧墙结构；其双侧墙结构至少包括第一隔离层和第二隔离层两层结构；其中，第一隔离层和第二隔离层构造于其沟槽序列之上；其沟槽序列至少包括第一沟槽、第二沟槽、第三沟槽。
[0017]
具体地，其沟槽序列可经由光刻及刻蚀过程构造于其第一浮栅区域和/或第二双阱区域；其第一沟槽、第二沟槽、第三沟槽于刻蚀过程中穿透第四氮氧介质层、第三控制栅、第二ono介质层和第一浮栅，并以第三阈值电压调节区cvt为结束层；其中，第三阈值电压调节区cvt位于沟槽序列沟底部分还构造有第四轻掺杂漏区cldd。
[0018] 进一步地，其自对准接触过程可在其第三阈值电压调节区构造第五p 型掺杂区sas-p和/或第六n 型掺杂区sas-n。
[0019]
进一步地，还可在清除沟槽序列预设位置的侧墙后，并可在打开的槽底和/或槽顶构造其停止层；其停止层包括第一停止层和/或第二停止层；其中：于沟槽序列上还可构造有工件的第一字线wl、第二位线bl和/或第三源带ss。
[0020]
具体地，其停止层的材料可采用硅化物，该硅化物可以是sab、sali；其中，sab为sali块，sali为多晶硅化物与单晶硅化物。
[0021] 进一步地，其第一浮栅区域漏端drain构造有长方形接触结构，其封端氮化物capped nitride和/或间隔氮化物spacer nitride用于该长方形接触结构刻蚀过程的阻挡层；该长方形接触结构采用自对准接触sac过程构造；其中，第一浮栅区域用于构造基于浮栅的存储结构，第二双阱区域用于构造高低压器件结构。
[0022]
具体地，其第一浮栅区域可在工件衬底上构造有第一深n阱dnw、第二高压p阱hvpw、第三阈值电压调节区cvt、第一浮栅fg、第二ono介质层、第三控制栅cg；其中，第二双
阱区域于工件衬底上还构造有低压器件阱区lvdw、高压器件阱区hvdw、高压栅结构hvgp、低压栅结构lvgp；阱区和栅结构间则可通过栅氧化层隔离。
[0023]
类似地，本发明实施例还公开了一种芯片，包括如上任一种的膜结构；其中，第一浮栅区域用于构造存储区线路/器件，第二双阱区域用于构造外围线路/器件。
[0024] 综上，本发明基于自对准源sas（self aligned source）架构，于漏端drain接触区ct（contact）以自对准接触sac工艺制备长方形接触区ct，以封端氮化物（capped nitride）和间隔氮化物（spacer nitride）作自对准隔离，在接触区ct的刻蚀过程中承担阻挡层，使得源/漏接触区的结构变得一致。
[0025] 其方法和产品避免了刻蚀过程中槽（trench）-孔（hole）间的负载效应le；在降低工艺难度的同时，因其字线wl（word line）上不存在硅化物（salicide），，可规避字线wl到接触区ct的桥接（bridge），增大了接触区ct到控制栅cg的工艺窗口；其轨道（rail）结构的源端，将侧墙分摊到了控制栅cg和漏drain，使得控制栅多晶硅无须过多收缩（shrink）；这使得其工艺兼容度高，更易于实现。
[0026]
需要说明的是，在本文中采用的“第一”、“第二”等类似的语汇，仅仅是为了描述技术方案中的各组成要素，并不构成对技术方案的限定，也不能理解为对相应要素重要性的指示或暗示；带有“第一”、“第二”等类似语汇的要素，表示在对应技术方案中，该要素至少包含一个。
附图说明
[0027]
为了更加清晰地说明本发明的技术方案，利于对本发明的技术效果、技术特征和目的进一步理解，下面结合附图对本发明进行详细的描述，附图构成说明书的必要组成部分，与本发明的实施例一并用于说明本发明的技术方案，但并不构成对本发明的限制。
[0028]
附图中的同一标号代表相同的部件，具体地：图1为相关技术中的nor flash版图结构示意图。
[0029]
图2为相关技术中自对准接触sas端与漏drain端植入implant扩散范围比较。
[0030] 图3为相关技术中穿透电压与控制栅cg（control gate）长度的关系曲线。
[0031] 图4为模拟bl to bl bridge电性参数(wat-wafer accept test) full map数据。
[0032] 图5为相关技术中自对准接触sac工艺下的nor flash版图结构示意图。
[0033]
图6为相关技术中sac工艺负载效应le下，孔洞（hole）发生桥接破坏结构示意图。
[0034]
图7为相关技术中sac工艺负载效应le下，沟槽（trench）刻蚀停/中止现象示意图。
[0035]
图8为本发明实施例版图结构示意图。
[0036]
图9为本发明实施例膜结构示意图一之控制栅cg沉积。
[0037]
图10为本发明实施例膜结构示意图二之光刻。
[0038]
图11为本发明实施例膜结构示意图三之封端氮化物nit构造。
[0039]
图12为本发明实施例膜结构示意图四之沟槽trench构造。
[0040]
图13为本发明实施例膜结构示意图五之轻掺杂区ldd。
[0041]
图14为本发明实施例膜结构示意图六之第一sas处理。
[0042] 图15为本发明实施例膜结构示意图七之双墙dual spacer构造。
[0043] 图16为本发明实施例膜结构示意图八之单元源/漏（cell s/d）构造。
[0044] 图17为本发明实施例膜结构示意图九之硅化物处理一，sab loop。
[0045] 图18为本发明实施例膜结构示意图十之硅化物处理二，sali loop。
[0046] 图19为本发明实施例膜结构示意图十一之硅化物处理三，cesl loop。
[0047]
图20为本发明实施例膜结构示意图之隔离结构，ilds。
[0048]
图21为本发明产品实施例电镜图。
[0049]
图22为相关技术中的自对准接触结构电镜图。
[0050]
图23为本发明方法实施例流程示意图。
[0051]
其中：001-相关技术中的自对准接触结构；010-字线wl（word line）；020-位线bl（bit line）；030-源带ss（source strap）；033-特征尺寸；040-自对准源接触sas（self-aligned source）ct（contact）；044-相关技术中的自对准源sas；050-扩散源；060-隔离区；070-漏接触drain ct（contact）；077-相关技术中的漏；080-源轨道sr（source-rail）；090-穿透电压；100-第一在先制程；110-相关sac结构的字线；120-相关sac结构的位线；130-相关sac结构的源接触sct（source contact）；133-相关sca结构的特征尺寸；150-相关sca结构的扩散区；160-相关sca结构的隔离区；170-相关sca结构的漏接触dct；188-负载效应之顶端削角导致的桥接；199-负载效应之沟槽刻蚀中止；300-第三阻挡层构造步骤；500-第五在后制程；801-第一浮栅区域；802-第二双阱区域；810-工件衬底；811-第一深n阱（dnw）；812-第二高压p阱（hvpw）；
813-第三阈值电压调节区（cvt）；821-第一沟槽；822-第二沟槽；823-第三沟槽；831-光阻（pr）；832-光源；851-低压器件阱区（lv device well）；852-高压器件阱区（hv device well）；853-第三单元源漏区（cell s/d）；854-第四轻掺杂漏区（cldd）；855-第五p型掺杂区（sas-p）；856-第六n型掺杂区（sas-n）；860-栅氧化层；861-第一隔离层；862-第二隔离层；871-第一浮栅（fg）；872-第二ono介质层；873-第三控制栅（cg）；874-第四氮氧介质层（nit）；881-高压栅结构（hv gp）；882-低压栅结构（lv gp）；891-第一停止层；892-第二停止层；909-封端氮化物显微结构；910-第一字线；920-第二位线；930-第三源带；933-实施例特征尺寸；940-第四自对准源区（长方形）接触；950-第五扩散区；960-第六隔离区；970-第七漏drain区（长方形）接触结构；991-膜结构；999-芯片。
实施方式
[0052]
下面结合附图和实施例，对本发明作进一步的详细说明。当然，下列描述的具体实施例只是为了解释本发明的技术方案，而不是对本发明的限定。此外，实施例或附图中表述的部分，也仅仅是本发明相关部分的举例说明，而不是本发明的全部。
[0053]
如图23所示的自对准隔离方法，包括第三阻挡层构造步骤300；其第三阻挡层构造步骤300介于第一在先制程100和第五在后制程500之间；其中，第一在先制程100在工件衬底810构造有如图9、图12、图16、图17、图20所示的第一浮栅区域801和第二双阱区域802。
[0054] 其中，第五在后制程500采用自对准接触过程sac构造工件的接触结构；第三阻挡层构造步骤300于第一浮栅区域801和/或第二双阱区域802采用封端氮化物909，即capped nitride和/或间隔氮化物spacer nitride构造隔离结构；其隔离结构用作接触结构构造过程中刻蚀步骤的阻挡层；其封端氮化物909构造于第一浮栅区域801和/或第二双阱区域802远离工件衬底810一端的沟槽内壁和/或槽被填充后的槽顶，其间隔氮化物构造于预设沟槽序列的侧墙。
[0055]
进一步地，如图15、图20所示，其隔离结构包括层间电介质ild沉积层和/或双侧墙结构；其双侧墙结构包括第一隔离层861和第二隔离层862；第一隔离层861和第二隔离层862构造于沟槽序列之上；其沟槽序列至少包括如图12所示的第一沟槽821、第二沟槽822、第三沟槽823。
[0056]
其中，如图12、图13所示，沟槽序列经光刻及刻蚀过程构造于如上的第一浮栅区域801和/或第二双阱区域802；其第一沟槽821、第二沟槽822、第三沟槽823于刻蚀过程中穿透第四氮氧介质层874、第三控制栅873、第二ono介质层872和第一浮栅871，并以第三阈值电压调节区813，即cvt为结束层；其第三阈值电压调节区813位于沟槽序列沟底部分还构造有第四轻掺杂漏区854，即cldd。
[0057] 进一步地，如图14所示，其自对准接触过程于第三阈值电压调节区813还构造有第五p 型掺杂区855，即sas-p和/或第六n 型掺杂区856，即sas-n。
[0058]
进一步地，其第三阻挡层构造步骤300还在清除沟槽序列预设位置的侧墙后，在打开的槽底和/或槽顶构造有停止层；其停止层包括如图18、图19、图20所示的第一停止层891和第二停止层892。
[0059]
其中，停止层的材料包括硅化物，硅化物为sab、sali；sab为sali块，sali为多晶硅化物与单晶硅化物。
[0060] 进一步地，如图8所示，还在沟槽序列上构造有工件的第一字线910，即wl（word line）、第二位线920，即bl（bit line）和第三源带930，即ss（source strap）。
[0061] 此外，其第一浮栅区域801漏端drain构造有长方形接触结构970，封端氮化物909，即capped nitride和间隔氮化物spacer nitride用于长方形接触结构970刻蚀过程的阻挡层；其第五在后制程500采用自对准接触sac过程构造其长方形接触结构970。
[0062]
具体地，如图20所示的第一浮栅区域801用于构造基于浮栅的存储结构，第二双阱区域802用于构造高低压器件结构。
[0063]
其中，第一浮栅区域801于工件衬底810上构造有第一深n阱811、第二高压p阱812、第三阈值电压调节区813、第一浮栅871、第二ono介质层、第三控制栅873；其第二双阱区域802于工件衬底810上构造有低压器件阱区851、高压器件阱区852、高压栅结构881、低压栅结构882；其阱区和栅结构间通过栅氧化层860隔离。
[0064] 相应地，如图21所示的膜结构991，包括如图20所示工件衬底810上第一浮栅区域801和/或第二双阱区域802采用封端氮化物909，即capped nitride和间隔氮化物spacer nitride构造的隔离结构。
[0065]
其中，隔离结构用作预设接触结构构造过程中刻蚀步骤的阻挡层；其封端氮化物909构造于第一浮栅区域801和第二双阱区域802远离工件衬底810一端的沟槽内壁和槽被填充后的槽顶，其间隔氮化物构造于预设沟槽序列的侧墙；其接触结构采用自对准接触过程sac构造。
[0066]
具体地，如图15、图20所示，其隔离结构包括层间电介质ild沉积层和双侧墙结构；该双侧墙结构包括第一隔离层861和第二隔离层862；该第一隔离层861和第二隔离层862构造于沟槽序列之上；其沟槽序列包括如图12所示的第一沟槽821、第二沟槽822、第三沟槽823。
[0067]
其中，沟槽序列经光刻及刻蚀过程构造于第一浮栅区域801和第二双阱区域802；其第一沟槽821、第二沟槽822、第三沟槽823于刻蚀过程中穿透第四氮氧介质层874、第三控制栅873、第二ono介质层872和第一浮栅871，并以第三阈值电压调节区813，即cvt为结束层；其第三阈值电压调节区813，即cvt位于沟槽序列沟底部分还构造有第四轻掺杂漏区854，即cldd。
[0068] 具体地，其自对准接触过程于第三阈值电压调节区813还构造有第五p 型掺杂区855，即sas-p和第六n 型掺杂区856，即sas-n。
[0069]
进一步地，如图18、图19所示，其膜结构还包括进一步清除沟槽序列预设位置的侧墙并在打开的槽底和/或槽顶后构造的停止层；其停止层包括第一停止层891和/或第二停止层892。
[0070]
其中，于沟槽序列上还构造有如图8所示工件的第一字线910、第二位线920和第三源带930。
[0071]
具体地，其停止层的材料包括硅化物，硅化物包括sab、sali；sab为sali块，sali为多晶硅化物与单晶硅化物。
[0072] 进一步地，如图8、图20所示，其第一浮栅区域801漏端drain构造有长方形接触结构970，其封端氮化物909，即capped nitride和间隔氮化物spacer nitride用于长方形接触结构970刻蚀过程的阻挡层。
[0073]
其中，其长方形接触结构970采用自对准接触sac过程构造；其第一浮栅区域801用于构造基于浮栅的存储结构，其第二双阱区域802用于构造高低压器件结构。
[0074]
具体地，如图20所示，其第一浮栅区域801于工件衬底810上构造有第一深n阱811、第二高压p阱812、第三阈值电压调节区813、第一浮栅871、第二ono介质层、第三控制栅873；其第二双阱区域802于工件衬底810上构造有低压器件阱区851、高压器件阱区852、高压栅结构881、低压栅结构882；其阱区和栅结构间通过栅氧化层860隔离。
[0075]
如图21所示的芯片999，包括如上任一项的膜结构991；其中，如图20所示的第一浮栅区域801用于构造存储区线路/器件，第二双阱区域802用于构造外围线路/器件。
[0076]
需要说明的是，上述实施例仅是为了更清楚地说明本发明的技术方案，本领域技术人员可以理解，本发明的实施方式不限于以上内容，基于上述内容所进行的明显变化、替换或替代，均不超出本发明技术方案涵盖的范围；在不脱离本发明构思的情况下，其它实施方式也将落入本发明的范围。

技术特征：
1. 一种自对准隔离方法，其特征在于包括第三阻挡层构造步骤（300）；所述第三阻挡层构造步骤（300）介于第一在先制程（100）和第五在后制程（500）之间；其中：所述第一在先制程（100）在工件衬底（810）构造有第一浮栅区域（801）和第二双阱区域（802）；所述第五在后制程（500）采用自对准接触过程sac构造工件的接触结构；所述第三阻挡层构造步骤（300）于所述第一浮栅区域（801）和/或所述第二双阱区域（802）采用封端氮化物（909）capped nitride和/或间隔氮化物spacer nitride构造隔离结构；所述隔离结构用作所述接触结构构造过程中刻蚀步骤的阻挡层；所述封端氮化物（909）构造于所述第一浮栅区域（801）和/或所述第二双阱区域（802）远离所述工件衬底（810）一端的沟槽内壁和/或槽被填充后的槽顶，所述间隔氮化物构造于预设沟槽序列的侧墙。2.如权利要求1所述的自对准隔离方法，其中：所述隔离结构包括层间电介质ild沉积层和/或双侧墙结构；所述双侧墙结构包括第一隔离层（861）和第二隔离层（862）；所述第一隔离层（861）和所述第二隔离层（862）构造于所述沟槽序列之上；所述沟槽序列至少包括第一沟槽（821）、第二沟槽（822）、第三沟槽（823）。3.如权利要求2所述的自对准隔离方法，其中：所述沟槽序列经光刻及刻蚀过程构造于所述第一浮栅区域（801）和/或所述第二双阱区域（802）；所述第一沟槽（821）、所述第二沟槽（822）、所述第三沟槽（823）于刻蚀过程中穿透第四氮氧介质层（874）、第三控制栅（873）、第二ono介质层（872）和第一浮栅（871），并以第三阈值电压调节区（813）cvt为结束层；所述第三阈值电压调节区（813）cvt位于所述沟槽序列沟底部分还构造有第四轻掺杂漏区（854）cldd。4. 如权利要求3所述的自对准隔离方法，其中：所述自对准接触过程于所述第三阈值电压调节区（813）还构造有第五p 型掺杂区（855）sas-p和/或第六n 型掺杂区（856）sas-n。5.如权利要求2、3或4中任一项所述的自对准隔离方法，其中：所述第三阻挡层构造步骤（300）还进一步清除所述沟槽序列预设位置的侧墙并在打开的槽底和/或槽顶构造停止层；所述停止层包括第一停止层（891）和/或第二停止层（892）。6.如权利要求5所述的自对准隔离方法，其中：所述停止层的材料包括硅化物，所述硅化物sab、sali；sab为sali块，sali为多晶硅化物与单晶硅化物。7.如权利要求1、2、3、4或6中任一项所述的自对准隔离方法，其中：于所述沟槽序列上构造有工件的第一字线（910）wl、第二位线（920）bl和/或第三源带（930）ss。8. 如权利要求7所述的自对准隔离方法，其中：所述第一浮栅区域（801）漏端drain构造有长方形接触结构（970），所述封端氮化物（909）capped nitride和/或所述间隔氮化物spacer nitride用于所述长方形接触结构（970）刻蚀过程的阻挡层；所述第五在后制程（500）采用自对准接触sac过程构造所述长方形接触结构（970）。9.如权利要求1、2、3、4、6或8中任一项所述的自对准隔离方法，其中：所述第一浮栅区域（801）用于构造基于浮栅的存储结构，所述第二双阱区域（802）用于构造高低压器件结构。10.如权利要求9所述的自对准隔离方法，其中：所述第一浮栅区域（801）于所述工件衬底（810）上构造有第一深n阱（811）dnw、第二高压p阱（812）hvpw、第三阈值电压调节区（813）cvt、第一浮栅（871）fg、第二ono介质层、第三控制栅（873）cg；所述第二双阱区域（802）于所述工件衬底（810）上构造有低压器件阱区（851）lvdw、高压器件阱区（852）hvdw、高压栅结构
（881）hvgp、低压栅结构（882）lvgp；阱区和栅结构间通过栅氧化层（860）隔离。11. 一种膜结构（991），包括工件衬底（810）上第一浮栅区域（801）和/或第二双阱区域（802）采用封端氮化物（909）capped nitride和/或间隔氮化物spacer nitride构造的隔离结构；所述隔离结构用作预设接触结构构造过程中刻蚀步骤的阻挡层；所述封端氮化物（909）构造于所述第一浮栅区域（801）和/或所述第二双阱区域（802）远离所述工件衬底（810）一端的沟槽内壁和/或槽被填充后的槽顶，所述间隔氮化物构造于预设沟槽序列的侧墙；所述接触结构采用自对准接触过程sac构造。12.如权利要求11所述的膜结构（991），其中：所述隔离结构包括层间电介质ild沉积层和/或双侧墙结构；所述双侧墙结构包括第一隔离层（861）和第二隔离层（862）；所述第一隔离层（861）和所述第二隔离层（862）构造于所述沟槽序列之上；所述沟槽序列至少包括第一沟槽（821）、第二沟槽（822）、第三沟槽（823）。13.如权利要求12所述的膜结构（991），其中：所述沟槽序列经光刻及刻蚀过程构造于所述第一浮栅区域（801）和/或所述第二双阱区域（802）；所述第一沟槽（821）、所述第二沟槽（822）、所述第三沟槽（823）于刻蚀过程中穿透第四氮氧介质层（874）、第三控制栅（873）、第二ono介质层（872）和第一浮栅（871），并以第三阈值电压调节区（813）cvt为结束层；所述第三阈值电压调节区（813）cvt位于所述沟槽序列沟底部分还构造有第四轻掺杂漏区（854）cldd。14. 如权利要求13所述的膜结构（991），其中：所述自对准接触过程于所述第三阈值电压调节区（813）还构造有第五p 型掺杂区（855）sas-p和/或第六n 型掺杂区（856）sas-n。15.如权利要求12、13或14中任一项所述的膜结构（991），还包括进一步清除所述沟槽序列预设位置的侧墙并在打开的槽底和/或槽顶构造的停止层；所述停止层包括第一停止层（891）和/或第二停止层（892）；其中：于所述沟槽序列上还构造有工件的第一字线（910）wl、第二位线（920）bl和/或第三源带（930）ss。16.如权利要求15所述的膜结构（991），其中：所述停止层的材料包括硅化物，所述硅化物包括sab、sali；sab为sali块，sali为多晶硅化物与单晶硅化物。17. 如权利要求11、12、13、14或16中任一项所述的膜结构（991），其中：所述第一浮栅区域（801）漏端drain构造有长方形接触结构（970），所述封端氮化物（909）capped nitride和/或所述间隔氮化物spacer nitride用于所述长方形接触结构（970）刻蚀过程的阻挡层；所述长方形接触结构（970）采用自对准接触sac过程构造；所述第一浮栅区域（801）用于构造基于浮栅的存储结构，所述第二双阱区域（802）用于构造高低压器件结构。18.如权利要求17所述的膜结构（991），其中：所述第一浮栅区域（801）于所述工件衬底（810）上构造有第一深n阱（811）dnw、第二高压p阱（812）hvpw、第三阈值电压调节区（813）cvt、第一浮栅（871）fg、第二ono介质层、第三控制栅（873）cg；所述第二双阱区域（802）于所述工件衬底（810）上构造有低压器件阱区（851）lvdw、高压器件阱区（852）hvdw、高压栅结构（881）hvgp、低压栅结构（882）lvgp；阱区和栅结构间通过栅氧化层（860）隔离。19.一种芯片（999），包括如权利要求11、12、13、14、16或18中任一项所述的膜结构（991）；其中，所述第一浮栅区域（801）用于构造存储区线路/器件，所述第二双阱区域（802）用于构造外围线路/器件。

技术总结
本发明属于半导体制造技术领域，尤其涉及一种自对准隔离方法、膜结构及芯片；基于自对准源SAS（Self Aligned Source）架构，于漏端Drain接触区CT（ConTact）以SAC（Self Aligned Contact）工艺制备长方形接触区CT，以封端氮化物（Capped Nitride）和间隔氮化物（Spacer Nitride）作自对准隔离，在接触区CT的刻蚀过程中承担阻挡层，使得源/漏接触区的结构变得一致，避免了刻蚀过程中槽（Trench）-孔（Hole）间的负载效应LE（Loading Effect）；降低工艺难度的同时，因其字线WL（Word Line）上不存在硅化物（Salicide），可规避字线WL到接触区CT的桥接（Bridge），增大了接触区CT到控制栅CG（Control Gate）的工艺窗口；其轨道（Rail）结构的源端，将侧墙分摊到了控制栅CG和漏Drain，使得控制栅多晶硅无须过多收缩（Shrink）；其工艺兼容度高，更易于实现。更易于实现。更易于实现。


技术研发人员：杜怡行 顾林 陈华伦 王壮壮 姚春
受保护的技术使用者：华虹半导体（无锡）有限公司
技术研发日：2023.07.27
技术公布日：2023/10/7