半导体装置和半导体装置的制造方法与流程

半导体装置和半导体装置的制造方法
1.本技术享受以日本专利申请2022-47433号(申请日：2022年3月23日)为基础申请的优先权。本技术通过参照该基础申请来包含基础申请的全部内容。
技术领域
2.本发明的实施方式涉及一种半导体装置和半导体装置的制造方法。


背景技术：

3.在功率半导体的终止端构造中，有时在电极和配线等的金属膜上设置半绝缘性膜(sinsin膜:semi-insulating silicon nitride膜，半绝缘氮化硅膜)以确保耐压性。然而，存在以下担忧：在形成半绝缘性膜时金属膜中的金属与半绝缘性膜中的si发生反应，由此半绝缘性膜的导电率上升从而发生电极和配线的短路。


技术实现要素：

4.实施方式提供一种能够抑制半绝缘性膜的导电率的上升的半导体装置和半导体装置的制造方法。
5.根据一个实施方式，半导体装置具有半导体层、导电膜、第一绝缘膜以及第二绝缘膜。半导体层具有设置有半导体元件的元件区域和包围所述元件区域的末端区域。导电膜设置在所述元件区域上和所述末端区域上。第一绝缘膜在所述末端区域上以及所述元件区域的与所述末端区域相邻的部分上设置在所述导电膜上。第二绝缘膜设置在所述第一绝缘膜上，具有比所述第一绝缘膜的电阻率低且比所述导电膜的电阻率高的电阻率。
附图说明
6.图1是示出第一实施方式的半导体装置的俯视图。
7.图2a是示出第一实施方式的半导体装置的剖面图。
8.图2b是图2a的局部放大剖面图。
9.图3～图8是示出第一实施方式的半导体装置的制造方法的剖面图。
10.图9是示出第二实施方式的半导体装置的俯视图。
11.图10是示出第二实施方式的半导体装置的剖面图。
12.图11是示出第二实施方式的半导体装置的制造方法的剖面图。
13.图12是示出第三实施方式的半导体装置的剖面图。
具体实施方式
14.(第一实施方式)
15.下面，参照附图来说明本发明的第一实施方式。图1是示出第一实施方式的半导体装置1的俯视图。图2a是示出第一实施方式的半导体装置1的剖面图。图2a是图1的ii-ii剖面图。
16.下面，以第一导电型是n型、第二导电型是p型的情况为例来进行说明。另外，在下面的说明中，n-、n+、n、p-、p+、p的标记表示各导电型中的杂质浓度的相对关系。即，+表示与n相比n型的杂质浓度相对高，n-表示与n相比n型的杂质浓度相对低。另外，p+表示与p相比p型的杂质浓度相对高，p-表示与p相比p型的杂质浓度相对低。此外，也有时将n+型、n-型仅记载为n型，将p+型、p-型仅记载为p型。
17.第一实施方式的半导体装置1例如能够应用于igbt(insulated gate bipolar transistor，绝缘栅双极型晶体管)。半导体装置1也可以应用于frd(fast recovery diode，快恢复二极管)(参照图12)。如图2a所示，半导体装置1具有半导体层2、层间绝缘膜3、导电膜4、第一绝缘膜5、sinsin膜(第二绝缘膜)6、sin膜7(第三绝缘膜)以及集电极电极8。导电膜4具有发射极电极41、栅极配线42以及场板43。
18.在下面的说明中，将从集电极电极8朝向半导体层2的方向设为z方向(第一方向)。另外，将与z方向正交的方向设为x方向(第二方向)、将与x方向及z方向正交的方向设为y方向(第三方向)。图1所示的半导体装置1示出了x-y平面的剖面图。图2a和图2b所示的半导体装置1示出了x-z平面的剖面图。此外，x方向、y方向以及z方向在本实施方式中以正交关系示出，但是不限定于正交，只要是相互相交的关系即可。下面，在说明中将从集电极电极8朝向半导体层2的方向称为“上”，将其相反方向称为“下”。
19.如图1所示，半导体层2具有元件区域r1和末端区域r2，该元件区域r1设置有半导体元件(在第一实施方式中，为具有半导体层2、后述的栅极电极23、发射极电极41以及集电极电极8的晶体管)，该末端区域r2包围元件区域r1。半导体层2包含n型杂质。如图2a所示，在半导体层2的元件区域r1之上，设置有包含比半导体层2的n型杂质的浓度(n-)高的浓度(n)的n型杂质的杂质层(阻挡层)21。将与半导体层2相比n型杂质浓度高的阻挡层21设置在发射极电极41侧，由此在半导体装置1处于接通状态时，半导体层2之中的空穴向发射极电极41的排出受到限制。因而，半导体层2的发射极电极41侧的载流子浓度变高。因此，半导体装置1的接通电阻减少。此外，在本实施方式中，即使不设置杂质层21也能够实施。在杂质层21之上设置有包含p型杂质的阱层22。
20.图2b是图2a的局部放大剖面图。在图2b中，在半导体层2和设置于半导体层2的杂质区域，图示有各自的导电型。如图2b所示，在阱层22之上，有选择地设置有包含n型杂质的发射极层221以及包含p型杂质的接触层222。在元件区域r1，发射极层221及接触层222与发射极电极41进行欧姆接触。更具体地说，发射极层221和接触层222经由贯通层间绝缘膜3的发射极电极41的接触部41c来与发射极电极41进行欧姆接触。另外，在半导体层2的元件区域r1，设置有从半导体层2的上表面贯通阱层22和杂质层21而到达半导体层2内(即漂移区域)的栅极电极23。栅极电极23沿x方向隔开间隔地设置有多个。各栅极电极23沿y方向延伸。在栅极电极23的侧面设置有栅极绝缘膜231。即，在x方向上，栅极电极23经由栅极绝缘膜231来与阱层22接触。在图示的例子中，栅极电极23还经由栅极绝缘膜231来与发射极层221的一部分、杂质层21、以及半导体层2的一部分接触。栅极电极23通过栅极绝缘膜231和后述的层间绝缘膜3来与发射极电极41电绝缘。此外，在图2a中，省略了栅极绝缘膜231的图示。
21.另外，在半导体层2之上，从元件区域r1的外缘到末端区域r2的内缘以包围元件区域r1的方式设置有包含p型杂质的保护环25。保护环25的p型杂质的浓度(p+)可以比阱层22
的p型杂质的浓度(p)高。通过设置保护环25，能够抑制在最外周的栅极电极23的底部发生电场集中，从而能够有效保持半导体装置1的耐压。
22.另外，在半导体层2之上的保护环25的外侧的末端区域r2，设置有包含比保护环25的p型杂质的浓度(p+)低的浓度(p-)的p型杂质的表面电场降低(resurf)区域26。表面电场降低区域26设置成包围元件区域r1。表面电场降低区域26与保护环25的外缘接触。通过设置表面电场降低区域26，能够缓和保护环25的外缘的电场，从而能够更有效地保持半导体装置1的耐压。
23.另外，在半导体层2之下设置有包含比半导体层2的n型杂质的浓度(n-)高的浓度(n)的n型杂质的缓冲层28。缓冲层28具有在半导体装置1处于断开状态时抑制耗尽层的延伸的功能。在缓冲层28之下设置有包含p型杂质的集电极层29。集电极电极8以与集电极层29接触的方式设置于半导体层2的下表面。集电极电极8与集电极层29电连接。
24.层间绝缘膜3以与半导体层2的上表面接触的方式局部地设置在半导体层2上。在图2a所示的例子中，除了设置有发射极电极41的接触部41c的位置、设置有后述的场板43的接触部43a的位置、以及设置有与半导体层2的上表面直接接触的部分的sinsin膜6的位置以外，层间绝缘膜3局部地设置在半导体层2上。层间绝缘膜3例如可以是氧化硅膜。
25.导电膜4具有发射极电极41、栅极配线42以及场板43。导电膜4设置在层间绝缘膜3之上和半导体层2之上。
26.发射极电极41设置于元件区域r1处的层间绝缘膜3上和半导体层2。发射极电极41具有设置于末端区域r2侧的外缘部分41a和设置于元件区域r1侧的中央部分41b。发射极电极41的外缘部分41a设置于层间绝缘膜3及半导体层2与后述的第一绝缘膜5之间。发射极电极41的中央部分41b的一部分在末端区域r2侧设置在后述的sin膜7之上。此外，如图2a所示，发射极电极41的外缘部分41a在z方向上的厚度比发射极电极41的中央部分41b在z方向上的厚度薄。发射极电极41例如是铝电极。
27.栅极配线42在末端区域r2设置在层间绝缘膜3上。栅极配线42离开发射极电极41而设置在发射极电极41的外侧。栅极配线42以沿着元件区域r1的外周缘包围元件区域r1的方式设置。栅极配线42在栅极电极23的y方向上的端部处与栅极电极23电连接。栅极配线42与未图示的栅极焊盘连接。栅极配线42通过层间绝缘膜3与发射极电极41电分离。栅极配线42例如是铝电极。
28.场板43在末端区域r2离开栅极配线42而设置在栅极配线42的外侧。场板43以沿着元件区域r1的外周缘包围元件区域r1的方式设置。场板43经由贯通层间绝缘膜3的接触部43a来与保护环25接触。场板43促进耗尽层在半导体层2的上表面的延伸。场板43例如是铝电极。
29.第一绝缘膜5设置在末端区域r2上以及元件区域r1的与末端区域r2相邻的部分处的导电膜4上。即，第一绝缘膜5设置在末端区域r2上和元件区域r1的外缘上。第一绝缘膜5例如是氧化硅膜。氧化硅膜也可以是四乙氧基硅烷膜(teos膜)。
30.sinsin膜6设置在第一绝缘膜5上。sinsin膜6是具有比第一绝缘膜5的电阻率低且比导电膜4的电阻率高的电阻率的半绝缘性的氮化硅膜。sinsin膜6的电阻率可以比半导体层2的漂移区的电阻率高。元件区域r1侧的sinsin膜6的侧壁6a在x方向上与发射极电极41连接(即接触)。sinsin膜6在导电膜4和第一绝缘膜5的外侧设置在末端区域r2上。即，
sinsin膜6设置在第一绝缘膜5上和半导体层2的比第一绝缘膜5远离元件区域r1的部分上。末端区域r2侧的sinsin膜6的端部例如与未图示的eqpr(equipotential ring，等电位环)电极连接。通过与发射极电极41连接，sinsin膜6保持为与发射极电极41相同的电位。由此，sinsin膜6能够缓和电场集中来更有效地保持半导体装置1的耐压。在远离元件区域r1的第一绝缘膜5的外侧的半导体层2上，sinsin膜6与半导体层2的上表面接触。即，第一绝缘膜5的外侧的sinsin膜6与半导体层2的上表面直接接触。通过使sinsin膜6与半导体层2直接接触，能够稳定地保持半导体装置1的耐压。
31.sin膜7设置在sinsin膜6上。第一绝缘膜5、sinsin膜6以及sin膜7在元件区域侧具有设置于发射极电极41的外缘部分41a与发射极电极41的中央部分41b的一部分之间的缘部。
32.接着，说明第一实施方式的半导体装置1的驱动方法。在元件区域r1，如果在对集电极电极8施加高电位、对发射极电极41施加低电位的状态下对栅极电极23施加阈值以上的控制电压，则在阱层22的与栅极绝缘膜231的界面附近形成反转层(n沟道)。通过形成反转层，电子从发射极层221经由反转层注入到半导体层2内，晶体管成为接通状态。此时，进一步地，空穴从集电极层29注入到半导体层2内，半导体层2的电阻减少。由此，电流从集电极电极8朝向发射极电极41流动。另一方面，当控制电压变得低于阈值时，阱层22的与栅极绝缘膜231的界面附近处形成的反转层消失。因此，从发射极层221向半导体层2的电子注入停止，从集电极层29向半导体层2内的空穴注入也停止。之后，电子从发射极层221向半导体层2的排出以及空穴从集电极层29向半导体层2内的排出继续，第一半导体层11耗尽化。由此，半导体装置1成为断开状态。
33.接着，说明第一实施方式的半导体装置1的制造方法。此外，在下面的说明中，说明半导体层2的上表面侧的构造的制造方法，省略下表面侧的构造的制造方法的说明。
34.图3是示出第一实施方式的半导体装置1的制造方法的剖面图。此外，在图3中，已经形成了半导体层2和杂质区域。首先，如图3所示，在半导体层2的上表面(即，杂质层22、25、26的上表面)形成层间绝缘膜3。层间绝缘膜3的形成例如通过化学气相沉积法(cvd法)来进行。在形成了层间绝缘膜3之后，对层间绝缘膜3进行加工，使得发射极层221的一部分、接触层222的一部分以及保护环25的一部分露出。层间绝缘膜3的加工例如通过将使用光刻法形成有图案的抗蚀膜作为掩模的蚀刻来进行。在对层间绝缘膜3进行了加工之后，在层间绝缘膜3之上、露出的半导体层2之上(即，发射极层221的一部分、接触层222的一部分以及保护环25的一部分之上)形成第一导电膜401。第一导电膜401的形成例如通过溅射来进行。
35.图4是示出继图3之后的第一实施方式的半导体装置1的制造方法的剖面图。在形成了第一导电膜401之后，例如实施将使用光刻法形成有图案的抗蚀膜作为掩模的蚀刻。具体地说，将第一导电膜401的位于元件区域r1与末端区域r2的边界附近的部分蚀刻，在元件区域r1形成发射极电极41的一部分。另外，在末端区域r2也同样地，将第一导电膜401的一部分蚀刻，在从元件区域r1朝向末端区域r2的方向上，以依次排列的方式形成栅极配线42、场板43。通过以上的工序，形成如图4所示的发射极电极41的一部分、栅极配线42以及场板43。此外，发射极电极41的最接近末端区域r2的一部分成为外缘部分41a。更进一步地，也将第一导电膜401的最外周、即比场板43靠末端侧的第一导电膜401蚀刻而使层间绝缘膜3露出，形成后述的直接附接sinsin膜6的区域。
36.图5是示出继图4之后的第一实施方式的半导体装置1的制造方法的剖面图。在对第一导电膜401进行了加工之后，如图5所示，在第一导电膜401上以及从第一导电膜401露出的层间绝缘膜3上形成第一绝缘膜5。
37.图6是示出继图5之后的第一实施方式的半导体装置1的制造方法的剖面图。在形成了第一绝缘膜5之后，如图6所示，对层间绝缘膜3和第一绝缘膜5进行加工，使得与后述的sinsin膜6的直接附接部分相当的范围的半导体层2的上表面(即，位于比场板43靠末端侧的半导体层2的上表面)露出。具体地说，首先，在第一绝缘膜5上形成抗蚀膜100。在形成了抗蚀膜100之后，在抗蚀膜100使用光刻法来形成使与后述的sinsin膜6的直接附接部分相当的范围的第一绝缘膜5露出的图案。在形成了图案之后，进行以形成有图案的抗蚀膜100为掩模的第一绝缘膜5和层间绝缘膜3的蚀刻。
38.图7是示出继图6之后的第一实施方式的半导体装置1的制造方法的剖面图。在对层间绝缘膜3和第一绝缘膜5进行了加工之后，用稀氢氟酸清洗半导体层2。在清洗了半导体层2之后，如图7所示，在第一绝缘膜5上和从第一绝缘膜5露出的表面电场降低区域26上和半导体层2的上表面上形成sinsin膜6。
39.在形成了sinsin膜6之后，在sinsin膜6上形成sin膜7。
40.图8是示出继图7之后的第一实施方式的半导体装置的制造方法的剖面图。在形成了sin膜7之后，如图8所示，对第一绝缘膜5、sinsin膜6以及sin膜7进行加工，使得比元件区域r1的外缘靠内侧的第一导电膜401露出。在对第一绝缘膜5、sinsin膜6以及sin膜7进行了加工之后，如图8所示，在元件区域r1上的露出的第一导电膜401上形成第二导电膜402。由此，形成导电膜4，形成发射极电极41。另外，此时，sinsin膜6的元件区域r1侧的侧壁6a与发射极电极41连接。
41.接着，说明实施方式所涉及的半导体装置的优点。在第一实施方式中，在sinsin膜6与第一导电膜401之间设置有第一绝缘膜5。通过设置有第一绝缘膜5，能够防止在形成sinsin膜6时，sinsin膜6的si与第一导电膜401的金属(例如，铝)发生反应而在sinsin膜6内形成导电率高的反应层。能够防止sinsin膜6的导电率的上升，由此能够防止导电膜4的短路(例如，发射极电极41与栅极配线42的短路)。
42.另外，以往，sinsin膜6的折射率越大、sinsin膜6的形成温度越高，则越会促进导电膜4的金属与sinsin膜6的si的反应。然而，根据第一实施方式，在导电膜4与sinsin膜6之间设置第一绝缘膜5，由此即使在sinsin膜6的折射率大、sinsin膜6的形成温度高的情况下，也能够防止sinsin膜6的导电率的上升。由此，能够采用高折射率(例如，3.0以上)的sinsin膜6，另外，作为sinsin膜6的形成温度或sinsin膜6的形成以后的热处理的温度，能够采用高的温度(例如，350℃以上)。因而，根据第一实施方式，能够增加所能够使用的sinsin膜6的折射率和热处理温度的选项，因此能够提高半导体装置1的设计的自由度。
43.另外，根据第一实施方式，将第一绝缘膜5设置成覆盖发射极电极41、栅极配线42、场板43、发射极电极41与栅极配线42之间的半导体层2、以及栅极配线42与场板43之间的半导体层2。由此，能够更有效地防止导电膜4的短路。
44.(第二实施方式)
45.接着，说明将sinsin膜6的上表面与发射极电极41连接的第二实施方式的半导体装置1。
46.图9是示出第二实施方式的半导体装置1的俯视图。图10是示出第二实施方式的半导体装置1的图9的x-x剖面图。图11是示出第二实施方式的半导体装置1的制造方法的剖面图。
47.如图11所示，在第二实施方式中，sin膜7设置在除元件区域r1侧的sinsin膜6的缘部的一部分以外的sinsin膜6上。sinsin膜6在元件区域r1侧的侧壁6a和sinsin膜6的缘部的一部分的上表面6b处与发射极电极41连接。此外，如图9所示，sinsin膜6的缘部的一部分的上表面6b具有沿着发射极电极41的外周方向(即，元件区域r1与末端区域r2的边界)的槽形状。此外，在图10所示的例子中，sinsin膜6的缘部的一部分的上表面6b向末端区域r2侧离开元件区域r1侧的sinsin膜6的侧壁6a。然而，不限定于图10的例子，也可以使与侧壁6a连续的上表面6b连接发射极电极41。能够通过将sin膜7形成为使元件区域r1侧的sin膜7的侧壁位于比元件区域r1侧的sinsin膜6的侧壁更靠末端区域r2侧的位置，来得到这种结构。
48.为了制造第二实施方式的半导体装置1，如图11所示，在形成第二导电膜402之前，对sin膜7进行加工，使得sinsin膜6的上表面6b局部地露出。具体地说，首先，在半导体层2上形成抗蚀膜200。在形成了抗蚀膜200之后，在抗蚀膜200使用光刻法来形成使相当于应该从sin膜7露出的sinsin膜6的上表面6b的范围(即，sinsin膜6的缘部的一部分)的sin膜7露出的图案。在形成了图案之后，进行以形成有图案的抗蚀膜200为掩模的sin膜7的蚀刻。
49.根据第二实施方式，能够使sinsin膜6与发射极电极41的连接面积变大，因此能够更有效地将sinsin膜6保持为与发射极电极41相同的电位。因而，根据第二实施方式，能够更有效地保持半导体装置1的耐压。
50.(第三实施方式)
51.图12作为第三实施方式的半导体装置1示出应用于frd的应用例。对于与第一及第二实施方式类似的结构部，使用与第一及第二实施方式相同的标记并省略详细的说明。对于第三实施方式的半导体装置1，在包含n型杂质的半导体层2(n层)的元件区域r1之上设置有包含p型杂质的杂质层201(p层)。杂质层201与构成导电膜4的至少一部分的阳极电极44进行欧姆接触。第一绝缘膜5设置在元件区域r1的与末端区域r2相邻的部分的阳极电极44的一部分上(即，阳极电极44的一部分与sinsin膜6之间)。在半导体层2的下端配置有阴极电极80。阴极电极80与半导体层2电连接。即，在第三实施方式中，在元件区域r1设置有具有半导体层2、阳极电极44以及阴极电极80的晶体管来作为半导体元件。其它结构基本上与第一及第二实施方式相同。此外，也可以与第一及第二实施方式同样地，在末端区域r2上设置构成导电膜的一部分的场板43，在场板43与sinsin膜6之间设置第一导电膜51。对于第三实施方式的半导体装置1，当向阳极电极44与阴极电极80之间施加正向电压时，正向电流从阳极电极44向阴极电极80流动。当向阳极电极44与阴极电极80之间施加反向电压时，从阴极电极80向阳极电极44流动的反向电流受到抑制。frd的半导体层2处的n层形成得厚，使得与通常的二极管相比反向恢复时间短，因此能够迅速地抑制反向电流。根据第三实施方式的半导体装置1，在应用于frd的情况下，也能够防止sinsin膜6的形成中的sinsin膜6的导电率的上升。
52.以上，说明了几个实施方式，但是这些实施方式仅作为例子而呈现，并不意图限定发明的范围。本说明书中说明的新的装置和方法能够以其它各种方式实施。另外，对于本说明书中说明的装置和方法的方式，能够在不脱离发明的宗旨的范围内进行各种省略、置换、
变更。所附的权利要求书以及与其等同的范围旨在包括发明的范围、主旨所包含的这样的方式、变形例。

技术特征：
1.一种半导体装置，具有：半导体层，其具有设置有半导体元件的元件区域和包围所述元件区域的末端区域；导电膜，其设置在所述元件区域上和所述末端区域上；第一绝缘膜，其在所述末端区域上以及所述元件区域的与所述末端区域相邻的部分上设置于所述导电膜上；以及第二绝缘膜，其设置在所述第一绝缘膜上，具有比所述第一绝缘膜的电阻率低且比所述导电膜的电阻率高的电阻率。2.根据权利要求1所述的半导体装置，其中，还具有第三绝缘膜，所述第三绝缘膜设置在除所述元件区域侧的所述第二绝缘膜的至少一部分以外的所述第二绝缘膜上，在所述元件区域侧的所述第二绝缘膜的侧壁和所述第二绝缘膜的至少一部分的上表面处，所述第二绝缘膜与所述导电膜连接。3.根据权利要求1所述的半导体装置，其中，还具有第三绝缘膜，所述第三绝缘膜设置在除所述元件区域侧的所述第二绝缘膜的缘部的至少一部分以外的所述第二绝缘膜上，在所述元件区域侧的所述第二绝缘膜的侧壁处，所述第二绝缘膜与所述导电膜连接。4.根据权利要求1至3中的任一项所述的半导体装置，其中，所述导电膜具有设置在所述元件区域上的第一电极。5.根据权利要求1至3中的任一项所述的半导体装置，其中，所述第二绝缘膜设置在所述第一绝缘膜上以及比所述第一绝缘膜远离所述元件区域的所述半导体层上，在远离所述元件区域的所述半导体层上，所述第二绝缘膜与所述半导体层接触。6.根据权利要求4所述的半导体装置，其中，所述导电膜还具有配线部，所述配线部以远离所述第一电极的方式设置在所述末端区域上，与设置于所述元件区域的第二电极连接。7.根据权利要求6所述的半导体装置，其中，所述第一绝缘膜设置在所述第一电极、所述配线部以及所述第一电极与所述配线部之间的所述半导体层之上。8.一种半导体装置的制造方法，包括：在半导体层的元件区域上和末端区域上形成第一导电膜，以形成电极的至少一部分的方式对所述第一导电膜进行加工，在加工后的所述第一导电膜上形成第一绝缘膜，在所述第一绝缘膜上形成第二绝缘膜，所述第二绝缘膜具有比所述第一绝缘膜的电阻率低且比所述第一导电膜的电阻率高的电阻率，去除所述第一绝缘膜的一部分和所述第二绝缘膜的一部分，使所述元件区域上的所述第一导电膜的一部分露出。9.根据权利要求8所述的半导体装置的制造方法，其中，还包括：在所述第二绝缘膜上形成第三绝缘膜，以在所述元件区域侧的所述第二绝缘膜的至少一部分处使所述第二绝缘膜的上表面
露出的方式对所述第三绝缘膜进行加工，以与所述元件区域侧的所述第二绝缘膜的侧壁及从所述第三绝缘膜露出的所述第二绝缘膜的上表面接触且在所述元件区域上与所述第一导电膜接触的方式，形成第二导电膜。

技术总结
实施方式提供一种能够抑制半绝缘性膜的导电率的上升的半导体装置和半导体装置的制造方法。根据一个实施方式，半导体装置具有半导体层、导电膜、第一绝缘膜以及第二绝缘膜。半导体层具有设置有半导体元件的元件区域和包围所述元件区域的末端区域。导电膜设置在所述元件区域上和所述末端区域上。第一绝缘膜在所述末端区域上以及所述元件区域的与所述末端区域相邻的部分上设置在所述导电膜上。所述第二绝缘膜设置在所述第一绝缘膜上，具有比所述第一绝缘膜的电阻率低且比所述导电膜的电阻率高的电阻率。率高的电阻率。率高的电阻率。


技术研发人员：井上绘美子 岸田基也 早濑茂昭 前多和诗
受保护的技术使用者：东芝电子元件及存储装置株式会社
技术研发日：2022.07.04
技术公布日：2023/10/7