一种集成电路芯片中单个三极管界面态缺陷的提取方法

1.本发明属于半导体材料与器件技术领域，具体涉及一种集成电路芯片中单个三极管界面态缺陷的提取方法。


背景技术：

2.目前普遍应用于各领域的硅基集成电路，大多是由双极工艺、cmos工艺以及bicmos工艺制造。硅基集成电路在制造或者应用过程中，受温度应力、电场应力或者暴露于辐射环境时，会在集成电路单个器件中引入界面态缺陷，造成整个芯片性能的衰减和退化，甚至失效。界面态是指存在于氧化层或钝化层中但非常接近si-sio2界面，能量处于硅禁带中可以与价带或者导带方便交换电荷的陷阱能级或者电荷态。界面态对双极型三极管的影响为基极电流上升，电流增益减小，漏电流增大；对mos器件的主要影响为阈值电压的漂移和泄漏电流增加，界面态缺陷会显著降低晶体管沟道迁移率。因此，研究集成电路芯片中单个器件的界面态对降低集成电路芯片的失效率、提高可靠性具有重要的意义。
3.目前针对mos器件的界面态提取方法已经较为成熟，如基于电流-电压(i-v)曲线的中带电压法、亚阈值摆幅法；基于电容-电压(c-v)曲线的准静态法、高频法、电荷泵法等。但对于双极型三极管而言，提取界面态的方法通常采用深能级瞬态谱(dlts)或者通过构建栅控晶体管glpnp后采用mos器件的中带电压法测试。dlts测试成本较高，且测试精度受衬底掺杂浓度的限制，不能很准确的提取集成电路芯片中单个三极管的界面态。而在集成电路中构建栅控晶体管，工艺实施难度大，可控性和一致性差。


技术实现要素：

4.为了解决现有技术中存在的上述问题，本发明提供了一种集成电路芯片中单个三极管界面态缺陷的提取方法。本发明要解决的技术问题通过以下技术方案实现：
5.一种集成电路芯片中单个三极管界面态缺陷的提取方法，包括以下步骤：
6.步骤10，获取对双极型集成电路芯片的裸芯片，刻蚀所述裸芯片的钝化层和氧化层至预设厚度，并确定目标三极管；
7.步骤20，通过微纳探针对所述目标三极管进行测试，获得电容-电压曲线，并确定所述目标三极管的开启电压v
t
；所述开启电压v
t
为积累区和耗尽区的交界处的电压值；
8.步骤30，以所述开启电压v
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压测试所述目标三极管的电容-频率曲线和电阻-频率曲线，并将所述电容-频率曲线中的电容最大值作为半导体电容值cs；所述多个不同的测试直流偏置电压为所述起始直流偏置电压与所述电容-电压曲线中耗尽区的多个电压值的多个预设比例递增值之和；
9.步骤40，根据所述电容-频率曲线的每个电容值、所述电阻-频率曲线的每个电阻值以及所述半导体电容值cs确定r
p
f的值，并确定r
p
f曲线；
10.步骤50，对所述r
p
f曲线进行非线性拟合，确定界面态陷阱时常数τ
it
和界面态陷阱浓度d
it
，并根据界面态陷阱时常数τ
it
计算界面态陷阱能级e
it
。
11.在本发明的一个实施例中，所述步骤10包括：
12.步骤11，通过红外光波段的气体激光器释放激光切割双极型集成电路芯片的封装外壳，对所述双极型集成电路芯片进行开盖处理，获得外露的裸芯片；
13.步骤12，通过反应离子蚀刻干法各向同性刻蚀所述裸芯片的钝化层和氧化层；
14.步骤13，通过聚焦离子束切割刻蚀后的裸芯片的金属引线截面，通过场发射电子显微镜观察金属引线截面的钝化层和氧化层的总厚度是否达到预设厚度；
15.若否，则重复步骤12直至金属引线截面的钝化层和氧化层的总厚度达到预设厚度；
16.步骤14，根据所述双极型集成电路芯片的集成电路版图确定目标三极管。
17.在本发明的一个实施例中，所述步骤12中，刻蚀气体为cf4和o2混合气体，其配比为1～3:1；刻蚀功率为60w～100w，刻蚀压力为250mtorr～350mtorr，刻蚀时间为30s～180s；
18.所述预设厚度为0.8μm～1.5μm。
19.在本发明的一个实施例中，所述步骤20包括：
20.步骤21，将微纳探针与所述目标三极管的金属电极连接；
21.步骤22，设置测试参数，对所述目标三极管进行测试，获得电容-电压曲线；
22.步骤23，将所述电容-电压曲线上积累区和耗尽区的交界处的电压值作为开启电压v
t
。
23.在本发明的一个实施例中，所述步骤22中的测试参数包括：测试电平值为30mvrms～50mvrms，测试频率为50khz、100khz、500khz、1mhz，扫描电压为-10v～10v。
24.在本发明的一个实施例中，所述步骤30包括：
25.步骤31，以所述开启电压v
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压，在预设测试频率区间内测试所述目标三极管的电容-频率曲线和电阻-频率曲线；
26.所述多个不同的测试直流偏置电压为所述电容-电压曲线中耗尽区的多个电压值的多个预设比例的递增值的每个递增值与所述起始直流偏置电压之和；
27.步骤32，将所述电容-频率曲线中的电容最大值作为半导体电容值cs。
28.在本发明的一个实施例中，所述r
p
f的值的计算公式为：
[0029][0030]
其中f为测试频率，cm表示所述电容-频率曲线的电容值，rm表示所述电阻-频率曲线的电阻值。
[0031]
8、根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤50包括：
[0032]
步骤51，将r
p
f的值和f分别作为因变量和自变量，界面态陷阱时常数τ
it
和界面态陷阱浓度d
it
作为拟合参数，通过对所述r
p
f曲线进行非线性拟合，获得拟合曲线；其中，q为电子电量；
[0033]
步骤52，在拟合曲线的r
p
f最小值处确定界面态陷阱浓度d
it
＝1/(πqr
p
f)，并在r
p
f最小值对应的f值确定界面态陷阱时常数τ
it
＝1/(2πf)；
[0034]
步骤53，根据界面态陷阱时常数τ
it
计算界面态陷阱能级e
it
；界面态陷阱能级e
it
的
计算公式为：
[0035]eit
＝ktln(aτ
it
)
[0036]
其中，k表示玻尔兹曼常数，t表示温度，a表示常数。
[0037]
本发明的有益效果：
[0038]
(1)在本发明的界面态缺陷提取方法中，测试双极型集成电路芯片内目标三极管的c-v曲线、c-f曲线和r-f曲线的方法简单易行，能快速、灵敏、简便易行的提取双极型集成电路芯片内三极管的界面态缺陷信息。
[0039]
(2)本发明提取的缺陷浓度精度能达到109cm-2
ev-1
，提高了界面态缺陷提取的准确性。
[0040]
(3)本发明提供的界面态提取方法可获得更多如陷阱时常数、陷阱能级等缺陷信息，对于双极型集成电路芯片内三极管的缺陷机理研究及可靠性评价具有较强的实际意义。
[0041]
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
[0042]
图1为本发明实施例提供的一种集成电路芯片中单个三极管界面态缺陷的提取方法的流程示意图；
[0043]
图2为本发明实施例提供的电容-电压(c-v)曲线图；
[0044]
图3a为本发明实施例提供的直流偏置电压为0.02v的电容-频率(c-f)曲线图；
[0045]
图3b为本发明实施例提供的直流偏置电压为0.02v的电阻-频率(r-f)曲线图；
[0046]
图3c为本发明实施例提供的直流偏置电压为0.02v的r
p
f拟合曲线图；
[0047]
图4a为本发明实施例提供的直流偏置电压为0.04v的电容-频率(c-f)曲线图；
[0048]
图4b为本发明实施例提供的直流偏置电压为0.04v的电阻-频率(r-f)曲线图；
[0049]
图4c为本发明实施例提供的直流偏置电压为0.04v的r
p
f拟合曲线图；
[0050]
图5a为本发明实施例提供的直流偏置电压为0.06v的电容-频率(c-f)曲线图；
[0051]
图5b为本发明实施例提供的直流偏置电压为0.06v的电阻-频率(r-f)曲线图；
[0052]
图5c为本发明实施例提供的直流偏置电压为0.06v的r
p
f拟合曲线图；
[0053]
图6a为本发明实施例提供的直流偏置电压为0.08v的电容-频率(c-f)曲线图；
[0054]
图6b为本发明实施例提供的直流偏置电压为0.08v的电阻-频率(r-f)曲线图；
[0055]
图6c为本发明实施例提供的直流偏置电压为0.08v的r
p
f拟合曲线图。
具体实施方式
[0056]
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
[0057]
如图1所示，一种集成电路芯片中单个三极管界面态缺陷的提取方法，包括以下步骤：
[0058]
步骤10，获取双极型集成电路芯片的裸芯片，刻蚀裸芯片的钝化层和氧化层至预设厚度，并确定目标三极管。具体地，本步骤的具体步骤包括步骤11-步骤14：
[0059]
步骤11，使用红外光波段的气体激光器释放激光切割双极型集成电路芯片的封装
外壳，对双极型集成电路芯片进行开盖处理，获得器件外露的裸芯片。
[0060]
步骤12，通过反应离子蚀刻(rie)干法各向同性刻蚀裸芯片的钝化层和氧化层；
[0061]
其中，刻蚀气体为cf4和o2混合气体，其配比为1～3:1；刻蚀功率为60w～100w，刻蚀压力为250mtorr～350mtorr，刻蚀时间为30s～180s。
[0062]
步骤13，通过聚焦离子束(fib)切割刻蚀后的裸芯片的金属引线截面，在切割过程中通过场发射电子显微镜(sem)观察金属引线截面的钝化层和氧化层的总厚度是否达到预设厚度；
[0063]
若没有达到预设厚度，则重复步骤12刻蚀直至金属引线截面的钝化层和氧化层的总厚度达到0.8μm～1.5μm。
[0064]
步骤14，根据双极型集成电路芯片的集成电路版图的信息与裸芯片进行对照，在裸芯片上确定出目标三极管。目标三极管为纵向三极管(vnpn)、横向三极管(lpnp)或衬底三极管(spnp)。
[0065]
后续步骤为针对单个目标三极管进行界面态缺陷的提取。
[0066]
步骤20，通过微纳探针对目标三极管进行测试，获得电容-电压曲线，并确定目标三极管的开启电压v
t
；开启电压v
t
为积累区和耗尽区的交界处的电压值；具体地，本步骤的具体步骤包括步骤21-步骤23：
[0067]
步骤21，将微纳探针与目标三极管的金属电极连接。微纳探针的直径为0.1-0.5μm，连接目标三极管的金属电极，保证良好接触，电阻率低于5μf/cm。
[0068]
步骤22，将测试电平值设置为30mvrms～50mvrms，测试频率为50khz，100khz、500khz、1mhz，设置扫描电压为-10v～10v，对目标三极管进行测试，获得电容-电压(c-v)曲线，如图2所示。
[0069]
步骤23，将电容-电压(c-v)曲线上积累区和耗尽区的交界处的电压值作为开启电压v
t
。积累区和耗尽区的交界处为从起始位置开始上翘位置对应的电压值。
[0070]
步骤30，以开启电压v
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压测试目标三极管的电容-频率曲线和电阻-频率曲线，并将电容-频率曲线中的电容最大值作为半导体电容值cs；多个不同的测试直流偏置电压为起始直流偏置电压与电容-电压曲线中耗尽区的多个电压值的多个预设比例递增值之和；具体地，本步骤的具体步骤包括步骤31-步骤32：
[0071]
步骤31，以开启电压v
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压下，在预设测试频率区间内测试目标三极管的电容-频率(c-f)曲线和电阻-频率(r-f)曲线；预设测试频率范围为20hz～1mhz。
[0072]
多个不同的测试直流偏置电压为电容-电压曲线中耗尽区的多个电压值的多个预设比例的递增值的每个递增值与起始直流偏置电压之和；
[0073]
具体地，电容-电压曲线中上升的曲线段对应电压范围为耗尽区的电压区间，以开启电压v
t
为起点，再依次在多个不同的测试直流偏置电压下进行测试。其中，多个不同的测试直流偏置电压为：在耗尽区电压区间中由小至大依次选取多个电压值vi～vn，并计算多个电压值vi～vn由小至大依次以10％递增得到递增值，例如，在耗尽区取8个电压值，递增值为10％*v1、20％*v2、
…
、80％*v8，每个递增值与开启电压v
t
之和为多个不同的测试直流偏置电压。
[0074]
步骤32，将电容-频率曲线中的电容最大值作为半导体电容值cs。
[0075]
步骤40，根据电容-频率曲线的每个电容值、电阻-频率曲线的每个电阻值以及半导体电容值cs确定r
p
f的值，并确定r
p
f曲线；
[0076]rp
f的值的计算公式为：
[0077][0078]
其中f为测试频率，cm表示电容-频率曲线的电容值，rm表示电阻-频率曲线的电阻值。
[0079]
步骤50，对r
p
f曲线进行非线性拟合，确定界面态陷阱时常数τ
it
和界面态陷阱浓度d
it
，并根据界面态陷阱时常数τ
it
计算界面态陷阱能级e
it
。本步骤的具体步骤包括步骤51-步骤53：
[0080]
步骤51，采用matlab或origin软件的数据拟合功能，将r
p
f的值和f分别作为因变量和自变量，界面态陷阱时常数τ
it
和界面态陷阱浓度d
it
作为拟合参数，通过公式对r
p
f曲线进行非线性拟合，获得r
p
f拟合曲线；其中，q为电子电量；
[0081]
步骤52，在拟合曲线的r
p
f最小值处确定界面态陷阱浓度d
it
＝1/(πqr
p
f)，并在r
p
f最小值对应的f值确定界面态陷阱时常数τ
it
＝1/(2πf)；；
[0082]
步骤53，根据界面态陷阱时常数τ
it
计算界面态陷阱能级e
it
；界面态陷阱能级e
it
的计算公式为：
[0083]eit
＝ktln(aτ
it
)
[0084]
其中，k表示玻尔兹曼常数，t表示温度，a表示常数。a表示与材料有关的常数，例如包括但不限于材料的俘获截面
×
导带有效密度
×
载流子迁移率。
[0085]
如图3a-3c所示，偏置电压为0.02v时界面态信息如下：
[0086][0087]
如图4a-4c所示，偏置电压为0.04v时界面态信息如下：
[0088][0089]
如图5a-5c所示，偏置电压为0.06v时界面态信息如下：
[0090][0091]
如图6a-6c所示，偏置电压为0.08v时界面态信息如下：
[0092][0093]
本发明不需要构建特殊结构，只需测试三级管的电容电压(c-v)曲线、电容-频率(c-f)、电阻-频率(r-f)曲线并进行数据处理即可提取三极管的界面态缺陷信息，简单易行，具有普适性。本发明不需要使用半导体制造技术中的沉积、光刻工艺，提高了测试效率，降低了测试的成本。本发明测试精度高，提取的界面陷阱信息全面。
[0094]
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
[0095]
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
[0096]
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
[0097]
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
[0098]
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任
何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
[0099]
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

技术特征：
1.一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，包括以下步骤：步骤10，获取双极型集成电路芯片的裸芯片，刻蚀所述裸芯片的钝化层和氧化层至预设厚度，并确定目标三极管；步骤20，通过微纳探针对所述目标三极管进行测试，获得电容-电压曲线，并确定所述目标三极管的开启电压v
t
；所述开启电压v
t
为积累区和耗尽区的交界处的电压值；步骤30，以所述开启电压v
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压测试所述目标三极管的电容-频率曲线和电阻-频率曲线，并将所述电容-频率曲线中的电容最大值作为半导体电容值c
s
；所述多个不同的测试直流偏置电压为所述起始直流偏置电压与所述电容-电压曲线中耗尽区的多个电压值的多个预设比例递增值之和；步骤40，根据所述电容-频率曲线的每个电容值、所述电阻-频率曲线的每个电阻值以及所述半导体电容值c
s
确定r
p
f的值，并确定r
p
f曲线；步骤50，对所述r
p
f曲线进行非线性拟合，确定界面态陷阱时常数τ
it
和界面态陷阱浓度d
it
，并根据界面态陷阱时常数τ
it
计算界面态陷阱能级e
it
。2.根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤10包括：步骤11，通过红外光波段的气体激光器释放激光切割双极型集成电路芯片的封装外壳，对所述双极型集成电路芯片进行开盖处理，获得外露的裸芯片；步骤12，通过反应离子蚀刻干法各向同性刻蚀所述裸芯片的钝化层和氧化层；步骤13，通过聚焦离子束切割刻蚀后的裸芯片的金属引线截面，通过场发射电子显微镜观察金属引线截面的钝化层和氧化层的总厚度是否达到预设厚度；若否，则重复步骤12直至金属引线截面的钝化层和氧化层的总厚度达到预设厚度；步骤14，根据所述双极型集成电路芯片的集成电路版图确定目标三极管。3.根据权利要求2所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤12中，刻蚀气体为cf4和o2混合气体，其配比为1～3:1；刻蚀功率为60w～100w，刻蚀压力为250mtorr～350mtorr，刻蚀时间为30s～180s；所述预设厚度为0.8μm～1.5μm。4.根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤20包括：步骤21，将微纳探针与所述目标三极管的金属电极连接；步骤22，设置测试参数，对所述目标三极管进行测试，获得电容-电压曲线；步骤23，将所述电容-电压曲线上积累区和耗尽区的交界处的电压值作为开启电压v
t
。5.根据权利要求4所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤22中的测试参数包括：测试电平值为30mvrms～50mvrms，测试频率为50khz、100khz、500khz、1mhz，扫描电压为-10v～10v。6.根据权利要求3所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤30包括：步骤31，以所述开启电压v
t
为起始测试直流偏置电压以及多个不同的测试直流偏置电压，在预设测试频率区间内测试所述目标三极管的电容-频率曲线和电阻-频率曲线；
所述多个不同的测试直流偏置电压为所述电容-电压曲线中耗尽区的多个电压值的多个预设比例的递增值的每个递增值与所述起始直流偏置电压之和；步骤32，将所述电容-频率曲线中的电容最大值作为半导体电容值c
s
。7.根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述r
p
f的值的计算公式为：其中f为测试频率，c
m
表示所述电容-频率曲线的电容值，r
m
表示所述电阻-频率曲线的电阻值。8.根据权利要求1所述的一种集成电路芯片中单个三极管界面态缺陷的提取方法，其特征在于，所述步骤50包括：步骤51，将r
p
f的值和f分别作为因变量和自变量，界面态陷阱时常数τ
it
和界面态陷阱浓度d
it
作为拟合参数，通过对所述r
p
f曲线进行非线性拟合，获得拟合曲线；其中，q为电子电量；步骤52，在拟合曲线的r
p
f最小值处确定界面态陷阱浓度d
it
＝1/(πqr
p
f)，并在r
p
f最小值对应的f值确定界面态陷阱时常数τ
it
＝1/(2πf)；步骤53，根据界面态陷阱时常数τ
it
计算界面态陷阱能级e
it
；界面态陷阱能级e
it
的计算公式为：e
it
＝ktln(aτ
it
)其中，k表示玻尔兹曼常数，t表示温度，a表示常数。

技术总结
本发明公开了一种集成电路芯片中单个三极管界面态缺陷的提取方法，包括以下步骤：步骤10，获取双极型集成电路芯片的裸芯片，刻蚀裸芯片的钝化层和氧化层并确定目标三极管；步骤20，通过微纳探针对目标三极管进行测试，获得电容-电压曲线和开启电压V


技术研发人员：张茂林 陶仁贤 李腾飞 张乐君 闫养希 张东岩
受保护的技术使用者：西安电子科技大学
技术研发日：2023.05.26
技术公布日：2023/10/11