半导体器件以及半导体存储器件的制作方法

半导体器件以及半导体存储器件
1.本技术享受以日本专利申请2022－47567号(申请日：2022年3月23日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的全部内容。
技术领域
2.本发明的实施方式涉及半导体器件以及半导体存储器件。


背景技术：

3.在氧化物半导体层形成沟道的氧化物半导体晶体管具备截止动作时的沟道泄漏电流极小这一优异的特性。因此，例如能够将氧化物半导体晶体管应用于动态随机访问存储器(dynamic random access memory(dram))的存储单元的开关晶体管。


技术实现要素：

4.本发明提供晶体管特性优异的半导体器件以及半导体存储器件。
5.实施方式的半导体器件具备：第1电极；第2电极；氧化物半导体层，其设置在所述第1电极与所述第2电极之间；栅电极，其将所述氧化物半导体层包围；以及栅极绝缘层，其设置在所述栅电极与所述氧化物半导体层之间，与所述第1电极分离，包含氮即n，从所述第1电极朝向所述第2电极的第1方向上的所述第1电极与所述栅极绝缘层之间的第1距离，比所述第1方向上的所述第1电极与所述栅电极之间的第2距离小。
附图说明
6.图1是第1实施方式的半导体器件的示意剖视图。
7.图2是第1实施方式的半导体器件的示意剖视图。
8.图3～图9是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视图。
9.图10是比较例的半导体器件的示意剖视图。
10.图11是第1实施方式的变形例的半导体器件的示意剖视图。
11.图12是第2实施方式的半导体器件的示意剖视图。
12.图13是第2实施方式的变形例的半导体器件的示意剖视图。
13.图14是第3实施方式的半导体器件的示意剖视图。
14.图15是第4实施方式的半导体存储器件的等效电路图。
15.图16是第4实施方式的半导体存储器件的示意剖视图。
16.标号说明
17.12
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第1电极
18.14
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第2电极
19.16
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氧化物半导体层
20.18
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栅电极
21.20
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栅极绝缘层
22.20a
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第1膜(第1区域)
23.20b
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第2膜(第2区域)
24.20x
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高浓度氮区域(第1区域)
25.20y
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低浓度氮区域(第2区域)
26.100
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晶体管(半导体器件)
27.200
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晶体管(半导体器件)
28.300
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晶体管(半导体器件)
29.400
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半导体存储器(半导体存储器件)
30.ca
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电容器
31.d1
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第1距离
32.d2
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第2距离
具体实施方式
33.以下，参照附图对本发明的实施方式进行说明。此外，在以下的说明中，对相同或者相似的部件等标记同一标号，关于说明过一次的部件等，有时适当省略其说明。
34.另外，本说明书中，为了方便，有时使用“上”或者“下”这样的用语。“上”或者“下”不过是表示附图内的相对的位置关系的用语，不是对相对于重力的位置关系进行规定的用语。
35.构成本说明书中的半导体器件和半导体存储器件的部件的化学组成的定性分析和定量分析例如可以通过二次离子质量分析法(secondary ion mass spectrometry：sims)、能量分散型x射线分光法(energy dispersive x－ray spectroscopy：edx)、卢瑟福背散射分析法(rutherford back－scattering spectroscopy：rbs)来进行。另外，构成半导体器件和半导体存储器件的部件的厚度、部件间的距离、结晶粒径等的测定例如可以使用透射型电子显微镜(transmission electron microscope：tem)。
36.(第1实施方式)
37.第1实施方式的半导体器件具备第1电极、第2电极、设置在第1电极与第2电极之间的氧化物半导体层、将氧化物半导体层包围的栅电极以及设置在栅电极与氧化物半导体层之间的栅极绝缘层，该栅极绝缘层与第1电极分离，并包含氮即n。并且，从第1电极朝向第2电极的第1方向上的第1电极与栅极绝缘层之间的第1距离比第1方向上的第1电极与栅电极之间的第2距离小。
38.图1和图2是第1实施方式的半导体器件的示意剖视图。图2是图1的aa’剖视图。在图1中，将上下方向称为第1方向。在图1中，将左右方向称为第2方向。第2方向与第1方向垂直。
39.第1实施方式的半导体器件具备晶体管100。晶体管100是在氧化物半导体形成沟道的氧化物半导体晶体管。晶体管100的栅电极设置为将被形成沟道的氧化物半导体层包围。晶体管100为所谓的环绕栅极晶体管(surrounding gate transistor(sgt))。晶体管100为所谓的纵型晶体管。
40.晶体管100具备第1电极12、第2电极14、氧化物半导体层16、栅电极18、栅极绝缘层
20、第1绝缘层24以及第2绝缘层26。栅极绝缘层20包括第1膜20a和第2膜20b。
41.第1膜20a为第1区域的一个例子。第2膜20b为第2区域的一个例子。
42.第1电极12作为晶体管100的源电极或者漏电极发挥功能。
43.第1电极12为导电体。第1电极12例如包含氧化物导电体或者金属。第1电极12例如为包含铟(in)、锡(sn)以及氧(o)的氧化物导电体。第1电极12例如为氧化铟锡。第1电极12例如为包含钨(w)、钼(mo)、铜(cu)、铝(al)、钛(ti)、镍(ni)、铂(pt)或者钽(ta)的金属。第1电极12例如为氮化钛或者硫化镍。
44.第1电极12例如也可以具有多个导电体的层叠构造。
45.第2电极14作为晶体管100的源电极或者漏电极发挥功能。从第1电极12朝向第2电极14的方向为第1方向。
46.第2电极14为导电体。第2电极14例如包含氧化物导电体或者金属。第2电极14例如为包含铟(in)、锡(sn)以及氧(o)的氧化物导电体。第2电极14例如为氧化铟锡。第2电极14例如为包含钨(w)、钼(mo)、铜(cu)、铝(al)、钛(ti)、镍(ni)、铂(pt)或者钽(ta)的金属。第2电极14例如为氮化钛或者硫化镍。
47.第2电极14例如也可以具有多个导电体的层叠构造。
48.第1电极12和第2电极14例如由相同的材料形成。第1电极12和第2电极14例如为包含铟(in)、锡(sn)以及氧(o)的氧化物导电体。第1电极12和第2电极14例如为氧化铟锡。
49.氧化物半导体层16设置在第1电极12与第2电极14之间。氧化物半导体层16与第1电极12相接。氧化物半导体层16与第2电极14相接。
50.氧化物半导体层16的第1方向上的长度例如为80nm以上且200nm以下。氧化物半导体层16的第2方向上的宽度例如为20nm以上且50nm以下。
51.氧化物半导体层16为氧化物半导体。氧化物半导体层16例如为无定形。
52.氧化物半导体层16例如包含从铟(in)、镓(ga)、硅(si)、铝(al)以及锡(sn)中选择的至少一种元素、锌(zn)以及氧(o)。氧化物半导体层16例如包含铟(in)、镓(ga)以及锌(zn)。氧化物半导体层16例如包含铟(in)、铝(al)以及锌(zn)。
53.氧化物半导体层16例如包含从钛(ti)、锌(zn)以及钨(w)中选择的至少一种元素。氧化物半导体层16例如包含氧化钛、氧化锌或者氧化钨。
54.氧化物半导体层16例如具有与第1电极12的化学组成和第2电极14的化学组成不同的化学组成。
55.氧化物半导体层16例如包含氧空位。氧化物半导体层16中的氧空位作为施主发挥功能。
56.在氧化物半导体层16的与栅电极18相对向的区域中形成在晶体管100的导通动作时成为电流路径的沟道。
57.栅电极18与氧化物半导体层16相对向。如图2所示，栅电极18将氧化物半导体层16包围。栅电极18设置在氧化物半导体层16的周围。
58.栅电极18例如为金属、金属化合物或者半导体。栅电极18例如包含钨(w)。
59.栅电极18的第1方向上的长度例如为20nm以上且100nm以下。
60.栅极绝缘层20设置在栅电极18与氧化物半导体层16之间。栅极绝缘层20设置为将氧化物半导体层16包围。栅极绝缘层20与氧化物半导体层16相接。
61.栅极绝缘层20与第1电极12分离。栅极绝缘层20在第1方向上与第1电极12分离。栅极绝缘层20与第2电极14相接。
62.第1方向上的第1电极12与栅极绝缘层20之间的第1距离(图1中的d1)比第1方向上的第1电极12与栅电极18之间的第2距离(图1中的d2)小。第1距离d1例如比栅极绝缘层20的第2方向上的厚度大。第1距离d1例如为5nm以上。第2距离d2与第1距离d1之差例如比栅极绝缘层的第2方向上的厚度大。
63.栅极绝缘层20包括第1膜20a和第2膜20b。第2膜20b设置在第1膜20a与氧化物半导体层16之间。第1膜20a设置在第2膜20b与栅电极18之间。
64.在第1方向上，在第1电极12与第2膜20b之间设置有第1膜20a。在第1方向上，在第1绝缘层24与第2膜20b之间设置有第1膜20a。
65.栅极绝缘层20包含氮(n)。
66.第1膜20a包含氮(n)。第2膜20b包含或者不包含氮(n)。第1膜20a的氮浓度比第2膜20b的氮浓度高。第1膜20a的氮浓度例如为第2膜20b的氮浓度的10倍以上。
67.第1膜20a例如为氮化膜或者氮氧化膜。第1膜20a例如包含氮化硅、氮氧化硅、氮化铝、氮氧化铝、氮化铪、氮氧化铪、氮化锆或者氮氧化锆。第1膜20a例如为氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜、氮化铪膜、氮氧化铪膜、氮化锆膜或者氮氧化锆膜。
68.第2膜20b例如为氧化膜或者氮氧化膜。第2膜20b例如包含氧化硅、氮氧化硅、氧化铝、氮氧化铝、氧化铪、氮氧化铪、氧化锆或者氮氧化锆。第1膜20a例如为氧化硅膜、氮氧化硅膜、氧化铝膜、氮氧化铝膜、氧化铪膜、氮氧化铪膜、氧化锆膜或者氮氧化锆膜。
69.例如，第1膜20a包含氮化硅，第2膜20b包含氧化硅。例如，第1膜20a为氮化硅膜，第2膜20b为氧化硅膜。
70.例如，第1膜20a包含氮氧化硅，第2膜20b包含氧化硅。例如，第1膜20a为氮氧化硅膜，第2膜20b为氧化硅膜。
71.例如，第1膜20a包含氮化铝，第2膜20b包含氧化硅。例如，第1膜20a为氮化铝膜，第2膜20b为氧化硅膜。
72.栅极绝缘层20的厚度例如为2nm以上且10nm以下。第2膜20b的厚度例如比第1膜20a的厚度厚。
73.第1绝缘层24设置在第1电极12与栅电极18之间。第1绝缘层24将氧化物半导体层16包围。第1绝缘层24例如将栅极绝缘层20包围。例如，在第1绝缘层24与氧化物半导体层16之间设置有栅极绝缘层20。
74.第1绝缘层24例如包含氧化物。第1绝缘层24例如包含氧化硅。第1绝缘层24例如为氧化硅层。
75.第2绝缘层26设置在栅电极18与第2电极14之间。第2绝缘层26将氧化物半导体层16包围。第2绝缘层26例如将栅极绝缘层20包围。例如，在第2绝缘层26与氧化物半导体层16之间设置有栅极绝缘层20。
76.第2绝缘层26例如包含氧化物。第2绝缘层26例如包含氧化硅。第2绝缘层26例如为氧化硅层。
77.接着，对第1实施方式的半导体器件的制造方法的一个例子进行说明。
78.图3～图9是表示第1实施方式的半导体器件的制造方法的一个例子的示意剖视
图。图3～图9分别表示与图1对应的截面。图3～图9是表示晶体管100的制造方法的一个例子的图。
79.首先，在未图示的基板上沿着第1方向按第1氧化铟锡膜31、第1氧化硅膜32、钨层33、第2氧化硅膜34的顺序层叠它们(图3)。第1氧化铟锡膜31、第1氧化硅膜32、钨层33以及第2氧化硅膜34例如通过化学气相沉积法(chemical vapor deposition法(cvd法))来形成。
80.第1氧化铟锡膜31最终成为第1电极12。第1氧化硅膜32的一部分最终成为第1绝缘层24。钨层33的一部分最终成为栅电极18。第2氧化硅膜34的一部分最终成为第2绝缘层26。
81.接着，从第2氧化硅膜34的表面将第2氧化硅膜34、钨层33贯通而形成除去了第1氧化硅膜32的一部分的开口部35(图4)。开口部35例如使用光刻法和反应离子刻蚀法(reactive ion etching法(rie法))来形成。
82.接着，在开口部35的内部形成氮化硅膜36(图5)。氮化硅膜36例如通过cvd法来形成。氮化硅膜36的一部分最终成为栅极绝缘层20的第1膜20a。
83.接着，在开口部35的内部形成第3氧化硅膜37(图6)。第3氧化硅膜37例如通过cvd法来形成。第3氧化硅膜37的一部分最终成为栅极绝缘层20的第2膜20b。
84.接着，对开口部35的底部的第3氧化硅膜37、氮化硅膜36以及第1氧化硅膜32进行蚀刻，使第1氧化铟锡膜31露出(图7)。也对第2氧化硅膜34的表面的第3氧化硅膜37和氮化硅膜36同时地进行蚀刻。第3氧化硅膜37、氮化硅膜36以及第1氧化硅膜32使用rie法来进行蚀刻。
85.接着，用氧化物半导体膜38将开口部35填埋。氧化物半导体膜38的一部分成为氧化物半导体层16。
86.氧化物半导体膜38例如包含铟(in)、镓(ga)以及锌(zn)。氧化物半导体膜38例如通过cvd法来形成。
87.接着，将氧化物半导体膜38的上部除去，使第2氧化硅膜34的表面露出(图8)。氧化物半导体膜38例如使用rie法来进行蚀刻、进行除去。
88.接着，形成第2氧化铟锡膜39(图9)。第2氧化铟锡膜39例如通过cvd法来形成。第2氧化铟锡膜39最终成为第2电极14。
89.通过以上的制造方法，制造图1和图2所示的晶体管100。
90.以下，对第1实施方式的半导体器件的作用和效果进行说明。
91.在氧化物半导体层形成沟道的氧化物半导体晶体管，具备截止动作时的沟道泄漏电流极小这一优异的特性。因此，例如能够将氧化物半导体晶体管应用于dram的存储单元的开关晶体管。通过将氧化物半导体晶体管应用于开关晶体管，dram的电荷保持特性提高。
92.图10为比较例的半导体器件的示意剖视图。图10是与第1实施方式的半导体器件的图1对应的图。
93.比较例的半导体器件为晶体管900。晶体管900为氧化物半导体晶体管。晶体管900与第1实施方式的晶体管100的不同点在于，栅极绝缘层20与第1电极12相接。
94.在比较例的晶体管900中，与第1实施方式的晶体管100同样地，栅极绝缘层20包括第1膜20a和第2膜20b。第1膜20a的氮浓度比第2膜20b的氮浓度高。
95.通过将氮浓度高的第1膜20a设置在第2膜20b与栅电极18之间，例如能够抑制栅电
极18所包含的金属进入栅极绝缘层20、栅极绝缘层20的泄漏电流增大、栅极绝缘层20的可靠性降低。另外，例如通过将氮浓度高的第1膜20a设置在第2膜20b与栅电极18之间，栅极绝缘层20的介电常数变高，晶体管900的导通电流增加。
96.另一方面，例如由氮浓度高的第1膜20a中的陷阱能级引起的泄漏电流有可能使晶体管900的截止泄漏电流增加。例如如图10中由虚线的箭头所示，由于栅极绝缘层20中的在第2电极14与第1电极12之间流动的泄漏电流，晶体管900的截止泄漏电流有可能会增加。另外，例如如图10中由虚线的箭头所示，由于栅极绝缘层20中的在栅电极18与第1电极12之间流动的泄漏电流，晶体管900的截止泄漏电流有可能会增加。另外，例如如图10中由虚线的箭头所示，由于栅极绝缘层20中的在栅电极18与第2电极14之间流动的泄漏电流，晶体管900的截止泄漏电流有可能会增加。
97.第1实施方式的晶体管100的栅极绝缘层20与第1电极12分离。因此，栅极绝缘层20中的在第2电极14与第1电极12之间流动的泄漏电流被抑制。另外，能够抑制栅极绝缘层20中的在栅电极18与第1电极12之间流动的泄漏电流。由此，晶体管100的截止泄漏电流降低。
98.从使截止泄漏电流降低这一观点出发，第1方向上的第1电极12与栅极绝缘层20之间的第1距离(图1中的d1)优选比栅极绝缘层20的第2方向上的厚度大。另外，从使截止泄漏电流降低这一观点出发，第1距离d1例如优选为5nm以上。
99.第1方向上的第1电极12与栅极绝缘层20之间的第1距离(图1中的d1)优选比第1方向上的第1电极12与栅电极18之间的第2距离(图1中的d2)小。通过介电常数高的栅极绝缘层20延伸到比栅电极18靠第1电极12一侧，施加于氧化物半导体层16的栅极边缘电场变大。因此，晶体管100的导通电流增加。
100.从增大施加于氧化物半导体层16的栅极边缘电场这一观点出发，第2距离d2与第1距离d1之差优选比栅极绝缘层的第2方向上的厚度大。另外，从增大施加于氧化物半导体层16的栅极边缘电场这一观点出发，第2距离d2与第1距离d1之差优选为5nm以上。
101.从抑制在栅极绝缘层20中流动的泄漏电流这一观点出发，第2膜20b的厚度优选比第1膜20a的厚度厚。换言之，从抑制在栅极绝缘层20中流动的泄漏电流这一观点出发，第1膜20a的厚度优选比第2膜20b的厚度薄。
102.(变形例)
103.图11是第1实施方式的变形例的半导体器件的示意剖视图。第1实施方式的变形例的半导体器件与第1实施方式的半导体器件的不同点在于，栅极绝缘层与第2电极分离。
104.第1实施方式的变形例的半导体器件具备晶体管101。晶体管101的栅极绝缘层20与第2电极14分离。在第1方向上，在栅极绝缘层20与第2电极14之间设置有氧化物半导体层16。
105.对于第1实施方式的变形例的半导体器件，例如能够通过在第1实施方式的半导体器件的制造方法中在对开口部35的底部的第3氧化硅膜37、氮化硅膜36以及第1氧化硅膜32进行蚀刻时使过蚀刻量增加，来进行制造(参照图7)。
106.根据变形例的晶体管101，能够抑制栅极绝缘层20中的在栅电极18与第2电极14之间流动的泄漏电流。由此，能够抑制晶体管101的截止泄漏电流。
107.以上，根据第1实施方式和变形例，能抑制晶体管的截止泄漏电流，实现晶体管特性优异的半导体器件。
108.(第2实施方式)
109.第2实施方式的半导体器件与第1实施方式的半导体器件的不同点在于，栅极绝缘层为单一的膜。以下，关于与第1实施方式重复的内容，有时省略一部分记述。
110.图12是第2实施方式的半导体器件的示意剖视图。图12是与第1实施方式的图1对应的图。
111.第2实施方式的半导体器件具备晶体管200。晶体管200为sgt。晶体管200为所谓的纵型晶体管。
112.晶体管200具备第1电极12、第2电极14、氧化物半导体层16、栅电极18、栅极绝缘层20、第1绝缘层24以及第2绝缘层26。栅极绝缘层20包括高氮浓度区域20x和低氮浓度区域20y。
113.高氮浓度区域20x为第1区域的一个例子。低氮浓度区域20y为第2区域的一个例子。
114.栅极绝缘层20设置在栅电极18与氧化物半导体层16之间。栅极绝缘层20设置为将氧化物半导体层16包围。栅极绝缘层20与氧化物半导体层16相接。
115.栅极绝缘层20与第1电极12分离。栅极绝缘层20在第1方向上与第1电极12分离。栅极绝缘层20与第2电极14相接。
116.第1方向上的第1电极12与栅极绝缘层20之间的第1距离(图1中的d1)比第1方向上的第1电极12与栅电极18之间的第2距离(图1中的d2)小。第1距离d1例如比栅极绝缘层20的第2方向上的厚度大。第1距离d1例如为5nm以上。第2距离d2与第1距离d1之差例如比栅极绝缘层的第2方向上的厚度大。
117.栅极绝缘层20包括高氮浓度区域20x和低氮浓度区域20y。低氮浓度区域20y设置在高氮浓度区域20x与氧化物半导体层16之间。高氮浓度区域20x设置在低氮浓度区域20y与栅电极18之间。
118.在第1方向上，在第1电极12与低氮浓度区域20y之间设置有高氮浓度区域20x。在第1方向上，在第1绝缘层24与低氮浓度区域20y之间设置有高氮浓度区域20x。
119.栅极绝缘层20为单一的膜。栅极绝缘层20包含氮(n)。
120.高氮浓度区域20x的氮浓度比低氮浓度区域20y的氮浓度高。栅极绝缘层20中的氮浓度的分布例如从氧化物半导体层16侧朝向栅电极18侧连续地变高。
121.栅极绝缘层20例如为氮氧化膜。栅极绝缘层20例如包含氮氧化硅、氮氧化铝、氮氧化铪或者氮氧化锆。栅极绝缘层20例如为氮氧化硅膜、氮氧化铝膜、氮氧化铪膜或者氮氧化锆膜。
122.栅极绝缘层20的厚度例如为2nm以上且10nm以下。
123.根据第2实施方式的晶体管200，通过与第1实施方式同样的作用，能够抑制在栅极绝缘层20中流动的泄漏电流。由此，晶体管200的截止泄漏电流降低。
124.(变形例)
125.图13是第2实施方式的变形例的半导体器件的示意剖视图。第2实施方式的变形例的半导体器件与第2实施方式的半导体器件的不同点在于，栅极绝缘层不具备第1区域和第2区域。
126.第2实施方式的变形例的半导体器件具备晶体管201。晶体管201的栅极绝缘层20
不包括高氮浓度区域20x和低氮浓度区域20y。晶体管201的栅极绝缘层20中的氮浓度例如具有均匀的分布。
127.根据变形例的晶体管201，能够抑制在栅极绝缘层20中流动的泄漏电流。由此，能够抑制晶体管201的截止泄漏电流。
128.以上，根据第2实施方式和变形例，能抑制晶体管的截止泄漏电流，实现晶体管特性优异的半导体器件。
129.(第3实施方式)
130.第3实施方式的半导体器件与第1实施方式的半导体器件的不同点在于：在与第1方向平行的截面中，第1电极与氧化物半导体层的界面的与第1方向正交的第2方向上的长度，比第2电极与氧化物半导体层的界面的第2方向上的长度短。以下，关于与第1实施方式重复的内容，有时省略一部分记述。
131.图14是第3实施方式的半导体器件的示意剖视图。图14是与第1实施方式的图1对应的图。
132.第3实施方式的半导体器件具备晶体管300。晶体管300为sgt。晶体管300为所谓的纵型晶体管。
133.晶体管300具备第1电极12、第2电极14、氧化物半导体层16、栅电极18、栅极绝缘层20、第1绝缘层24以及第2绝缘层26。栅极绝缘层20包括第1膜20a和第2膜20b。
134.第1膜20a为第1区域的一个例子。第2膜20b为第2区域的一个例子。
135.如图14所示，在与第1方向平行的截面中，第1电极12与氧化物半导体层16的界面的与第1方向正交的第2方向上的长度(图14中的lx)比第2电极14与氧化物半导体层16的界面的第2方向上的长度(图14中的ly)短。换言之，第2电极14与氧化物半导体层16的界面的第2方向上的长度ly比第1电极12与氧化物半导体层16的界面的第2方向上的长度lx长。在与第1方向平行的截面中，氧化物半导体层16的侧面具有正锥形状。
136.在与第1方向垂直的截面中，氧化物半导体层16的第2方向上的宽度例如从第2电极14朝向第1电极12变小。
137.通过使第2电极14与氧化物半导体层16的界面的第2方向上的长度ly比第1电极12与氧化物半导体层16的界面的第2方向上的长度lx长，第2电极14与氧化物半导体层16的接触面积变为比第1电极12与氧化物半导体层16的接触面积大。因此，例如能够减小第2电极14与氧化物半导体层16的接触电阻。
138.以上，根据第3实施方式，能抑制晶体管的截止泄漏电流，实现晶体管特性优异的半导体器件。
139.(第4实施方式)
140.第4实施方式的半导体存储器件具备第1实施方式的半导体器件和与第1电极或者第2电极电连接了的电容器。
141.第4实施方式的半导体存储器件为半导体存储器400。第4实施方式的半导体存储器件为dram。半导体存储器400将第1实施方式的晶体管100作为dram的存储单元的开关晶体管来使用。
142.以下，关于与第1实施方式重复的内容，省略一部分记述。
143.图15是第4实施方式的半导体存储器件的等效电路图。图15例示了存储单元mc为1
个的情况，但例如也可以呈阵列状设置有多个存储单元mc。
144.半导体存储器400具备存储单元mc、字线wl、位线bl以及板(plate)线pl。存储单元mc包括开关晶体管tr和电容器ca。在图15中，由虚线包围的区域为存储单元mc。
145.字线wl与开关晶体管tr的栅电极电连接。位线bl与开关晶体管tr的源电极、漏电极中的一方电连接。电容器ca的一方的电极与开关晶体管tr的源电极、漏电极中的另一方电连接。电容器ca的另一方的电极与板线pl连接。
146.存储单元mc通过在电容器ca中蓄积电荷来存储数据。数据的写入和读出通过使开关晶体管tr进行导通动作来进行。
147.例如，在对位线bl施加了所希望的电压的状态下，使开关晶体管tr进行导通动作，进行向存储单元mc的数据写入。
148.另外，例如使开关晶体管tr进行导通动作，对与蓄积于电容器的电荷量相应的位线bl的电压变化进行检测，进行存储单元mc的数据读出。
149.图16是第4实施方式的半导体存储器件的示意剖视图。图16表示半导体存储器400的存储单元mc的截面。
150.半导体存储器400包括硅基板10、开关晶体管tr、电容器ca、第1层间绝缘层50以及第2层间绝缘层52。
151.硅基板10例如为单晶硅。基板例如也可以为硅基板以外的半导体基板。基板例如也可以为绝缘基板。
152.开关晶体管tr具备第1电极12、第2电极14、氧化物半导体层16、栅电极18、栅极绝缘层20、第1绝缘层24以及第2绝缘层26。栅极绝缘层20包括第1膜20a和第2膜20b。第1膜20a为第1区域的一个例子。第2膜20b为第2区域的一个例子。
153.开关晶体管tr具有与第1实施方式的晶体管100同样的构造。
154.电容器ca设置在硅基板10与开关晶体管tr之间。电容器ca设置在硅基板10与第1电极12之间。电容器ca与第1电极12电连接。
155.电容器ca具备单元电极71、板(plate)电极72和电容器绝缘膜73。单元电极71与第1电极12电连接。单元电极71例如与第1电极12相接。
156.单元电极71和板电极72例如为氮化钛。电容器绝缘膜73例如具有氧化锆、氧化铝、氧化锆的层叠构造。
157.栅电极18例如与未图示的字线wl电连接。第2电极14例如与未图示的位线bl电连接。板电极72例如与未图示的板线pl连接。
158.半导体存储器400将截止动作时的沟道泄漏电流极小的氧化物半导体晶体管应用于开关晶体管tr。因此，实现电荷保持特性优异的dram。
159.特别是，通过栅极绝缘层20与电连接于单元电极71的第1电极12分离，能抑制蓄积于电容器ca的电荷在栅极绝缘层20中通过而跑到栅电极18。因此，半导体存储器400的电荷保持特性提高。
160.在第4实施方式中，以应用第1实施方式的晶体管的半导体存储器为例来进行了说明，但本发明的实施方式的半导体存储器也可以是应用第2实施方式或者第3实施方式的晶体管的半导体存储器。
161.在第4实施方式中，以单元电极与第1电极12电连接的半导体存储器为例来进行了
说明，但本发明的实施方式的半导体存储器也可以是单元电极与第2电极14电连接的半导体存储器。
162.电容器ca也可以是设置在开关晶体管tr上的构造。也可以是在硅基板10与电容器ca之间设置开关晶体管tr的构造。
163.以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。例如，也可以将一个实施方式的构成要素置换或者变更为其他实施方式的构成要素。这些实施方式及其变形包含在发明的范围、宗旨内，并且，包含在权利要求书记载的发明及其等同的范围内。

技术特征：
1.一种半导体器件，具备：第1电极；第2电极；氧化物半导体层，其设置在所述第1电极与所述第2电极之间；栅电极，其将所述氧化物半导体层包围；以及栅极绝缘层，其设置在所述栅电极与所述氧化物半导体层之间，与所述第1电极分离，包含氮即n，从所述第1电极朝向所述第2电极的第1方向上的所述第1电极与所述栅极绝缘层之间的第1距离，比所述第1方向上的所述第1电极与所述栅电极之间的第2距离小。2.根据权利要求1所述的半导体器件，所述第1距离比所述栅极绝缘层的厚度大。3.根据权利要求1所述的半导体器件，所述第2距离与所述第1距离之差比所述栅极绝缘层的厚度大。4.根据权利要求1所述的半导体器件，所述栅极绝缘层包括第1区域和第2区域，所述第2区域是所述氧化物半导体层与所述第1区域之间的区域，所述第1区域的氮浓度比所述第2区域的氮浓度高。5.根据权利要求4所述的半导体器件，在所述第1方向上，在所述第1电极与所述第2区域之间设置有所述第1区域。6.根据权利要求4所述的半导体器件，所述第1区域包含氮化硅，所述第2区域包含氧化硅。7.根据权利要求4所述的半导体器件，所述第2区域的厚度比所述第1区域的厚度厚。8.根据权利要求1所述的半导体器件，所述栅极绝缘层与所述第2电极相接。9.根据权利要求1所述的半导体器件，所述栅极绝缘层与所述第2电极分离。10.根据权利要求1所述的半导体器件，在与所述第1方向平行的截面中，所述第1电极与所述氧化物半导体层的界面的与所述第1方向正交的第2方向上的长度，比所述第2电极与所述氧化物半导体层的界面的所述第2方向上的长度短。11.一种半导体存储器件，具备：权利要求1所述的半导体器件；和电容器，其电连接于了所述第1电极或者所述第2电极。12.一种半导体器件，具备：第1电极；第2电极；氧化物半导体层，其设置在所述第1电极与所述第2电极之间；栅电极，其将所述氧化物半导体层包围；以及栅极绝缘层，其设置在所述栅电极与所述氧化物半导体层之间，与所述第1电极分离，
包括第1区域和第2区域，所述第2区域是所述第1区域与所述氧化物半导体层之间的区域，所述第1区域的氮浓度比所述第2区域的氮浓度高。13.根据权利要求12所述的半导体器件，在从所述第1电极朝向所述第2电极的第1方向上，在所述第1电极与所述第2区域之间设置有所述第1区域。14.根据权利要求12所述的半导体器件，所述第1区域包含氮化硅，所述第2区域包含氧化硅。15.根据权利要求12所述的半导体器件，所述第2区域的厚度比所述第1区域的厚度厚。16.根据权利要求12所述的半导体器件，从所述第1电极朝向所述第2电极的第1方向上的所述第1电极与所述栅极绝缘层之间的第1距离比所述栅极绝缘层的厚度大。17.根据权利要求12所述的半导体器件，所述栅极绝缘层与所述第2电极相接。18.根据权利要求12所述的半导体器件，所述栅极绝缘层与所述第2电极分离。19.根据权利要求12所述的半导体器件，在与从所述第1电极朝向所述第2电极的第1方向平行的截面中，所述第1电极与所述氧化物半导体层的界面的与所述第1方向正交的第2方向上的长度，比所述第2电极与所述氧化物半导体层的界面的所述第2方向上的长度短。20.一种半导体存储器件，具备：权利要求12所述的半导体器件；和电容器，其电连接于了所述第1电极或者所述第2电极。

技术总结
实施方式提供晶体管特性优异的半导体器件以及半导体存储器件。实施方式的半导体器件具备：第1电极；第2电极；氧化物半导体层，其设置在第1电极与第2电极之间；栅电极，其将氧化物半导体层包围；以及栅极绝缘层，其设置在栅电极与氧化物半导体层之间，与第1电极分离，包含氮(N)。并且，从第1电极朝向第2电极的第1方向上的第1电极与栅极绝缘层之间的第1距离比第1方向上的第1电极与栅电极之间的第2距离小。小。小。


技术研发人员：户田将也 石丸友纪 黄河 高桥恒太 松尾和展 落合隆文 本田彰司 虎谷健一郎 佐久间究 盐川太郎 冈岛睦
受保护的技术使用者：铠侠股份有限公司
技术研发日：2022.08.18
技术公布日：2023/10/11