半导体装置、半导体存储装置及半导体装置的制造方法与流程

半导体装置、半导体存储装置及半导体装置的制造方法
1.本技术以基于2022年3月24日提出申请的在先的日本特许申请第2022-048592号的优先权的利益为基础，并且，要求该利益，其内容整体通过引用而包含于此。
技术领域
2.实施方式涉及半导体装置、半导体存储装置及半导体装置的制造方法。


背景技术：

3.已知能够以非易失的方式存储数据的nand型闪速存储器。


技术实现要素：

4.一个实施方式抑制半导体装置的成本。
5.实施方式的半导体装置包括第1导电体、第2导电体、第1绝缘体、第1接触部以及第2接触部。第1导电体包括在第1方向上延伸的第1部分和第1焊盘部，第1焊盘部包括从第1部分的端部在与第1方向交叉的第2方向上延伸的部分。第2导电体包括在第1方向上延伸的第2部分、从第2部分的端部在第2方向上延伸的第3部分以及第2焊盘部，所述第2焊盘部包括从第3部分的端部在第1方向上延伸的部分。第2导电体与第1导电体分离地设置。第1绝缘体在第1方向上与第2焊盘部相邻。第1接触部与第1焊盘部连接。第2接触部与第2焊盘部连接。第1焊盘部包括在第1方向上相邻的第1子部分和第2子部分，第1子部分和第2子部分各自包括第1焊盘部的第2方向上的一端部分和另一端部分。第1子部分在所述第2方向上与第2焊盘部相邻，第2子部分在第2方向上与第1绝缘体相邻。第1焊盘部的第2子部分的沿着第2方向的长度比第1焊盘部的第1子部分的沿着第2方向的长度短。
6.根据上述的结构，能够抑制半导体装置的成本。
附图说明
7.图1是表示第1实施方式涉及的半导体存储装置的整体结构的一个例子的框图。
8.图2是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的电路结构的一个例子的电路图。
9.图3是表示第1实施方式涉及的半导体存储装置具备的行译码器模块的电路结构的一个例子的电路图。
10.图4是表示第1实施方式涉及的半导体存储装置具备的感测放大器模块的电路结构的一个例子的电路图。
11.图5是表示第1实施方式涉及的半导体存储装置的接合构造的概要的概略图。
12.图6是表示第1实施方式涉及的半导体存储装置的接合构造中的上晶片和下晶片的平面布局的一个例子的立体图。
13.图7是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列10的平面布局的一个例子的俯视图。
14.图8是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列10的存储区域中的详细的平面布局的一个例子的俯视图。
15.图9是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列10的存储区域中的剖面构造的一个例子的、沿着图8的ix-ix线的剖视图。
16.图10是表示第1实施方式涉及的半导体存储装置具备的存储柱(memory pillar)的剖面构造的一个例子的、沿着图9的x-x线的剖视图。
17.图11是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列10的引出区域中的详细的平面布局的一个例子的俯视图。
18.图12是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列10的引出区域中的剖面构造的一个例子的剖视图。
19.图13是表示第1实施方式涉及的半导体存储装置的剖面构造的一个例子的剖视图。
20.图14是表示第1实施方式涉及的半导体存储装置的接合部中的详细的剖面构造的一个例子的剖视图。
21.图15是表示第1实施方式涉及的半导体存储装置中的位线与感测放大器部的连接中所使用的布线的布局的一个例子的俯视图。
22.图16是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的详细的平面布局的一个例子的俯视图。
23.图17是表示第1实施方式涉及的半导体存储装置的制造方法的一个例子的流程图。
24.图18是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
25.图19是表示第1实施方式涉及的半导体存储装置的布线层m1中的构造的形成中途的剖面构造的一个例子的、沿着图18的xix-xix线的剖视图。
26.图20是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
27.图21是表示第1实施方式涉及的半导体存储装置的布线层m1中的构造的形成中途的剖面构造的一个例子的、沿着图20的xxi-xxi线的剖视图。
28.图22是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
29.图23是表示第1实施方式涉及的半导体存储装置的布线层m1中的构造的形成中途的剖面构造的一个例子的、沿着图22的xxiii-xxiii线的剖视图。
30.图24是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
31.图25是表示第1实施方式涉及的半导体存储装置的布线层m1中的构造的形成中途的剖面构造的一个例子的、沿着图25的xxv-xxv线的剖视图。
32.图26是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
33.图27是表示第1实施方式涉及的半导体存储装置的布线层m1中的构造的形成中途
的剖面构造的一个例子的、沿着图26的xxvii-xxvii线的剖视图。
34.图28是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
35.图29是表示第1实施方式涉及的半导体存储装置的布线层m1中的构造的形成中途的剖面构造的一个例子的、沿着图28的xxix-xxix线的剖视图。
36.图30是表示第1实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
37.图31是表示第1实施方式涉及的半导体存储装置的布线层m1中的构造的形成中途的剖面构造的一个例子的、沿着图30的xxxi-xxxi线的剖视图。
38.图32是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的详细的平面布局的一个例子的俯视图。
39.图33是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
40.图34是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
41.图35是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
42.图36是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
43.图37是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
44.图38是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
45.图39是表示第2实施方式涉及的半导体存储装置具备的存储单元阵列的存储区域中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。
46.图40是用于对线和间隔图案的线宽进行说明的概略图。
具体实施方式
47.以下，参照附图对各实施方式进行说明。各实施方式例示了用于对发明的技术思想进行具体化的装置、方法。附图是示意性的或者概念性的图。各附图的尺寸、比率等不限于必须与现实的相同。适当地省略了构成的图示。附加于俯视图的影线不一定与构成要素的材料、特性相关联。在本说明书中，对具有大致相同的功能和结构的构成要素附加了同一标号。被附加于参照标号的数字、字符等由相同的参照标号进行参照，并且，被使用于对相似的要素彼此进行区别。
48.[1]第1实施方式
[0049]
第1实施方式涉及在半导体装置中使用的布线的焊盘部的布局和形成方法。以下，作为第1实施方式涉及的半导体装置的一种，对第1实施方式涉及的半导体存储装置1进行说明。半导体存储装置1例如为能够以非易失的方式存储数据的nand型闪速存储器。
[0050]
[1-1]结构
[0051]
[1-1-1]半导体存储装置1的整体结构
[0052]
图1是表示第1实施方式涉及的半导体存储装置1的整体结构的一个例子的框图。如图1所示，半导体存储装置1能够由外部的存储控制器2进行控制。半导体存储装置1例如具备存储单元阵列10、输入输出电路11、逻辑控制器12、寄存器电路13、定序器14、驱动器电路15、行译码器模块16以及感测放大器模块17。
[0053]
存储单元阵列10是包括多个块blk0～blkn(“n”为1以上的整数)的存储电路。块blk是多个存储单元的集合。块blk包括多个页。“页”在nand型闪速存储器中与数据的读出和写入的单位对应。块blk例如与数据的擦除单位对应。在存储单元阵列10设置有多条位线bl0～blm(“m”为1以上的整数)和多条字线wl。各存储单元例如与一条位线和一条字线相关联。对各块blk分配了块地址。对各位线bl分配了列地址。对各字线wl分配了页地址。
[0054]
输入输出电路11是负责与存储控制器2之间的输入输出信号的收发的接口电路。输入输出信号例如包括数据dat、状态信息sts、地址信息add、命令cmd等。输入输出电路11能够在感测放大器模块17与存储控制器2的各个之间输入输出数据dat。输入输出电路11能够向存储控制器2输出从寄存器电路13传送来的状态信息sts。输入输出电路11能够向寄存器电路13输出从存储控制器2传送来的地址信息add和命令cmd的每一个。
[0055]
逻辑控制器12是基于从存储控制器2输入的控制信号来对输入输出电路11和定序器14的每一个进行控制的电路。例如，逻辑控制器12基于控制信号来控制定序器14，将半导体存储装置1设为使能(enable)。逻辑控制器12基于控制信号来对输入输出电路11通知输入输出电路11所接收到的输入输出信号为命令cmd、地址信息add等。逻辑控制器12基于控制信号，对输入输出电路11命令输入输出信号的输入或者输出。
[0056]
寄存器电路13是暂时性地存储状态信息sts、地址信息add以及命令cmd的电路。状态信息sts基于定序器14的控制而被进行更新，并被传送至输入输出电路11。地址信息add包括块地址、页地址、列地址等。命令cmd包括与半导体存储装置1的各种各样的动作有关的命令。
[0057]
定序器14是对半导体存储装置1整体的动作进行控制的控制器。定序器14基于存储于寄存器电路13的命令cmd和地址信息add，执行读出动作、写入动作、擦除动作等。
[0058]
驱动器电路15是生成在读出动作、写入动作、擦除动作等中使用的电压的电路。驱动器电路15向行译码器模块16、感测放大器模块17等供给所生成的电压。
[0059]
行译码器模块16是被使用于动作对象的块blk的选择、向字线wl等的布线的电压传输的电路。行译码器模块16包括多个行译码器rd0～rdn。行译码器rd0～rdn分别与块blk0～blkn相关联。
[0060]
感测放大器模块17是被使用于向各位线bl的电压传输、数据的读出的电路。感测放大器模块17包括多个感测放大器单元sau0～saum。感测放大器单元sau0～saum分别与多条位线bl0～blm相关联。
[0061]
此外，半导体存储装置1和存储控制器2的组合也可以构成一个半导体装置。作为这样的半导体装置，例如可举出如sd
tm
卡那样的存储卡、ssd(solid state drive，固态硬盘驱动器)等。
[0062]
[1-1-2]半导体存储装置1的电路结构
[0063]
接着，对第1实施方式涉及的半导体存储装置1的电路结构进行说明。
[0064]
(1：存储单元阵列10的电路结构)
[0065]
图2是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的电路结构的一个例子的电路图。图2示出存储单元阵列10所包括的多个块blk中的一个块blk。如图2所示，块blk例如包括5个串单元su0～su4。选择栅极线sgd0～sgd4以及sgs和字线wl0～wl7按各块blk设置。位线bl0～blm和源极线sl在多个块blk被共享。
[0066]
各串单元su包括多个nand串ns。多个nand串ns分别与位线bl0～blm(“m”为1以上的整数)相关联。即，各位线bl由在多个块blk间被分配了相同的列地址的nand串ns共享。各nand串ns连接在所关联的位线bl与源极线sl之间。各nand串ns例如包括存储单元晶体管mt0～mt7和选择晶体管st1以及st2。各存储单元晶体管mt具有控制栅极和电荷蓄积层，以非易失的方式保持(存储)数据。选择晶体管st1和st2各自被使用于串单元su的选择。
[0067]
在各nand串ns中，选择晶体管st1、存储单元晶体管mt7～mt0以及选择晶体管st2按该顺序被串联连接。具体而言，选择晶体管st1的漏极和源极分别与所关联的位线bl和存储单元晶体管mt7的漏极连接。选择晶体管st2的漏极和源极分别与存储单元晶体管mt0的源极和源极线sl连接。存储单元晶体管mt0～mt7串联连接在选择晶体管st1和st2之间。
[0068]
选择栅极线sgd0～sgd4分别与串单元su0～su4相关联。各选择栅极线sgd与所关联的串单元su所包括的多个选择晶体管st1各自的栅极连接。选择栅极线sgs与所关联的块blk所包括的多个选择晶体管st2各自的栅极连接。字线wl0～wl7分别与存储单元晶体管mt0～mt7各自的控制栅极连接。
[0069]
在同一串单元su内连接于共同的字线wl的多个存储单元晶体管mt的集合例如被称为“单元单位(cell unit)cu”。例如各存储单元晶体管mt存储1位数据的情况下的单元单位cu的存储容量被定义为“1页数据”。单元单位cu能根据各存储单元晶体管mt存储的数据的位数而具有2页数据以上的存储容量。
[0070]
此外，第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的电路结构也可以是其它结构。例如，各块blk包括的串单元su的数量、各nand串ns包括的存储单元晶体管mt和选择晶体管st1以及st2各个的数量可以设计为任意的数量。
[0071]
(2：行译码器模块16的电路结构)
[0072]
图3是表示第1实施方式涉及的半导体存储装置1具备的行译码器模块16的电路结构的一个例子的电路图。图3示出行译码器模块16与驱动器电路15以及存储单元阵列10的各个的连接关系、关于行译码器rd0～rdn中的行译码器rd0的详细的电路结构。如图3所示，各行译码器rd与驱动器电路15之间经由信号线cg0～cg7、sgdd0～sgdd4、sgsd、usgd以及usgs相连接。各行译码器rd和所关联的块blk之间经由字线wl0～wl7和选择栅极线sgs以及sgd0～sgd4相连接。
[0073]
以下，着眼于行译码器rd0，对行译码器rd的各要素与驱动器电路15以及块blk0的各个的连接关系进行说明。此外，对于其它行译码器rd的结构，除了所关联的块blk不同之外，与行译码器rd0是同样的。行译码器rd0例如包括晶体管tr0～tr19、传送栅极线tg和btg以及块译码器bd。
[0074]
晶体管tr0～tr19各自为高耐压的n型mos晶体管。晶体管tr0的漏极和源极分别连接于信号线sgsd和选择栅极线sgs。晶体管tr1～tr8各自的漏极分别连接于信号线cg0～cg7。晶体管tr1～tr8各自的源极分别连接于字线wl0～wl7。晶体管tr9～tr13各自的漏极
分别连接于信号线sgdd0～sgdd4。晶体管tr9～tr13各自的源极分别连接于选择栅极线sgd0～sgd4。晶体管tr14的漏极和源极分别连接于信号线usgs和选择栅极线sgs。晶体管tr15～tr19各自的漏极连接于信号线usgd。晶体管tr15～tr19各自的源极分别连接于选择栅极线sgd0～sgd4。晶体管tr0～tr13各自的栅极连接于传送栅极线tg。晶体管tr14～tr19各自的栅极连接于传送栅极线btg。
[0075]
块译码器bd是具有对块地址进行译码的功能的电路。块译码器bd基于块地址的译码结果，向传送栅极线tg和btg的各个施加预定的电压。具体而言，与所选择的块blk对应的块译码器bd分别向传送栅极线tg和btg施加“h(高)”电平和“l(低)”电平的电压。与非选择的块blk对应的块译码器bd分别向传送栅极线tg和btg施加“l”电平和“h”电平的电压。由此，信号线cg0～cg7的电压分别被传输至所选择的块blk的字线wl0～wl7，信号线sgdd0～sgdd4以及sgsd的电压分别被传输至所选择的块blk的选择栅极线sgd0～sgd4以及sgs，信号线usgd和usgs分别被传输至非选择的块blk的选择栅极线sgd和sgs。
[0076]
此外，行译码器模块16也可以是其它的电路结构。例如，行译码器模块16包括的晶体管tr的个数可以根据设置于各块blk的布线的条数来进行变更。信号线cg在多个块blk间被共享，因此，也可以被称为“全局字线”。字线wl按各块而设置，因此，也可以被称为“本地字线”。信号线sgdd和sgsd的各个在多个块blk间被共享，因此，也可以被称为“全局传送栅极线”。选择栅极线sgd和sgs的各个按各块而设置，因此，也可以被称为“本地传送栅极线”。
[0077]
(3：感测放大器模块17的电路结构)
[0078]
图4是表示第1实施方式涉及的半导体存储装置1具备的感测放大器模块17的电路结构的一个例子的电路图。图4提取并示出了一个感测放大器单元sau的电路结构。如图4所示，感测放大器单元sau例如包括感测放大器部sa、位线连接部blhu、锁存电路sdl、adl、bdl、cdl、ddl以及xdl和总线lbus。感测放大器部sa和锁存电路sdl、adl、bdl、cdl、ddl以及xdl构成为能够经由总线lbus收发数据。
[0079]
感测放大器部sa是被使用于基于了位线bl的电压的数据判定、向位线bl的电压施加的电路。感测放大器部sa当在读出动作时、控制信号stb被断言(assert)时，基于所关联的位线bl的电压，判定从所选择的存储单元晶体管mt读出的数据是为“0”、还是为“1”。锁存电路sdl、adl、bdl、cdl、ddl以及xdl各自为能够暂时性地保持数据的电路。锁存电路xdl被使用于感测放大器单元sau与输入输出电路11之间的数据dat的输入输出。锁存电路xdl也可以被作为高速缓冲存储器(cache memory)来使用。
[0080]
感测放大器部sa包括晶体管t0～t7、电容器cp和节点nd1、nd2、sen以及src。位线连接部blhu包括晶体管t8。锁存电路sdl包括反相器(inverter)iv0和iv1、晶体管t10和t11以及节点sinv和slat。晶体管t0为p型mos晶体管。晶体管t1～t8、t10以及t11各自为n型mos晶体管。晶体管t8为耐压比感测放大器部sa内的n型晶体管高的n型mos晶体管。
[0081]
晶体管t0的栅极连接于节点sinv。晶体管t0的源极连接于电源线。晶体管t0的漏极连接于节点nd1。节点nd1连接于晶体管t1和t2各自的漏极。晶体管t1和t2的源极分别连接于节点nd2和sen。节点nd2和sen分别连接于晶体管t3的源极和漏极。节点nd2连接于晶体管t4和t5各自的漏极。晶体管t5的源极连接于节点src。晶体管t5的栅极连接于节点sinv。节点sen连接于晶体管t6的栅极和电容器cp的一方的电极。晶体管t6的源极被接地。晶体管t7的漏极和源极分别连接于总线lbus和晶体管t6的漏极。晶体管t8的漏极连接于晶体管t4
的源极。晶体管t8的源极连接于布线bli。布线bli电连接于与该感测放大器单元sau相关联的位线bl。
[0082]
在晶体管t0的源极例如施加电源电压vdd。在节点src例如施加接地电压vss。在晶体管t1、t2、t3、t4以及t7各自的栅极分别输入控制信号blx、hll、xxl、blc以及stb。在晶体管t8的栅极输入控制信号bls。在电容器cp的另一方的电极施加时钟信号clk。
[0083]
反相器iv0的输入节点和输出节点分别连接于节点slat和sinv。反相器iv1的输入节点和输出分别连接于节点sinv和slat。晶体管t10的一端和另一端分别连接于节点sinv和总线lbus。在晶体管t10的栅极输入控制信号sti。晶体管t11的一端和另一端分别连接于节点slat和总线lbus。在晶体管t11的栅极输入控制信号stl。锁存电路sdl在节点slat保持数据，在节点sinv保持节点slat所保持的数据的反相数据。
[0084]
锁存电路adl、bdl、cdl、ddl以及xdl的电路结构与锁存电路sdl相似。例如，锁存电路adl在节点alat中保持数据，在节点ainv中保持其反相数据。并且，在锁存电路adl的晶体管t10的栅极输入控制信号ati，在锁存电路adl的晶体管t11的栅极输入控制信号atl。锁存电路bdl在节点blat中保持数据，在节点binv中保持其反相数据。并且，在锁存电路bdl的晶体管t10的栅极输入控制信号bti，在锁存电路bdl的晶体管t11的栅极输入控制信号btl。关于锁存电路cdl、ddl以及xdl也是同样的，因此，省略说明。
[0085]
此外，控制信号blx、hll、xxl、blc、stb、bls、sti以及stl和时钟信号clk的各个例如由定序器14生成。感测放大器模块17也可以是其它电路结构。例如，各感测放大器单元sau具备的锁存电路的个数可以根据存储单元晶体管mt存储的位数等而进行变更。感测放大器单元sau也可以具有能够执行简单的逻辑运算的运算电路。感测放大器模块17通过在各页的读出动作中适当地执行使用了锁存电路的运算处理，能够确定(判定)存储于存储单元晶体管mt的数据。
[0086]
[1-1-3]半导体存储装置1的构造
[0087]
接着，对第1实施方式涉及的半导体存储装置1的构造进行说明。在以下所参照的附图中，使用三维的正交坐标系。x方向与字线wl的延伸方向对应。y方向与位线bl的延伸方向对应。z方向与相对于被使用于形成半导体存储装置1的基板的表面的铅垂方向对应。本说明书中的“上下”基于沿着z方向的方向来定义，例如，从被作为基准的基板(晶片)远离的方向与正方向(上方)对应。
[0088]
(1：接合构造的概要)
[0089]
图5是表示第1实施方式涉及的半导体存储装置1的接合构造的概要的概略图。以下，参照图5，对半导体存储装置1的接合构造的概要进行说明。在以下，将对两片晶片进行接合的处理称为“接合处理”。将执行接合处理的装置称为“接合装置”。将在接合处理时配置在上侧的晶片称为“上晶片uw”。将在接合处理时配置在下侧的晶片称为“下晶片lw”。将通过接合处理接合了的两片晶片称为“接合晶片bw”。
[0090]
首先，准备包括上晶片uw的批(lot，批次)和包括下晶片lw的批(“批分配”)。然后，对包括上晶片uw的批和包括下晶片lw的批的各个执行前工序(“曝光处理”、“加工处理”等)，在上晶片uw和下晶片lw的各个形成半导体电路。上晶片uw中的多个曝光区域(shot)的配置和下晶片lw中的多个曝光区域的配置被设定为相同。
[0091]
在上晶片uw和下晶片lw各自的前工序完成之后，执行接合处理。接合处理是对上
晶片uw和下晶片lw的组进行接合的处理。具体而言，接合装置将上晶片uw的表面和下晶片lw的表面相互面对地配置。并且，接合装置对形成在上晶片uw的表面的图案和形成在下晶片lw的表面的图案的重合位置进行调整(对准，alignment)，使上晶片uw和下晶片lw的表面彼此接合。由此，形成接合晶片bw。此外，也可以在上晶片uw和下晶片lw的表面彼此接合之后执行热处理。
[0092]
然后，对接合晶片bw执行布线工序。布线工序包括除去上晶片uw的基板的工序、形成对于设置在上晶片uw的背面侧的布线的接触部的工序、形成被使用于半导体存储装置1与存储控制器2的连接的焊盘的工序、形成用于向半导体存储装置1供给电源的焊盘的工序等。布线工序完成后的接合晶片bw通过划片处理被分离为包括半导体存储装置1的芯片单位。由此，形成具有接合构造的半导体存储装置1。
[0093]
此外，在第1实施方式涉及的半导体存储装置1中，在上晶片uw形成有存储单元阵列10，在下晶片lw形成有输入输出电路11、逻辑控制器12、寄存器电路13、定序器14、驱动器电路15、行译码器模块16以及感测放大器模块17等。在以下，将包括存储单元阵列10的芯片也称为“存储芯片”。将包括用于对存储单元阵列10进行控制的外围电路的芯片也称为“cmos芯片”。“晶片的表面”与晶片具有的相对向的两个面中的形成有半导体电路的一侧的面对应。“晶片的背面”与晶片具有的相对向的两个面中的晶片的表面的相反侧的面对应。
[0094]
(2：半导体存储装置1的接合构造)
[0095]
图6是表示第1实施方式涉及的半导体存储装置1的接合构造中的上晶片和下晶片的平面布局的一个例子的立体图。图6概略地表示在上晶片uw与下晶片lw之间相对向的区域，示出将下晶片lw作为了基准的坐标轴。在本例中，上晶片uw与存储芯片对应，下晶片lw与mos芯片对应。如图6所示，上晶片uw的上侧的面和下侧的面分别与上晶片uw的背面bs和表面ts对应。下晶片lw的上侧的面和下侧的面分别与下晶片lw的表面ts和背面bs对应。上晶片uw的区域例如被分为存储区域mr、引出区域hr1和hr2以及输入输出区域ior1。下晶片lw的区域例如被分为感测放大器区域sr、外围电路区域peri、传送区域xr1和xr2以及输入输出区域ior2。
[0096]
存储区域mr被使用于存储数据，包括多个nand串ns。引出区域hr1和hr2在x方向上夹着存储区域mr。引出区域hr是被使用于设置于存储区域mr的层叠布线与设置于在z方向上相对向的传送区域xr的晶体管之间的连接的区域。输入输出区域ior1在y方向上与存储区域mr和引出区域hr1以及hr2的各个相邻。输入输出区域ior1包括与输入输出电路11关联的电路。
[0097]
感测放大器区域sr包括感测放大器模块17。外围电路区域peri包括定序器14等。感测放大器区域sr和外围电路区域peri在y方向上相邻地配置，在z方向上与存储区域mr重叠。传送区域xr1和xr2包括行译码器模块16。传送区域xr1和xr2在x方向上夹着感测放大器区域sr和外围电路区域peri的组，分别在z方向上与引出区域hr1和hr2重叠。输入输出区域ior2包括输入输出电路11等。输入输出区域ior2在z方向上与输入输出区域ior1重叠。
[0098]
上晶片uw具有在接合处理前的表面ts露出的多个贴合焊盘bpu。多个贴合焊盘bpu配置于存储区域mr、引出区域hr1及hr2和输入输出区域ior1的各个。存储区域mr的贴合焊盘bpu例如连接于位线bl。引出区域hr的贴合焊盘bpu例如与设置于存储区域mr的层叠布线中的任一布线(例如字线wl)连接。输入输出区域ior1的贴合焊盘bpu与在布线工序后形成
在存储芯片上的焊盘电连接。形成在存储芯片上的焊盘被使用于半导体存储装置1与存储控制器2之间的连接等。
[0099]
下晶片lw具有在接合处理前的表面ts露出的多个贴合焊盘bpl。多个贴合焊盘bpl配置于感测放大器区域sr、外围电路区域peri、传送区域xr1和xr2以及输入输出区域ior2的各个。传送区域xr1和xr2的贴合焊盘bpu例如与行译码器rd内的晶体管连接。感测放大器区域sr的贴合焊盘bpu例如与感测放大器单元sau的晶体管连接。输入输出区域ior2的贴合焊盘bpu与输入输出电路11的晶体管连接。
[0100]
上晶片uw的多个贴合焊盘bpu能够分别与下晶片lw的多个贴合焊盘bpl相对向地配置。具体而言，存储区域mr的贴合焊盘bpu与感测放大器区域sr的贴合焊盘bpl重叠地配置。传送区域xr1和xr2的贴合焊盘bpl分别与引出区域hr1和hr2的贴合焊盘bpu重叠地配置。输入输出区域ior1的贴合焊盘bpl与输入输出区域ior2的贴合焊盘bpu重叠地配置。在上晶片uw和下晶片lw之间相对向地配置的贴合焊盘bpu和bpl的组通过接合处理而接合(图6的“接合”)。由此，上晶片uw内的电路与下晶片lw内的电路之间被电连接。贴合焊盘bpu和bpl的各个也可以被称为接合金属。
[0101]
在第1实施方式涉及的半导体存储装置1中，传送区域xr1的x方向上的宽度比引出区域hr1的x方向上的宽度宽，传送区域xr2的x方向上的宽度比引出区域hr2的x方向上的宽度宽。并且，传送区域xr1和xr2各自的一部分与存储区域mr重叠。因此，传送区域xr1的贴合焊盘bpl被配置在与引出区域hr1重叠的区域，传送区域xr2的贴合焊盘bpl被配置在与引出区域hr2重叠的区域。
[0102]
此外，第1实施方式涉及的半导体存储装置1不限定于以上说明过的构造。例如，引出区域hr至少设置有一个即可。半导体存储装置1也可以具备多个存储区域mr。存储区域mr、引出区域hr、感测放大器区域sr、外围电路区域peri、传送区域xr的配置可以适当地进行变更。存储芯片和cmos芯片的配置也可以相反。在该情况下，在cmos芯片上设置有被使用于半导体存储装置1与外部的连接的焊盘。
[0103]
(3：存储单元阵列10的平面布局)
[0104]
图7是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的平面布局的一个例子的俯视图。图7示出与存储单元阵列10所包括的4个块blk0～blk3对应的区域。如图7所示，存储单元阵列10例如包括多个缝隙slt和多个缝隙she。
[0105]
各缝隙slt具有沿着x方向延伸地设置的部分，在x方向上横穿引出区域hr1、存储区域mr以及引出区域hr2。多个缝隙slt在y方向上排列。各缝隙slt例如具有被埋入了绝缘体的构造。各缝隙slt将隔着该缝隙slt相邻的布线(例如字线wl0～wl7和选择栅极线sgd以及sgs)截断。在存储单元阵列10中，由缝隙slt划分出的区域的各个与一个块blk对应。
[0106]
各缝隙she具有沿着x方向延伸地设置的部分，沿着x方向横穿存储区域mr。多个缝隙she在y方向上排列。在本例子中，在y方向上相邻的两个缝隙slt之间分别配置有4个缝隙she。各缝隙she例如具有被埋入了绝缘体的构造。各缝隙she将隔着该缝隙she而相邻的布线(至少选择栅极线sgd)截断。在存储单元阵列10中，由缝隙slt和she划分出的区域各自与一个串单元su对应。
[0107]
此外，第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的平面布局也可以是其它布局。例如，配置在相邻的两个缝隙slt之间的缝隙she的数量可以设计为任意
数量。各块blk具备的串单元su的个数可以基于配置在相邻的两个缝隙slt之间的缝隙she的数量来进行变更。
[0108]
(4：存储单元阵列10的存储区域mr中的平面布局)
[0109]
图8是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的存储区域中的详细的平面布局的一个例子的俯视图。图8示出包括一个块blk(串单元su0～su4)的区域。如图8所示，半导体存储装置1在存储区域mr中例如包括多个存储柱mp、多个接触部cv以及多条位线bl。
[0110]
各存储柱mp作为一个nand串ns发挥功能。多个存储柱mp在相邻的两个缝隙slt之间的区域中例如配置为24列的交错状。例如，与从纸面的上侧开始数的第5列的存储柱mp、第10列的存储柱mp、第15列的存储柱mp以及第20列的存储柱mp分别重叠地配置有一个缝隙she。
[0111]
各位线bl具有在y方向上延伸地设置的部分。多条位线在x方向上排列。各位线bl按各串单元su而配置为与至少一个存储柱mp重叠。在本例子中，与一个存储柱mp重叠地配置有两条位线bl。存储柱mp经由接触部cv与重叠地配置的多条位线bl中的一条位线bl电连接。此外，与不同的两条选择栅极线sgd相接的存储柱mp和位线bl之间的接触部cv可以被省略。
[0112]
此外，第1实施方式涉及的半导体存储装置1的存储区域mr中的平面布局也可以是其它布局。例如，配置在相邻的两个缝隙slt之间的存储柱mp、缝隙she等的数量和配置可以被适当地进行变更。与各存储柱mp重叠的位线bl的数量可以设计为任意数量。
[0113]
(5：存储单元阵列10的存储区域mr中的剖面构造)
[0114]
图9是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的存储区域mr中的剖面构造的一个例子的、沿着图8的ix-ix线的剖视图。图9表示接合处理前的上晶片uw中的存储单元阵列10的构造的一个例子，示出了以上晶片uw为基准的坐标轴。如图9所示，半导体存储装置1在存储区域mr中例如包括半导体基板sub1、导电体层20～26、绝缘体层30～35以及接触部v0和v1。
[0115]
半导体基板sub1是被使用于形成上晶片uw中的电路的硅基板。在半导体存储装置1中，半导体基板sub1在接合处理后被除去。
[0116]
在接合处理前，在半导体基板sub1上设置有导电体层20。导电体层20例如形成为沿着xy平面扩展的板状，被作为源极线sl来使用。导电体层20例如包含多晶硅。
[0117]
在导电体层20上设置有绝缘体层30。在绝缘体层30上设置有导电体层21。导电体层21例如形成为沿着xy平面扩展的板状，被作为选择栅极线sgs来使用。导电体层21例如包含钨。
[0118]
在导电体层21上交替地层叠有绝缘体层31和导电体层22。导电体层22例如形成为沿着xy平面扩展的板状。所层叠的多个导电体层22从半导体基板sub1侧起依次分别被作为字线wl0～wl7来使用。导电体层22例如包含钨。
[0119]
在最上层的导电体层22(即字线wl7)上设置有绝缘体层32。在绝缘体层32上设置有导电体层23。导电体层23例如形成为沿着xy平面扩展的板状，被作为选择栅极线sgd来使用。导电体层23例如包含钨。
[0120]
在导电体层23上设置有绝缘体层33。在绝缘体层33上设置有导电体层24。导电体
层24例如形成为沿着y方向延伸的线状，被作为位线bl来使用。在未图示的区域中，多个导电体层24在x方向上排列。导电体层24例如包含铜。在以下，将设置有导电体层24的布线层称为“m0”。
[0121]
在导电体层24上设置有绝缘体层34a。接触部v0将绝缘体层34a贯通地设置。接触部v0的底部与导电体层24相接。在绝缘体层34a上设置有绝缘体层34b。导电体层25将绝缘体层34b贯通地设置。导电体层25的底部与接触部v0相接。在以下，将设置有导电体层25和绝缘体层34b的布线层称为“m1”。
[0122]
在绝缘体层34b上设置有绝缘体层34c。接触部v1将绝缘体层34c贯通地设置。接触部v1的底部与导电体层25相接。在绝缘体层34c上设置有绝缘体层35。导电体层26将绝缘体层35贯通地设置。导电体层26的底部与接触部v1相接。导电体层26的上部在上晶片uw的表面ts露出。导电体层26与存储区域mr的贴合焊盘bpu对应。导电体层26例如包含铜。在以下，将设置有导电体层26和绝缘体层35的布线层称为“m2”。将绝缘体层34a、34b以及34c的组也称为“绝缘体层34”。
[0123]
导电体层25及26和接触部v0及v1的组按各导电体层24而设置，与用于将位线bl与感测放大器模块17之间连接的布线和接触部对应。图示的区域示出了与一个导电体层24(位线bl)对应的导电体层25及26和接触部v0及v1的组。
[0124]
各存储柱mp沿着z方向延伸地设置。各存储柱mp将绝缘体层30～32以及导电体层21～23贯通。存储柱mp的底部到达导电体层20。各存储柱mp例如包括芯部件40、半导体层41、层叠膜42。芯部件40沿着z方向延伸地设置。半导体层41将芯部件40的周围覆盖。半导体层41的底部与导电体层20相接。层叠膜42除了半导体层41和导电体层20的接触部分之外，将半导体层41的侧面和底面覆盖。芯部件40包含氧化硅等的绝缘体。半导体层41例如包含硅。存储柱mp和导电体层21交叉的部分作为选择晶体管st2发挥功能。存储柱mp和一个导电体层22交叉的部分作为存储单元晶体管mt发挥功能。存储柱mp和导电体层23交叉的部分作为选择晶体管st1发挥功能。
[0125]
接触部cv设置为沿着z方向延伸的柱状。各接触部cv设置在存储柱mp的半导体层41上。图示的区域包括分别与5个存储柱mp中的两个存储柱mp对应的两个接触部cv。在各接触部cv上接触有1个导电体层24。在各导电体层24电连接有设置在相邻的缝隙slt和she之间的存储柱mp和设置在相邻的两个缝隙she之间的存储柱mp。
[0126]
缝隙slt例如具有沿着xz平面设置的部分，将导电体层21～23以及绝缘体层30～32截断。缝隙slt的上端被设置为存储柱mp的上端与导电体层24之间的高度。缝隙slt的下端与导电体层20相接。缝隙slt包含氧化硅等的绝缘体。
[0127]
缝隙she例如具有沿着xz平面设置的部分，至少将导电体层23截断。缝隙she的上端被设置为存储柱mp的上端与导电体层24之间的高度。缝隙she的下端被设置为绝缘体层32的高度。缝隙she包含氧化硅等的绝缘体。缝隙she的上端和缝隙slt的上端既可以对齐，也可以不对齐。缝隙she的上端和存储柱mp的上端既可以对齐，也可以不对齐。
[0128]
(6：存储柱mp的剖面构造)
[0129]
图10是表示第1实施方式涉及的半导体存储装置1具备的存储柱mp的剖面构造的一个例子的、沿着图9的x-x线的剖视图。图10示出与下晶片lw的表面平行、且包括导电体层22的层中的存储柱mp的剖面构造。如图10所示，层叠膜42例如包括隧道绝缘膜43、绝缘膜44
以及阻挡绝缘膜45。
[0130]
芯部件40设置在存储柱mp的中央部分。半导体层41将芯部件40的侧面包围。隧道绝缘膜43将半导体层41的侧面包围。绝缘膜44将隧道绝缘膜43的侧面包围。阻挡绝缘膜45将绝缘膜44的侧面包围。导电体层22将阻挡绝缘膜45的侧面包围。隧道绝缘膜43和阻挡绝缘膜45各自例如包含氧化硅。绝缘膜44例如包含氮化硅。
[0131]
在以上说明过的存储柱mp中，半导体层41被作为存储单元晶体管mt0～mt7和选择晶体管st1以及st2的沟道(电流路径)来使用。绝缘膜44被作为存储单元晶体管mt的电荷蓄积层来使用。半导体存储装置1通过使存储单元晶体管mt0～mt7和选择晶体管st1以及st2导通(on)，而能够在位线bl与源极线sl之间流动经由了存储柱mp的电流。
[0132]
(7：存储单元阵列10的引出区域hr中的平面布局)
[0133]
在第1实施方式涉及的半导体存储装置1中，偶数编号的块blk的引出区域hr1中的构造与奇数编号的块blk的引出区域hr2中的构造相似，偶数编号的块blk的引出区域hr2中的构造与奇数编号的块blk的引出区域hr1中的构造相似。例如，引出区域hr2中的块blk0的平面布局与使引出区域hr1中的块blk1的构造分别在x方向和y方向上反转而得到的平面布局是同样的。引出区域hr2中的块blk1的平面布局与使引出区域hr1中的块blk0的构造分别在x方向和y方向上反转而得到的平面布局是同样的。以下，着眼于引出区域hr1中的偶数编号的块blk的平面布局，对引出区域hr1和hr2中的块blk的平面布局进行说明。
[0134]
图11是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的引出区域hr1中的详细的平面布局的一个例子的俯视图。图11一并示出引出区域hr1附近的存储区域mr。如图11所示，在引出区域hr1中，例如选择栅极线sgs、字线wl0～wl7以及选择栅极线sgd各自的端部具有平台(terrace)部分。
[0135]
平台部分对应于层叠布线中的与上层的布线层(导电体层)不重叠的部分。由多个平台部分形成的构造与台阶(step)、阶地(terrace)、边石(rimstone)等相似。在本例子中，在x方向上具有高低差的台阶构造由选择栅极线sgs的端部、字线wl0～wl7各自的端部以及选择栅极线sgd的端部形成。换言之，高低差形成在选择栅极线sgs与字线wl0之间、字线wl0与字线wl1之间、
……
、字线wl6与字线wl7之间、字线wl7与选择栅极线sgd之间的每一个。
[0136]
另外，半导体存储装置1在引出区域hr1中的偶数编号的块blk中包括多个接触部cc。接触部cc是被使用于行译码器模块16与层叠布线之间的连接的部件。各接触部cc与在偶数编号的块blk中设置于存储单元阵列10的层叠布线、即导电体层21～23各自的平台部分中的任一个连接。另外，虽省略了图示，但半导体存储装置1在引出区域hr2中的奇数编号的块blk中包括多个接触部cc。并且，设置于奇数编号的块blk的多个接触部cc与在奇数编号的块blk中设置于存储单元阵列10的层叠布线、即导电体层21～23各自的平台部分中的任一个连接。
[0137]
(8：存储单元阵列10的引出区域hr中的剖面构造)
[0138]
图12是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的引出区域hr中的剖面构造的一个例子的剖视图。图12表示接合处理前的上晶片uw中的存储单元阵列10的引出区域hr1中的构造，一并示出了引出区域hr1附近的存储区域mr。如图12所示，半导体存储装置1在引出区域hr1中例如包括多个导电体层27、导电体层28和29、多个接触部v0和v1。
[0139]
导电体层21～23各自的端部设置为台阶状，由绝缘体层33覆盖。在引出区域hr1中，在绝缘体层33上设置有绝缘体层34，在绝缘体层34上设置有绝缘体层35。即，绝缘体层33、34以及35分别从存储区域mr遍及引出区域hr1地设置。此外，绝缘体层34中的布线层m0所包含的部分也可以是与绝缘体层34a不同的绝缘体层。
[0140]
多个接触部cc分别设置在选择栅极线sgs、字线wl0～wl7以及选择栅极线sgd各自的平台部分上。各接触部cc将绝缘体层33贯通。在多个接触部cc的各个上设置有一个导电体层27。导电体层27包含于布线层m0。
[0141]
在导电体层27上设置有接触部v0。在图12中示出多个接触部v0中的与选择栅极线sgs对应的接触部v0。在接触部v0上设置有导电体层28。导电体层28包含于布线层m1。在导电体层28上设置有接触部v1。导电体层27及28和多个接触部v0及v1由绝缘体层34覆盖。在接触部v1上设置有导电体层29。导电体层29将绝缘体层35贯通地设置。导电体层29的底部与接触部v1相接。导电体层29包含于布线层m2。导电体层29的上部在上晶片uw的表面ts露出。导电体层29与引出区域hr1的贴合焊盘bpu对应。导电体层29例如包含铜。
[0142]
导电体层27、28以及29和接触部cc、v0以及v1的组与用于对导电体层21～23中的任一个与行译码器模块16之间进行连接的布线和接触部对应。虽省略了图示，但导电体层22和23的各个也同样经由导电体层27、28以及29和接触部cc、v0以及v1的组而连接于行译码器模块16。
[0143]
(9：半导体存储装置1的剖面构造)
[0144]
图13是表示第1实施方式涉及的半导体存储装置1的剖面构造的一个例子的剖视图。图13表示接合处理后的半导体存储装置1中的存储区域mr、引出区域hr1、传送区域xr1以及感测放大器区域sr各自的一部分，示出了将下晶片lw的半导体基板sub2作为基准的坐标轴。如图13所示，接合处理后的半导体存储装置1在存储区域mr中具有与使用图9说明过的存储单元阵列10的存储区域mr中的构造上下反转了的构造相似的构造。接合处理后的半导体存储装置1在引出区域hr1中具有与使用图12说明过的存储单元阵列10的引出区域hr1中的构造上下反转了的构造相似的构造。因此，设置于引出区域hr1的层叠布线的各平台部分与下晶片lw的半导体基板sub2相面对地配置。
[0145]
接合处理后的半导体存储装置1与下晶片lw对应地具备绝缘体层50和51、导电体层gc和60～67以及接触部cs和c0～c3。另外，接合处理后的半导体存储装置1与上晶片uw对应地具备绝缘体层52。具体而言，在半导体基板sub2上设置有绝缘体层50。绝缘体层50包括与行译码器模块16、感测放大器模块17等对应的电路。绝缘体层50例如将导电体层gc、60～62以及64～66和接触部cs以及c0～c3覆盖。绝缘体层50可以由多个绝缘体层构成。在绝缘体层51上相接有绝缘体层35。即，绝缘体层51和35与下晶片lw的边界部分和上晶片uw的边界部分相接。
[0146]
各导电体层gc隔着栅极绝缘膜而设置在半导体基板sub2上。表示于感测放大器区域sr的导电体层gc作为晶体管tr8的栅电极发挥功能。表示于传送区域xr1的导电体层gc作为晶体管tr0的栅电极发挥功能。接触部c0设置在各导电体层gc上。表示于感测放大器区域sr的两个接触部cs分别与设置于半导体基板sub2的晶体管t8的源极区域和漏极区域连接。表示于传送区域xr1的两个接触部cs分别与设置于半导体基板sub2的晶体管tr0的源极区域和漏极区域连接。
[0147]
在感测放大器区域sr内的接触部cs和c0各自上设置有导电体层60。在导电体层60上经由接触部c1而设置有导电体层61。在导电体层61上经由接触部c2而设置有导电体层62。导电体层62例如与布线bli对应。在导电体层62上经由接触部c3而设置有导电体层63。导电体层63与设置于感测放大器区域sr的贴合焊盘bpl对应。导电体层63例如包含铜。在以下，将设置有导电体层60、61、62以及63的布线层分别称为“d0”、“d1”、“d2”以及“d3”。
[0148]
在导电体层63上相接有与下晶片lw相对向地设置的导电体层26。导电体层26经由接触部v0及v1和导电体层25而与所关联的导电体层24(位线bl)连接。即，在位线bl从半导体基板sub2侧连接有接触部v0。由此，导电体层24(位线bl)经由接触部cs、c1～c3、v0以及v1和导电体层25、26以及60～63而与设置在存储单元阵列10的下方、即下晶片lw的半导体基板sub2上的晶体管t8电连接。同样地，其它导电体层24的各个经由从存储柱mp的下方连接了的接触部v0、导电体层25等而与设置在存储单元阵列10的下方、即下晶片lw的半导体基板sub2上的晶体管连接。
[0149]
在传送区域xr1内的接触部cs和c0各自上设置有导电体层64。导电体层64包含于布线层d0。在导电体层64上经由接触部c1而设置有导电体层65。导电体层65包含于布线层d1。在导电体层65上经由接触部c2而设置有导电体层66。导电体层66包含于布线层d2。在导电体层66上经由接触部c3而设置有导电体层67。导电体层67包含于布线层d3。导电体层67与设置于传送区域xr1的贴合焊盘bpl对应。导电体层67例如包含铜。
[0150]
在导电体层67上相接有与下晶片lw相对向地设置的导电体层29。导电体层29经由接触部v0、v1以及cc和导电体层27以及28而与所关联的导电体层21(选择栅极线sgs)连接。即，在选择栅极线sgs从半导体基板sub2侧连接有接触部cc。由此，导电体层21(选择栅极线sgs)经由接触部cs、c1～c3、v0以及v1和导电体层27～29以及64～67而与晶体管tr0电连接。同样地，层叠布线所包含的导电体层22和23的各个经由从导电体层22和23的下方连接了的接触部cc、导电体层27等而与设置在存储单元阵列10的下方、即下晶片lw的半导体基板sub2上的晶体管连接。
[0151]
绝缘体层52例如是在接合处理后的布线工序中形成的层。绝缘体层52设置在导电体层20上。此外，对于导电体层20可以连接有将绝缘体层52贯通地设置的接触部。即，源极线sl可以经由绝缘体层52的上方而与半导体基板sub2上的电路(晶体管等)连接。在绝缘体层52的上方，在省略了图示的区域中设置有被使用于与存储控制器2的连接的焊盘等。
[0152]
(10：接合部的详细构造)
[0153]
图14是表示第1实施方式涉及的半导体存储装置1的接合部中的详细的剖面构造的一个例子的剖视图。图14示出感测放大器区域sr的导电体层63(贴合焊盘bpl)、存储区域mr的导电体层26(贴合焊盘bpu)、与这些贴合焊盘bpl和bpu连接的一部分的接触部和布线。如图14所示，导电体层63和26基于形成时的蚀刻方向而具有不同的锥形形状。
[0154]
具体而言，利用下晶片lw形成了的导电体层63(贴合焊盘bpl)例如具有倒锥形形状。利用上晶片uw形成了的导电体层26(贴合焊盘bpu)例如具有锥形形状。在本说明书中，“锥形形状”表示随着与被作为基准的基板远离而变细的形状。“倒锥形形状”表示随着与被作为基准的基板远离而变粗的形状。也即是，在上晶片uw的前工序中形成为了倒锥形形状的贴合焊盘bpu通过接合处理被上下反转而进行接合，因此，在将下晶片lw的半导体基板sub2作为了基准的情况下可以视为锥形形状。
[0155]
此外，在存储芯片与cmos芯片之间相对向的导电体层63(贴合焊盘bpl)和导电体层26(贴合焊盘bpu)的组能够与接合处理时的位置对准相应地错开来进行接合。因此，导电体层63的上表面和导电体层26的下表面可以形成高低差。在存储芯片与cmos芯片之间在z方向上相对向的两个贴合焊盘bpl和bpu的组既可以具有边界，也可以被一体化。
[0156]
另外，导电体层63(贴合焊盘bpl)也可以不经由接触部c3而与导电体层62连接。导电体层63也可以经由多个接触部c3而与导电体层62连接。同样地，导电体层26(贴合焊盘bpu)也可以不经由接触部v1而与导电体层25连接。导电体层26也可以经由多个接触部v1而与导电体层25连接。
[0157]
虽省略了图示，但导电体层67(贴合焊盘bpl)和导电体层29(贴合焊盘bpu)可以与导电体层63和26同样地分别具有倒锥形形状和锥形形状。在传送区域xr中，导电体层67(贴合焊盘bpl)也可以不经由接触部c3而与导电体层66连接。导电体层67也可以经由多个接触部c3而与导电体层66连接。在引出区域hr中，导电体层29(贴合焊盘bpu)也可以不经由接触部v1而与导电体层28连接。导电体层29也可以经由多个接触部v1而与导电体层28连接。
[0158]
(11：被使用于位线bl和感测放大器部sa的连接的布线布局)
[0159]
图15是表示第1实施方式涉及的半导体存储装置1中的被使用于位线bl和感测放大器部sa的连接的布线布局的一个例子的俯视图。图15提取并示出了与存储区域mr和引出区域hr1以及hr2对应的区域，以虚线区域示出了与传送区域xr1和xr2、感测放大器区域sr以及外围电路区域peri重叠的部分。另外，图15用箭头表示将位线bl与布线bli之间连接的布线(例如导电体层25)的长度，省略设置于存储区域mr的位线bl的一部分和与该位线bl连接的布线bli的一部分来进行了表示。
[0160]
如图15所示，多条位线bl例如在存储区域mr中沿着x方向大致等间隔地排列。多条位线bl包括与感测放大器区域sr重叠的位线bl、与传送区域xr1重叠的位线bl以及与传送区域xr2重叠的位线bl。即，多个位线bl中的、接近引出区域hr1而配置的位线bl与传送区域xr1重叠地配置，接近引出区域hr2而配置的位线bl与传送区域xr2重叠地配置。
[0161]
多条布线bli例如在感测放大器区域sr中沿着x方向大致等间隔地排列。另外，多条布线bli的各个例如配置为多行。沿着y方向配置有布线bli的行数是基于在y方向上排列的感测放大器单元sau的数量的。
[0162]
并且，对于将位线bl和布线bli连接的布线(例如导电体层25)的在x方向上延伸的部分的长度，在与接近引出区域hr1或者hr2侧而配置的位线bl连接的布线和与配置在存储区域mr的中间部的附近的位线bl连接的布线之间不同。例如，将位线bl和布线bli连接的布线的在x方向上延伸的部分的长度被设计为越靠近在x方向上将存储区域mr等分的中间部，则越短。
[0163]
即，将接近引出区域hr1而配置的位线bl和布线bli连接的布线的在x方向上延伸的部分的长度比将配置在中间部的附近的位线bl和布线bli连接的布线的在x方向上延伸的部分的长度长。同样地，将接近引出区域hr2而配置的位线bl和布线bli连接的布线的在x方向上延伸的部分的长度比将配置在中间部的附近的位线bl和布线bli连接的布线的在x方向上延伸的部分的长度长。
[0164]
(12：存储区域mr中的布线层m1的平面布局)
[0165]
图16是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的存储
区域mr中的布线层m1的详细的平面布局的一个例子的俯视图。图16对于在第1实施方式中分别与多条位线bl电连接的多个导电体层25的详细的平面布局，提取并示出了存储区域mr的一部分。在图16所示的区域的空白部分设置有绝缘体层34b。此外，在以下参照的俯视图中，在三维的正交坐标系中追加地示出了d1方向和d2方向。d1方向和d2方向各自是沿着xy平面的方向。d1方向和d2方向以x轴为基准而具有线对称的关系性。
[0166]
如图16所示，多个导电体层25各自隔着绝缘体层34b而隔离以及绝缘。多个导电体层25各自具有在x方向上延伸的部分hl。多个导电体层25各自的部分hl在y方向上排列。多个导电体层25被分类为各群gr，群gr包括在y方向上依次排列了各自的部分hl的4个导电体层25a、25b、25c以及25d。即，在存储区域mr中，在y方向上反复配置有导电体层25a的部分hl、导电体层25b的部分hl、导电体层25c的部分hl以及导电体层25d的部分hl的组。
[0167]
导电体层25a具有焊盘部pp1＿l，该焊盘部pp1＿l包括从自身的部分hl的端部沿着y方向延伸的部分。导电体层25c具有焊盘部pp1＿r，该焊盘部pp1＿r包括从自身的部分hl的端部沿着y方向延伸的部分。焊盘部pp1＿l和pp1＿r在沿着d1方向设置的焊盘区域pr1中交替地配置。即，焊盘区域pr1包括各群gr的焊盘部pp1-l和pp1-r。
[0168]
导电体层25b和25d各自具有从自身的部分hl的端部沿着y方向延伸的部分vl。导电体层25b的部分vl具有设置在同一群gr的焊盘部pp1-l和pp1-r之间的部分。导电体层25d的部分vl在与导电体层25b的部分vl相反一侧与焊盘部pp1-r相邻。换言之，导电体层25b的部分vl具有设置在同一群的焊盘部pp1-r与在导电体层25d侧相邻的群gr的焊盘部pp1-l之间的部分。
[0169]
导电体层25b具有焊盘部pp2＿l，该焊盘部pp2＿l具有从自身的部分vl的端部沿着x方向延伸的部分。导电体层25d具有焊盘部pp2＿r，该焊盘部pp2＿r具有从自身的部分vl的端部沿着x方向延伸的部分。焊盘部pp2＿l和pp2＿r在沿着d1方向设置、且在y方向上与焊盘区域pr1相邻的焊盘区域pr2中交替地配置。即，焊盘区域pr2包括各群gr的焊盘部pp2-l和pp2-r。
[0170]
在各群gr中，焊盘部pp1-l和pp2-l沿着y方向排列地配置。在各群gr中，焊盘部pp1-r和pp2-r沿着y方向排列地配置。换言之，在焊盘区域pr1和pr2中，焊盘部pp1-l及pp2-l的组和焊盘部pp1-r及pp2-r的组在d1方向上交替地配置。进一步，换言之，多个焊盘部pp配置为两列的交错状。
[0171]
在导电体层25a的焊盘部pp1-l连接有接触部v0-1。在导电体层25b的焊盘部pp2-l连接有接触部v0-2。在导电体层25c的焊盘部pp1-r连接有接触部v0-3。在导电体层25d的焊盘部pp2-r连接有接触部v0-4。接触部v0-1～v0-4各自与所关联的位线bl连接。
[0172]
另外，各焊盘部pp具有上端部tp、下端部bp、左端部lp以及右端部rp。上端部tp与焊盘部pp中的在俯视下设置于上侧的部分对应，包括在上侧与绝缘体层34b相接的部分。下端部bp与焊盘部pp中的在俯视下设置于下侧的部分对应，包括在下侧与绝缘体层34b相接的部分。左端部lp与焊盘部pp中的在俯视下设置于左侧的部分对应，包括在左侧与绝缘体层34b相接的部分。右端部rp与焊盘部pp中的在俯视下设置于右侧的部分对应，包括在右侧与绝缘体层34b相接的部分。
[0173]
在同一群gr中，焊盘部pp1-l的右端部rp和焊盘部pp1-r的左端部lp具有隔着导电体层25b的部分vl而在x方向上相对向的部分。在同一群gr中，焊盘部pp1-l的上端部tp和焊
盘部pp2-l的下端部bp具有在y方向上相对向的部分。在同一群gr中，焊盘部pp1-r的上端部tp和焊盘部pp2-l的下端部bp具有在y方向上相对向的部分。在同一群gr中，焊盘部pp1-r的上端部tp和焊盘部pp2-r的下端部bp具有在y方向上相对向的部分。某群gr的焊盘部pp2-l的下端部bp和在旁边的群gr的导电体层25d侧相邻的导电体层25a的焊盘部pp1-l的上端部tp具有在y方向上相对向的部分。
[0174]
绝缘体层34b在相邻的焊盘部pp2-l和pp2-r之间分别具有截断部dp。在以下，将在不同的群gr内相邻的焊盘部pp2-l和pp2-r之间的截断部dp称为“截断部dp1”，将在同一群gr内相邻的焊盘部pp2-l和pp2-r之间的截断部dp称为“截断部dp2”。
[0175]
截断部dp1沿着y方向延伸地设置，例如将焊盘部pp1-l的上端部tp的一部分截断。换言之，绝缘体层34b的截断部dp1从焊盘部pp1-l的上端部tp沿着y方向延伸地设置，经由焊盘区域pr2的上侧而与其它截断部dp连续地设置。由此，某群gr的焊盘部pp2-l的左端部lp和在旁边的群gr的导电体层25a侧相邻的导电体层25d的焊盘部pp2-r的右端部rp具有在x方向上隔着截断部dp1相对向的部分。另外，在绝缘体层34b中，截断部dp1和将与该截断部dp1相接的导电体层25a包围的部分连续地设置。
[0176]
截断部dp2沿着y方向延伸地设置，例如将焊盘部pp1-r的上端部tp的一部分截断。换言之，绝缘体层34b的截断部dp2从焊盘部pp1-r的上端部tp沿着y方向延伸地设置，经由焊盘区域pr2的上侧而与其它截断部dp连续地设置。由此，在同一群gr中，焊盘部pp2-l的右端部rp和焊盘部pp2-r的左端部lp具有在x方向上隔着截断部dp2相对向的部分。另外，在绝缘体层34b中，截断部dp2和将与该截断部dp2相接的导电体层25c包围的部分连续地设置。
[0177]
在截断部dp1将焊盘部pp1-l的上端部tp的一部分截断的情况下，焊盘部pp1-l在俯视下设置为凹形状。另外，在焊盘部pp1-l中在焊盘部pp1-r侧与截断部dp1在x方向上相邻的部分和在焊盘部pp2-l中与截断部dp1在x方向上相邻的部分(左端部lp)沿着y方向对齐。另外，焊盘部pp1-l具有在x方向上相邻的第1子部分和第2子部分，第1子部分和第2子部分各自包括焊盘部pp1-l的y方向上的一端部分和另一端部分。第1子部分具有在y方向上与焊盘部pp2-l相邻的部分，第2子部分具有在y方向上与截断部dp1相邻的部分。第1子部分在焊盘部pp1-l中对应于分别与焊盘部pp1-l的右端部rp、在y方向上与焊盘部pp2-l相对向的上端部tp的部分以及下端部bp相接的部分。第2子部分对应于分别与焊盘部pp1-l的右端部rp和左端部lp分离、且分别与在y方向上与截断部dp1相对向的上端部tp的部分和下端部bp相接的部分。焊盘部pp1-l的第2子部分的沿着y方向的长度lh2比焊盘部pp1-l的第1子部分的沿着y方向的长度lh1短。
[0178]
在截断部dp2将焊盘部pp1-r的上端部tp的一部分截断的情况下，焊盘部pp1-r在俯视下设置为凹形状。另外，在焊盘部pp1-r中在焊盘部pp1-l侧与截断部dp2在x方向上相邻的部分和在焊盘部pp2-l中与截断部dp2相邻的部分(右端部rp)沿着y方向对齐。另外，焊盘部pp1-r具有在y方向上相邻的第3子部分和第4子部分，第3子部分和第4子部分各自包括焊盘部pp1-r的y方向上的一端部分和另一端部分。第3子部分具有在y方向上与焊盘部pp2-l相邻的部分，第4子部分具有在y方向上与截断部dp2相邻的部分。第3子部分在焊盘部pp1-r中对应于分别与焊盘部pp1-r的左端部lp、在y方向上与焊盘部pp2-l相对向的上端部tp的部分以及下端部bp相接的部分。第4子部分对应于分别与焊盘部pp1-r的右端部rp和左端部lp分离、且分别与在y方向上与截断部dp2相对向的上端部tp的部分和下端部bp相接的部
分。焊盘部pp1-r的第4子部分的沿着y方向的长度lh2比焊盘部pp1-r的第3子部分的沿着y方向的长度短。此外，既可以在焊盘部pp1-l和pp1-r之间彼此的长度lh1不同，也可以在焊盘部pp1-l和pp1-r之间彼此的长度lh2不同。
[0179]
与焊盘部pp间相邻的绝缘体层34b的一部分、或者绝缘体层34b的由导电体层25夹着的部分的宽度例如为18nm以下。并且，在第1实施方式涉及的半导体存储装置1中，绝缘体层34b具有基于后述的布线层m1的构造的形成方法而以大致相同的尺寸设置的部分。例如在绝缘体层34b中，对于将导电体层25a、25b、25c以及25d中的任一个包围、且设置在与任一个导电体层25之间的部分的宽度，除了与截断部dp对应的部分之外，大致是相等的。
[0180]
具体而言，在多个导电体层25中，相邻的两个导电体层25各自的部分hl的y方向上的间隔大致相等。更具体而言，在同一群gr中，导电体层25a的部分hl与导电体层25b的部分hl的沿着y方向的间隔、导电体层25b的部分hl与导电体层25c的部分hl的沿着y方向的间隔、导电体层25c的部分hl与导电体层25d的部分hl的沿着y方向的间隔、导电体层25a的部分hl与在该群gr的导电体层25a侧相邻的群gr的导电体层25d的部分hl的沿着y方向的间隔大致相等。
[0181]
在同一群gr中，导电体层25a的焊盘部pp1-l与导电体层25b的部分vl的沿着x方向的间隔、导电体层25c的焊盘部pp1-r与导电体层25b的部分vl的沿着x方向的间隔、导电体层25c的焊盘部pp1-r与导电体层25d的部分vl的沿着x方向的间隔大致相等。在不同的群gr中相邻的导电体层25a的焊盘部pp1-l与导电体层25d的部分vl的x方向上的间隔与同一群gr中的导电体层25a的焊盘部pp1-l与导电体层25b的部分vl的沿着x方向的间隔大致相等。进一步，导电体层25a的焊盘部pp1-l与导电体层25b的部分vl的沿着x方向的间隔和相邻的两个导电体层25各自的部分hl的y方向上的间隔大致相等。
[0182]
另外，在y方向上相邻的焊盘部pp1和pp2的沿着y方向的间隔大致相等。具体而言，在同一群gr中，焊盘部pp1-l的第1子部分与焊盘部pp2-l的沿着y方向的间隔和焊盘部pp1-r的第3子部分与焊盘部pp2-l的沿着y方向的间隔大致相等。进一步，在焊盘部pp1和pp2之间在y方向上相邻的部分的间隔和相邻的两个导电体层25各自的部分hl的y方向上的间隔大致相等。
[0183]
如以上说明的那样，第1实施方式涉及的半导体存储装置1具有在2级的焊盘区域pr1和pr2各自配置有沿着d1方向排列的多个焊盘部pp的构造。此外，依赖于多个截断部dp的配置，焊盘部pp2也可以在y方向上只与焊盘部pp1-l和pp1-r中的一方相对向。半导体存储装置1也可以在布线层m1中具有以x轴为对称轴来反转在图16中说明过的构造而得到的构造。在将x轴作为对称轴进行反转而得到的布线层m1的构造中，焊盘区域pr1和pr2各自沿着d2方向延伸地设置。同样地，半导体存储装置1在布线层m1中既可以具有将y轴作为对称轴来反转在图16中说明过的构造而得到的构造，也可以具有将x轴和y轴分别作为对称轴来反转在图16中说明过的构造而得到的构造。在图16中，对连接有接触部v0的焊盘部pp进行了说明，但导电体层25可以在连接有接触部v1的部分中也具有与焊盘部pp相似的构造。即，在导电体层25中，能在一端部分和另一端部分分别设置有如焊盘部pp那样的构造，在一端部分和另一端部分分别连接有接触部v0和v1。
[0184]
[1-2]制造方法
[0185]
图17是表示第1实施方式涉及的半导体存储装置1的制造方法的一个例子的流程
图。图18、图20、图22、图24、图26、图28以及图30分别是表示第1实施方式涉及的半导体存储装置1具备的存储单元阵列的存储区域mr中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。图19、图21、图23、图25、图27、图29以及图31分别是表示第1实施方式涉及的半导体存储装置1的布线层m1中的构造的形成中途的剖面构造的一个例子的剖视图。图19与沿着图18的xix-xix线的剖面对应。图21与沿着图20的xxi-xxi线的剖面对应。图23与沿着图22的xxiii-xxiii线的剖面对应。图25与沿着图25的xxv-xxv线的剖面对应。图27与沿着图26的xxvii-xxvii线的剖面对应。图29与沿着图28的xxix-xxix线的剖面对应。图31与沿着图30的xxxi-xxxi线的剖面对应。以下，适当参照图17对第1实施方式涉及的半导体存储装置1的制造方法中的、设置于布线层m1的布线(导电体层25)的形成方法进行说明。
[0186]
首先，层叠绝缘体层34b、牺牲层70以及牺牲层80(s11)。具体而言，在绝缘体层34a上形成绝缘体层34b，在绝缘体层34b上形成牺牲层70，在牺牲层70上形成牺牲层80。绝缘体层34a例如为氧化硅(sio2)等的绝缘体。牺牲层70和80各自也可以由使用不同的材料来层叠了的多个层构成。作为牺牲层70和80的各个层，例如可使用非晶硅(asi)、硅等的氧化物、氮化物等的材料。作为牺牲层70和牺牲层80的各个，优选利用能够在牺牲层70与牺牲层80之间取得蚀刻的选择比的材料(组成)。
[0187]
接着，如图18所示，形成具有将区域pr0的一部分覆盖的部分的抗蚀剂图案pep1(第1次曝光)(s12)。具体而言，首先，在牺牲层80上涂覆抗蚀剂。然后，通过使用了具有基于抗蚀剂图案pep1的开口部的光掩模的曝光处理，进行所涂覆的抗蚀剂的曝光。然后，通过显影处理除去抗蚀剂的被曝光了的部分，形成抗蚀剂图案pep1。抗蚀剂图案pep1具有在x方向上延伸的第1线和间隔图案。在以下，将通过本制造方法形成有线和间隔图案的区域称为“区域lsr”。第1线和间隔图案所包含的多个线图案在各自的端部具有例如在y方向上延伸、且将区域pr0的一部分(区域pr0-l)覆盖的部分。区域pr0在图示的区域中包括沿着d1方向交替地配置的区域pr0-l和pr0-r。该线图案的将区域pr0-l覆盖的部分的y方向上的宽度比焊盘区域pr1的y方向上的宽度宽，且比焊盘区域pr1和pr2的合计的y方向上的宽度窄。区域pr0-l的x方向上的长度比焊盘部pp1-l的x方向上的长度长。区域pr0-r的x方向上的长度比焊盘部pp1-r的x方向上的长度长。另外，如图19所示，在抗蚀剂图案pep1的开口部中，牺牲层80的表面露出。
[0188]
接着，如图20所示，将抗蚀剂图案pep1作为芯材而形成侧壁sw1(s13)。具体而言，例如通过cvd(chemical vapor deposition，化学气相沉积)形成第1材料以使得抗蚀剂图案pep1被覆盖。然后，通过各向异性的蚀刻处理(例如rie)，除去第1材料的一部分，以使得抗蚀剂图案pep1的表面和牺牲层80的表面的一部分露出。由此，在抗蚀剂图案pep1的侧面部分所残留的第1材料与侧壁sw1对应。然后，除去被作为芯材来使用的抗蚀剂图案pep1。侧壁sw1按第1线和间隔图案所包含的各线图案而形成，具有环形端部le。侧壁sw1的环形端部le对应于侧壁sw1中的包含于区域pr0、且包含距区域lsr最远的部分的部分。作为侧壁sw1(第1材料)，例如可使用非晶硅(asi)、氮化硅(sin)等。如图21所示，在侧壁sw1的开口部中，牺牲层80的表面露出。此外，使用芯材形成侧壁的工序也可以被称为“侧壁加工”。
[0189]
接着，如图22所示，形成具有将各侧壁sw1的环形端部le覆盖的部分的抗蚀剂图案pep2(第2次曝光)(s14)。具体而言，首先，涂覆抗蚀剂以将牺牲层70和80覆盖。然后，通过使用了具有基于抗蚀剂图案pep2的开口部的光掩模的曝光处理，对所涂覆的抗蚀剂进行曝
光。然后，通过显影处理除去抗蚀剂的被曝光了的部分，形成抗蚀剂图案pep2。抗蚀剂图案pep2与区域pr0的一部分重叠，并且，在相邻的侧壁sw1的环形端部le之间连续地设置。抗蚀剂图案pep2与焊盘区域pr2重叠地设置，设置为将之后形成各焊盘部pp2的区域覆盖。
[0190]
接着，如图23所示，通过使用了侧壁sw1和抗蚀剂图案pep2来作为掩模的蚀刻处理，对牺牲层80进行加工，形成硬掩模hm1(s15)。即，硬掩模hm1与所加工的牺牲层80对应。硬掩模hm1的平面形状与组合了抗蚀剂图案pep2和侧壁sw1各自的平面形状而得到的形状对应。
[0191]
接着，除去侧壁sw1和抗蚀剂图案pep2(s16)。
[0192]
接着，如图24所示，将硬掩模hm1作为芯材形成侧壁sw2(s17)。具体而言，例如通过cvd形成第2材料，以覆盖硬掩模hm1。然后，通过各向异性的蚀刻处理(例如rie)，除去第2材料的一部分以使得牺牲层70的表面的一部分露出。由此，残留于了硬掩模hm1的侧面部分的第2材料与侧壁sw2对应。然后，除去被作为芯材使用了的硬掩模hm1。在由侧壁sw1和抗蚀剂图案pep2包围的部分所形成的侧壁sw2-l在俯视下将焊盘区域pr1-l包围。在由相邻的侧壁sw1和抗蚀剂图案pep2包围的部分所形成的侧壁sw2-r在俯视下将焊盘区域pr1-r包围。侧壁sw2-l的环形端部le对应于侧壁sw2-l中的包括距区域lsr最远的部分的部分。侧壁sw2-r的环形端部le对应于侧壁sw2-r中的包括距区域lsr最远的部分的部分。在抗蚀剂图案pep2中的区域lsr的相反侧的侧面部分所形成的侧壁sw2-z沿着焊盘区域pr2而连续地形成。在以下，将在区域pr2中牺牲层70连续地露出了的部分称为区域pr2-w。作为侧壁sw2(第2材料)，例如可使用非晶硅(asi)、氮化硅(sin)等。如图25所示，在侧壁sw2的开口部中，牺牲层70的表面露出。
[0193]
接着，如图26所示，形成具有将各侧壁sw2的环形端部le覆盖的部分和从环形端部le向侧壁sw-z侧延伸的多个截断部dp的抗蚀剂图案pep3(第3次曝光)(s18)。具体而言，首先，涂覆抗蚀剂以将牺牲层70和侧壁sw2覆盖。然后，通过使用了具有基于抗蚀剂图案pep3的开口部的光掩模的曝光处理，对所涂覆的抗蚀剂进行曝光。然后，通过显影处理除去抗蚀剂的被曝光了的部分，形成抗蚀剂图案pep3。抗蚀剂图案pep3将在布线层m1不形成导电体(例如金属)的部分覆盖。抗蚀剂图案pep3具有沿着区域pr2连续地设置、将侧壁sw2-z覆盖了的部分。另外，抗蚀剂图案pep3具有设置为将与截断部dp1和dp2对应的区域覆盖的部分。由此，区域pr2-w由截断部dp1和dp2进行了划分。具体而言，抗蚀剂图案pep3具有与侧壁sw2-l的环形端部le重叠地设置的部分和与侧壁sw2-r的环形端部le重叠地设置的部分。
[0194]
接着，如图27所示，通过使用了侧壁sw2和抗蚀剂图案pep3来作为掩模的蚀刻处理，对牺牲层70进行加工，形成硬掩模hm2(s19)。即，硬掩模hm2与被进行了加工的牺牲层70对应。硬掩模hm2的平面形状与组合了抗蚀剂图案pep3和侧壁sw2各自的平面形状而得到的形状对应。在硬掩模hm2的开口部中，绝缘体层34b的表面露出。
[0195]
接着，除去侧壁sw2和抗蚀剂图案pep3(s20)。
[0196]
接着，如图28所示，通过使用了硬掩模hm2来作为掩模的蚀刻处理，对绝缘体层34b进行加工，在绝缘体层34b形成多个沟槽部90(s21)。多个沟槽部90被分类为各群，该群包括包含在y方向上依次排列的部分的4个沟槽部90a、90b、90c以及90d。沟槽部90a包括焊盘区域pr1-l。沟槽部90b包括焊盘区域pr2-l。沟槽部90c包括焊盘区域pr1-r。沟槽部90d包括焊盘区域pr2-r。如图29所示，在形成了多个沟槽部90之后，除去硬掩模hm2。在硬掩模hm2的开
口部中，绝缘体层34a的表面露出。通过在绝缘体层34b形成各沟槽部90，在绝缘体层34b，在区域lsr中形成第2线和间隔图案。第2线和间隔图案的线图案和间隔在x方向上延伸地设置。
[0197]
接着，如图30所示，在多个沟槽部90分别形成导电体(s22)。具体而言，例如通过cvd，各沟槽部90由导电体填埋。然后，通过cmp(chemical mechanical polishing，化学机械研磨)、回蚀处理等除去设置在绝缘体层34b的上方的导电体。分别设置于沟槽部90a、90b、90c以及90d的导电体分别与导电体层25a、25b、25c以及25d对应。作为形成于各沟槽部90的导电体，例如可使用钨、铜等的金属。如图31所示，形成于各沟槽部90的导电体设置在绝缘体层34a上。例如，埋入在了焊盘区域pr1-l的导电体与焊盘部pp1-l对应。埋入在了区域lsr的沟槽部90的导电体与导电体层25的部分hl对应。此外，在第2线和间隔图案的间隔部分所形成的导电体(导电体层25)的所述y方向上的宽度例如为18nm以下。该尺寸基于能够通过使用了arf来作为光源的液浸曝光装置形成的线和间隔图案的分辨率极限的半间距为36nm，表示在导电体层25的形成中利用了至少两次的侧壁加工。
[0198]
[1-3]第1实施方式的效果
[0199]
根据以上说明过的第1实施方式涉及的半导体存储装置1，能够抑制半导体装置的制造成本。以下，对第1实施方式的效果的详细进行说明。
[0200]
为了增大半导体存储装置1的存储容量，优选将半导体存储装置1的电路图案的布线间距设计得窄。作为缩小布线间距的方法，已知利用了两次侧壁加工的布线的形成方法。另外，在半导体存储装置1中，例如，如图15所示，考虑对位线bl与布线bli的连接使用与位线bl的延伸方向交叉的布线(导电体层25)的电路图案。这样的电路图案的间距例如需要伴随着位线bl的间距变窄而缩窄。另外，电路图案的间距越窄或者布线的条数越增加，导电体层25的配置接触焊盘的区域越大。因此，配置接触焊盘的区域的面积可能成为芯片尺寸增大的原因。
[0201]
与此相对，第1实施方式涉及的半导体存储装置1具有使用两次侧壁加工来形成了的多个导电体层25。并且，多个导电体层25各自具有的焊盘部pp具有以多级(2级)配置的结构。以2级配置的焊盘部pp与以1级配置的焊盘部pp相比，能够抑制配置接触焊盘的区域的x方向上的宽度。其结果，第1实施方式涉及的半导体存储装置1能够使电路图案的配置效率提高，能够抑制半导体存储装置1的芯片面积。因此，第1实施方式涉及的半导体存储装置1能够抑制半导体装置的制造成本。
[0202]
另外，在第1实施方式涉及的半导体存储装置1的制造方法中，在形成了侧壁sw1之后，形成连续的抗蚀剂图案pep2。连续的抗蚀剂图案pep2的形成能够降低对于曝光装置的性能要求。因此，第1实施方式涉及的半导体存储装置1的制造方法能够在形成抗蚀剂图案pep2的工序中降低曝光装置的等级。因此，第1实施方式涉及的半导体存储装置1能够削减曝光处理(光刻工序)中的成本，能够抑制半导体装置的制造成本。
[0203]
[2]第2实施方式
[0204]
第2实施方式涉及的半导体存储装置1具有如下构造：通过与第1实施方式相似的制造方法形成4级的焊盘区域pr，在4级的焊盘区域pr各自配置了多个焊盘部pp。以下，关于第2实施方式涉及的半导体存储装置1，对与第1实施方式的不同点进行说明。
[0205]
[2-1]存储区域mr中的布线层m1的平面布局
[0206]
图32是表示第2实施方式涉及的半导体存储装置1具备的存储单元阵列10的存储区域mr中的布线层m1的详细的平面布局的一个例子的俯视图。图32对于在第2实施方式中分别与多条位线bl电连接的多个导电体层25的详细的平面布局，提取并示出了存储区域mr的一部分。在图32所示的区域的空白部分设置有绝缘体层34b。
[0207]
如图32所示，在第2实施方式中，多个导电体层25被分类为各群gr，该群gr包括在y方向上依次排列了各自的部分hl的8个导电体层25a、25b、25c、25d、25e、25f、25g以及25h。即，在存储区域mr，在y方向上反复配置有导电体层25a的部分hl、导电体层25b的部分hl、导电体层25c的部分hl、导电体层25d的部分hl、导电体层25e的部分hl、导电体层25f的部分hl、导电体层25g的部分hl以及导电体层25h的部分hl的组。
[0208]
各群gr中的导电体层25a、25b、25c以及25d各自的构造与第1实施方式是同样的。导电体层25e、25f、25g以及25h的位置关系与导电体层25a、25b、25c以及25d的位置关系相似。
[0209]
导电体层25e的部分hl隔着绝缘体层34b而在y方向上与同一群gr的导电体层25d的部分hl相邻。导电体层25e具有焊盘部pp3-l。焊盘部pp3-l具有隔着绝缘体层34b而在y方向上与导电体层25b的焊盘部pp2-l相邻的部分。另外，导电体层25e具有沿着导电体层25d在x方向上延伸的部分和沿着导电体层25d在y方向上延伸的部分。在导电体层25e中，自身的部分hl与焊盘部pp3-l之间经由沿着导电体层25d设置的这些部分而相连接。
[0210]
导电体层25f的部分hl隔着绝缘体层34b而在y方向上与同一群gr的导电体层25e的部分hl相邻。导电体层25f具有焊盘部pp4-l。焊盘部pp4-l具有隔着绝缘体层34b而在y方向上与导电体层25e的焊盘部pp3-l相邻的部分。另外，导电体层25f具有沿着导电体层25e在x方向上延伸的部分和沿着导电体层25e在y方向上延伸的部分。在导电体层25f中，自身的部分hl与焊盘部pp4-l之间经由沿着导电体层25e设置的这些部分而相连接。
[0211]
导电体层25g的部分hl隔着绝缘体层34b而在y方向上与同一群gr的导电体层25f的部分hl相邻。导电体层25g具有焊盘部pp3-r。焊盘部pp3-r具有隔着绝缘体层34b和导电体层25e以及35f而在y方向上与导电体层25d的焊盘部pp2-r相邻的部分、和隔着绝缘体层34b和导电体层25f而在x方向上与导电体层25e的焊盘部pp3-l相邻的部分。另外，导电体层25g具有沿着导电体层25f在y方向上延伸的部分。在导电体层25g中，自身的部分hl与焊盘部pp3-r之间经由沿着导电体层25f设置的部分而相连接。
[0212]
导电体层25h的部分hl隔着绝缘体层34b而在y方向上与同一群gr的导电体层25g的部分hl相邻。导电体层25h具有焊盘部pp4-r。焊盘部pp4-r具有隔着绝缘体层34b而在x方向上与导电体层25f的焊盘部pp4-l相邻的部分、和隔着绝缘体层34b而在y方向上与导电体层25g的焊盘部pp3-r相邻的部分。另外，导电体层25h具有沿着导电体层25g在y方向上延伸的部分。在导电体层25h中，自身的部分hl与焊盘部pp4-r之间经由沿着导电体层25g设置的部分而相连接。
[0213]
焊盘部pp3＿l和pp3＿r交替地配置在焊盘区域pr3中。焊盘区域pr3是沿着d1方向设置、且在焊盘区域pr1的相反侧与焊盘区域pr2在y方向上相邻的区域。焊盘区域pr3包括各群gr的焊盘部pp3-l和pp3-r。
[0214]
焊盘部pp4＿l和pp4＿r交替地配置在焊盘区域pr4中。焊盘区域pr4是沿着d1方向设置、且在焊盘区域pr2的相反侧与焊盘区域pr3在y方向上相邻的区域。焊盘区域pr4包括
各群gr的焊盘部pp4-l和pp4-r。
[0215]
在各群gr中，焊盘部pp1-l、pp2-l、pp3-l以及pp4-l沿着y方向排列而配置。在各群gr中，焊盘部pp1-r、pp2-r、pp3-r以及pp4-r沿着y方向排列而配置。换言之，在焊盘区域pr1～pr4中，在d1方向上交替地配置有焊盘部pp1-l、pp2-l、pp3-l以及pp4-l的组和焊盘部pp1-r、pp2-r、pp3-r以及pp4-r的组。进一步，换言之，多个焊盘部pp被配置为4列的交错状。
[0216]
在导电体层25e的焊盘部pp3-l连接有接触部v0-5。在导电体层25f的焊盘部pp4-l连接有接触部v0-6。在导电体层25g的焊盘部pp3-r连接有接触部v0-7。在导电体层25h的焊盘部pp4-r连接有接触部v0-8。在第2实施方式中，接触部v0-4～v0-8分别与所关联的位线bl连接。接触部v0-4～v0-8通过在x方向上相互错开来配置，能够与不同的位线bl连接。
[0217]
第2实施方式的绝缘体层34b在同一群gr内相邻的焊盘部pp2-l和pp2-r之间、某群gr的焊盘部pp2-l和与该群gr相邻的群gr的导电体层25h之间、相邻的焊盘部pp4-l和pp4-r之间、某群gr的焊盘部pp4-l和与该群gr相邻的群gr的导电体层25h之间分别具有截断部dp。在以下，将与焊盘部pp2-l的左端部lp相接的截断部dp称为“截断部dp1”。将与焊盘部pp2-r的左端部lp相接的截断部dp称为“截断部dp2”。将与焊盘部pp4-l的左端部lp相接的截断部dp称为“截断部dp3”。将与焊盘部pp4-r的左端部lp相接的截断部dp称为“截断部dp4”。
[0218]
第2实施方式的截断部dp1沿着y方向延伸地设置，将与焊盘部pp1-l的上端部tp相接的绝缘体层34b的部分和与焊盘部pp3-l的下端部bp相接的绝缘体层34b的部分之间相连。在绝缘体层34b中连续地设置有截断部dp1、将导电体层25a包围的部分以及将导电体层25e包围的部分。
[0219]
第2实施方式的截断部dp2沿着y方向延伸地设置，将与焊盘部pp1-r的上端部tp相接的绝缘体层34b的部分和在焊盘部pp1-r侧与从焊盘部pp3-l在x方向上延伸的导电体层25e的部分相接的绝缘体层34b的部分之间相连。在绝缘体层34b中连续地设置有截断部dp2、将导电体层25c包围的部分以及将导电体层25e包围的部分。
[0220]
截断部dp3从焊盘部pp3-l的上端部tp沿着y方向延伸地设置，经由焊盘区域pr4的上侧而与其它截断部dp连续地设置。在绝缘体层34b中连续地设置有截断部dp3和将导电体层25e包围的部分。
[0221]
截断部dp4从焊盘部pp3-r的上端部tp沿着y方向延伸地设置，经由焊盘区域pr4的上侧而与其它的截断部dp连续地设置。在绝缘体层34b中，连续地设置有截断部dp4和将导电体层25g包围的部分。
[0222]
即，在第2实施方式的绝缘体层34b中，连续地设置有截断部dp1、dp2、dp3以及dp4。此外，第2实施方式中的截断部dp也可以与第1实施方式同样地将导电体层25的一部分截断。
[0223]
并且，在第2实施方式涉及的半导体存储装置1中，与第1实施方式同样地，绝缘体层34b具有基于布线层m1的构造的形成方法而以大致相同的尺寸设置的部分。例如，在绝缘体层34b中，对于将导电体层25a、25b、25c、25d、25e、25f、25g以及25h中的任一个包围、且设置在与任一个导电体层25之间的部分的宽度，除了与截断部dp对应的部分之外，是大致相等的。
[0224]
如以上说明的那样，第2实施方式涉及的半导体存储装置1具有在2级的焊盘区域
pr1、pr2、pr3以及pr4分别配置有沿着d1方向排列了的多个焊盘部pp的构造。第2实施方式涉及的半导体存储装置1的其它结构与第1实施方式是同样的。
[0225]
[2-2]制造方法
[0226]
第2实施方式涉及的半导体存储装置1的制造方法中的一系列工序与图17所示的流程图是同样的。在第2实施方式涉及的半导体存储装置1的制造方法中，相对于第1实施方式，主要是所形成的各图案的形状不同。图33～图39是表示第2实施方式涉及的半导体存储装置1具备的存储单元阵列10的存储区域mr中的布线层m1的构造的形成中途的平面布局的一个例子的俯视图。以下，适当参照图17对第2实施方式涉及的半导体存储装置1的制造方法中的设置于布线层m1的布线(导电体层25)的形成方法进行说明。
[0227]
首先，与第1实施方式同样地，层叠绝缘体层34b、牺牲层70以及牺牲层80(s11)。
[0228]
接着，如图33所示，形成具有将区域pr0a和pr0b覆盖的部分的抗蚀剂图案pep1a和pep1b(s12)。区域pr0a在图示了的区域中包括沿着d1方向交替地配置的区域pr0a-l和pr0a-r。区域pr0b包括与区域pr0a相比而距区域lsr更远地配置、并沿着d1方向交替地配置的区域pr0b-l和pr0b-r。抗蚀剂图案pep1a和pep1b分别具有将区域pr0a-r和pr0b-r覆盖的部分。
[0229]
接着，如图34所示，形成抗蚀剂图案pep1a和pep1b各自的侧壁sw1a和sw1b(s13)。侧壁sw1a基于抗蚀剂图案pep1a来形成，将区域pr0a-r包围。侧壁sw1b基于抗蚀剂图案pep1b来形成，将区域pr0b-r包围。
[0230]
接着，如图35所示，形成抗蚀剂图案pep2a和pep2b(s14)。抗蚀剂图案pep2a设置为将形成有焊盘部pp2-l和pp2-r的区域覆盖，将区域pr0a-l和pr0b-l之间分离，并且，将侧壁sw1a的环形端部le覆盖。抗蚀剂图案pep2b设置为将形成有焊盘部pp4-l和pp4-r的区域覆盖且与区域pr0b的一部分重叠，并且，在相邻的侧壁sw1b的环形端部le之间连续地设置。
[0231]
接着，通过使用了侧壁sw1和抗蚀剂图案pep2作为掩模的蚀刻处理，对牺牲层80进行加工，形成硬掩模hm1(s15)。硬掩模hm1的平面形状与组合了抗蚀剂图案pep2a及pep2b和侧壁sw1a及sw1b各自的平面形状而得到的形状对应。
[0232]
接着，除去侧壁sw1和抗蚀剂图案pep2(s16)。
[0233]
接着，如图36所示，形成硬掩模hm1的侧壁sw2a、sw2b、sw2c以及sw2d(s17)。在由侧壁sw1a以及sw1b和抗蚀剂图案pep2a包围的部分所形成的侧壁sw2a在俯视下将焊盘区域pr1-l包围。在由侧壁sw1a和抗蚀剂图案pep2a包围的部分所形成的侧壁sw2b在俯视下将焊盘区域pr1-r包围。在由侧壁sw1a及sw1b和抗蚀剂图案pep2a及pep2b包围的部分所形成的侧壁sw2c在俯视下将焊盘区域pr3-l包围。在由侧壁sw1b和抗蚀剂图案pep2b包围的部分所形成的侧壁sw2d在俯视下将焊盘区域pr3-r包围。在抗蚀剂图案pep2b中的区域lsr的相反侧的侧面部分所形成的侧壁sw2z沿着焊盘区域pr4连续地形成。在以下，将在区域pr4中连续地露出了牺牲层70的部分称为区域pr4-w。将在区域pr2中在y方向上夹在侧壁sw2a以及sw2b与侧壁sw2c之间的部分称为区域pr2-d。在区域pr2中，区域pr2-d在d1方向上排列。
[0234]
接着，如图37所示，形成抗蚀剂图案pep3(s18)。抗蚀剂图案pep3具有将侧壁sw2z覆盖、且沿着区域pr4连续地设置的部分。另外，抗蚀剂图案pep3具有设置为将与截断部dp1、dp2、dp3以及dp4对应的区域覆盖的部分。由此，区域pr2-d由截断部dp1和dp2进行划分。区域pr4-w由截断部dp3和dp4进行划分。
[0235]
接着，通过使用了侧壁sw2和抗蚀剂图案pep3作为掩模的蚀刻处理，对牺牲层70进行加工，形成硬掩模hm2(s19)。
[0236]
接着，除去侧壁sw2和抗蚀剂图案pep3(s20)。
[0237]
接着，如图38所示，通过使用了硬掩模hm2作为掩模的蚀刻处理，对绝缘体层34b进行加工，形成多个沟槽部90(s21)。多个沟槽部90被分类为各群，该群包括包含在y方向上依次排列的部分的8个沟槽部90a、90b、90c、90d、90e、90f、90g以及90h。沟槽部90a包括焊盘区域pr1-l。沟槽部90b包括焊盘区域pr2-l。沟槽部90c包括焊盘区域pr1-r。沟槽部90d包括焊盘区域pr2-r。沟槽部90e包括焊盘区域pr3-l。沟槽部90f包括焊盘区域pr4-l。沟槽部90g包括焊盘区域pr3-r。沟槽部90h包括焊盘区域pr4-r。此外，焊盘区域pr2-l和pr2-r与由截断部dp1和dp2划分出的区域pr2-d对应。焊盘区域pr4-l和pr4-r与由截断部dp3和dp4划分出的区域pr4-w对应。
[0238]
接着，如图39所示，在多个沟槽部90各自形成有导电体(s22)。分别设置于沟槽部90a、90b、90c、90d、90e、90f、90g以及90h的导电体分别与导电体层25a、25b、25c、25d、25e、25f、25g以及25h对应。第2实施方式涉及的半导体存储装置1的其它制造方法与第1实施方式是同样的。
[0239]
[2-3]第2实施方式的效果
[0240]
第2实施方式涉及的半导体存储装置1具有使用两次侧壁加工来形成了的多个导电体层25。并且，多个导电体层25各自具有的焊盘部pp具有以4级配置的结构。以4级配置的焊盘部pp与以2级配置的焊盘部pp相比，能够抑制配置接触焊盘的区域的x方向上的宽度。其结果，第2实施方式涉及的半导体存储装置1能够使电路图案的配置效率比第1实施方式提高，能够抑制半导体存储装置1的芯片面积。因此，第2实施方式涉及的半导体存储装置1能够抑制半导体装置的制造成本。
[0241]
另外，与第1实施方式相比，第2实施方式涉及的半导体存储装置1的将各群gr所包含的8个导电体层与8条位线bl连接的顺序的限制变得宽松。具体而言，在第2实施方式中，相邻的位线bl也可以不必须与所相邻的导电体层25连接。其结果，第2实施方式涉及的半导体存储装置1能够进一步对涉及多个布线层的布线的布局进行优化，能够抑制电路图案的面积。
[0242]
[3]关于线和间隔图案的线宽
[0243]
图40是用于对线和间隔图案的线宽进行说明的概略图。图40一并示出与图17所示的s12～s22的工序的对应关系。以下，参照图40对利用了两次侧壁加工的情况下的线图案的线宽和间隔宽度的倾向进行说明。
[0244]
通过s12的工序中的第1次曝光处理形成的抗蚀剂图案pep1的线和间隔图案例如以线宽l0、间隔宽度s0来形成。
[0245]
通过s13的工序中的第1次侧壁加工形成的侧壁sw1例如以线宽l1来形成。线宽l1的尺寸基于在s13的工序中成膜的第1材料的膜厚。通过侧壁sw1形成的线和间隔图案具有基于被作为芯材来使用的抗蚀剂图案pep1的线宽而以间隔宽度s1形成的部分、和基于相邻的芯材的间隔和侧壁sw1的线宽l1而以间隔宽度s2形成的部分。间隔宽度s1和s2可能因工艺偏差等的影响而不同。
[0246]
通过s15的工序形成了的硬掩模hm1(牺牲层80)的线和间隔图案例如以线宽l1m来
形成。线宽l1m的尺寸是基于在蚀刻处理时被作为掩模来使用的侧壁sw1的线宽l1的。另外，通过硬掩模hm1形成的线和间隔图案具有基于间隔宽度s1而以间隔宽度s1m来形成的部分、和基于间隔宽度s2而以间隔宽度s2m来形成的部分。
[0247]
通过s17的工序中的第2次侧壁加工形成的侧壁sw2例如以线宽l2来形成。线宽l2的尺寸是基于在s17的工序中所成膜的第2材料的膜厚的。通过侧壁sw2形成的线和间隔图案具有基于被作为芯材来使用的硬掩模hm1的线宽而以间隔宽度s3来形成的部分、和基于相邻的芯材的间隔和侧壁sw2的线宽l2而以间隔宽度s4或者s5来形成的部分。间隔宽度s4与在形成了抗蚀剂图案pep1的部分所形成的间隔对应。间隔宽度s5与在没有形成抗蚀剂图案pep1的部分所形成的间隔对应。间隔宽度s3～s5可能因工艺偏差等的影响而不同。
[0248]
通过s19的工序形成了的硬掩模hm2(牺牲层70)的线和间隔图案例如以线宽l2m来形成。线宽l2m的尺寸是基于在蚀刻处理时被作为掩模来使用了的侧壁sw2的线宽l2的。另外，通过硬掩模hm2形成的线和间隔图案具有基于间隔宽度s3而以间隔宽度s3m来形成的部分、基于间隔宽度s4而以间隔宽度s4m来形成的部分以及基于间隔宽度s5而以间隔宽度s5m来形成的部分。
[0249]
包括通过s21的工序形成了的沟槽部90的绝缘体层34b的线和间隔图案例如以线宽l3来形成。线宽l3的尺寸是基于在蚀刻处理时被作为掩模来使用了的硬掩模hm2的线宽l2m的。另外，通过绝缘体层34b形成的线和间隔图案具有基于间隔宽度s3m而以间隔宽度s6来形成的部分、基于间隔宽度s4m而以间隔宽度s7来形成的部分以及基于间隔宽度s5m而以间隔宽度s8来形成的部分。
[0250]
通过s21的工序形成了的导电体层25的布线宽度是基于沟槽部90的尺寸的。因此，在以间隔宽度s6来形成的沟槽部90所形成的导电体层25(例如导电体层25b和25d)的布线宽度成为大致相等。同样地，在以间隔宽度s7来形成的沟槽部90所形成的导电体层25(例如导电体层25a)的布线宽度成为大致相等。在以间隔宽度s8来形成的沟槽部90所形成的导电体层25(例如导电体层25c)的布线宽度成为大致相等。另外，在区域lsr中相邻的导电体层25之间的绝缘体层34b的宽度是基于在s21中进行了加工的尺寸的，因此，成为大致相等。
[0251]
如以上说明的那样，利用了两次侧壁加工的情况下的线图案的线宽和间隔宽度根据工艺偏差具有一定的倾向。对于利用两次侧壁加工形成了布线这一状况，也可以基于这样的尺寸的倾向来加以确定。
[0252]
[4]其它
[0253]
半导体存储装置1也能够通过应用在上述实施方式中说明过的半导体存储装置1的制造方法，具有在2
×
k级(k为1以上的整数)的焊盘区域pr分别配置有沿着d1方向排列了的多个焊盘部pp的构造。
[0254]
这样的半导体存储装置1具有各自在x方向上延伸的部分hl、和与该部分hl的端部连接了的焊盘部pp，并且，具有相互分离地设置了的多条布线(例如导电体层25)。在多条布线各自的焊盘部连接有接触部。多条布线被分类为各群gr，该群gr包括在y方向上依次排列了各自的部分hl的(4
×
k(k为1以上的整数))条布线。
[0255]
第(4
×
k-3)条布线的焊盘部pp(例如焊盘部pp1＿l)和第(4
×
k-2)条布线的焊盘部pp(例如焊盘部pp2＿l)具有在y方向上相对向的部分。第(4
×
k-3)条布线的焊盘部pp和第(4
×
k-1)条布线的焊盘部pp(例如焊盘部pp1＿r)具有隔着第(4
×
k-2)条布线而在x方向
上相对向的部分。第(4
×
k-2)条布线的焊盘部pp和第(4
×
k)条布线的焊盘部pp(例如焊盘部pp2＿r)具有在x方向上相对向的部分。第(4
×
k-1)条布线的焊盘部pp和第(4
×
k)条布线的焊盘部pp具有在y方向上相对向的部分。
[0256]
在k为2以上的情况下，在同一群gr所包含的(4
×
k)条布线中，第(4
×
(k-1)-2)条(k为2以上且k以下的整数)布线的焊盘部(例如焊盘部pp2-l)和第(4
×
k-3)条布线的焊盘部(例如焊盘部pp3-l)具有在y方向上相对向的部分。第(4
×
(k-1))条布线的焊盘部(例如焊盘部pp2-r)和第(4
×
k-1)条布线的焊盘部(例如焊盘部pp3-r)具有隔着第(4
×
k-3)条布线和第(4
×
k-2)条布线在y方向上相对向的部分。
[0257]
在各群gr中，第(4
×
k-3)条布线的焊盘部pp和第(4
×
k-1)条布线的焊盘部pp沿着y方向排列而配置。同样地，在各群gr中，第(4
×
k-2)条布线的焊盘部pp和第(4
×
k)条布线的焊盘部pp沿着y方向排列而配置。换言之，在2
×
k级的焊盘区域pr中，例如在d1方向上交替地配置有第(4
×
k-3)条布线的焊盘部pp和第(4
×
k-2)条布线的焊盘部pp的组以及第(4
×
k-1)条布线的焊盘部pp和第(4
×
k)条布线的焊盘部pp的组。
[0258]
根据上述实施方式涉及的半导体存储装置1的制造方法，各群gr的第(4
×
k-2)条布线的部分hl的所述y方向上的宽度与各群gr的第(4
×
k)条布线的部分hl的y方向上的宽度大致相等，且与各群gr的第(4
×
k-3)条布线的部分hl的y方向上的宽度不同，并且，与各群gr的第(4
×
k-1)条布线的部分hl的y方向上的宽度不同。并且，各群gr的第(4
×
k-3)条布线的部分hl的y方向上的宽度与各群gr的第(4
×
k-1)条布线的部分hl的y方向上的宽度不同。
[0259]
另外，在多条布线中的部分hl相邻的两条布线之间设置的绝缘体层的y方向上的宽度大致相等。第(4
×
k-3)条布线的焊盘部pp与第(4
×
k-2)条布线的焊盘部pp之间的y方向上的间隔、第(4
×
k-1)条布线的焊盘部与第(4
×
k)条布线的焊盘部pp之间的y方向上的间隔、第(4
×
k-3)条布线的焊盘部与第(4
×
k-3)条布线的焊盘部pp和第(4
×
k-1)条布线的焊盘部pp之间的第(4
×
k-2)条布线的部分vl之间的x方向上的间隔以及第(4
×
k-1)条布线的焊盘部pp与第(4
×
k-2)条布线的部分vl之间的x方向上的间隔大致相等。
[0260]
此外，在上述实施方式中，对各截断部dp设置为沿着y方向延伸的直线形状的情况进行了例示，但不限定于此。各截断部dp能够至少使相邻的两个焊盘部pp(pp-l和pp-r)之间隔离即可，也可以具有曲线状的部分。在第2实施方式中，截断部dp也可以将焊盘部pp的一部分截断。即，各焊盘部pp也可以具有与焊盘部pp的级数无关而沿着在y方向上相邻地设置的截断部dp设置为了凹形状的部分。
[0261]
在上述实施方式中，以导电体层25具有焊盘部pp的构造的情况为例进行了说明，但不限定于此。焊盘部pp的构造也可以被应用于其它布线。例如，也可以对将层叠布线与行译码器模块16之间连接的布线(导电体层28等)应用在上述实施方式中说明过的焊盘部pp的构造和配置。另外，利用具有在上述实施方式中说明过的焊盘部pp的构造的布线的装置不限定于nand型闪速存储器等的半导体存储装置。与在上述实施方式中说明过的导电体层25同样的构造只要是利用两次侧壁加工来形成了的布线，就能够进行应用。
[0262]
在上述实施方式中说明过的制造工序不过是一个例子。例如，也可以在各制造工序之间插入有其它处理。例如，也可以在s12和s13的工序之间执行将抗蚀剂图案pep1作为了对象的细化处理。在上述实施方式中，对作为在曝光处理中所使用的抗蚀剂而利用正型
抗蚀剂的情况进行了例示，但不限定于此。在曝光处理中，也可以利用负型抗蚀剂，形成在上述实施方式中说明过的各抗蚀剂图案pep。
[0263]
在上述实施方式中，半导体存储装置1的电路结构、平面布局以及剖面构造各自可以根据半导体存储装置1的设计来适当地进行变更。例如，在第1实施方式中，对在cmos芯片上设置有存储芯片的情况进行了例示，但也可以在存储芯片上设置有cmos芯片。即，也可以对下晶片lw分配存储芯片，对上晶片uw分配cmos芯片。
[0264]
在上述实施方式中，存储柱mp的半导体层41与源极线sl之间也可以经由存储柱mp的侧面而相连接。存储柱mp也可以具有在z方向上连结了2条以上的多个柱而得到的构造。存储柱mp也可以具有连结了与选择栅极线sgd对应的柱和与字线wl对应的柱而得到的构造。存储柱mp和位线bl之间、接触部cc和导电体层27之间、接触部c3和导电体层66之间各自也可以通过在z方向上连结了的多个接触部相连接。也可以在多个接触部的连结部分插入有导电体层。这关于其它接触部也是同样的。半导体存储装置1具备的布线层、接触部的数量可以根据半导体存储装置1的电路设计而适当地进行变更。
[0265]
在上述实施方式中使用于说明的附图中，例示了存储柱mp在z方向上具有相同直径的情况，但不限定于此。存储柱mp也可以具有锥形形状、倒锥形形状或者弓形形状。同样地，缝隙slt和she各自也可以具有锥形形状、倒锥形形状或者弓形形状。同样地，各接触部也可以具有锥形形状、倒锥形形状或者弓形形状。存储柱mp和接触部cc以及c3各自的剖面构造既可以是圆形，也可以是椭圆形。
[0266]
在本说明书中，“连接”表示电连接，例如不排除其间夹有其它元件的情况。对于“电连接”，只要能够与电连接了的情形同样地进行动作，则也可以夹有绝缘体。“柱状”表示是在半导体存储装置1的制造工序中形成的孔内所设置的构造体。“直径”表示与半导体基板的表面平行的剖面中的孔等的内径。“宽度”例如表示x方向或者y方向上的构成要素的宽度。“半导体层”也可以被称为“导电体层”。
[0267]
在本说明书中，“区域”也可以被视为由半导体基板sub2包括的结构。例如，在规定为了半导体基板sub2包括存储区域mr和引出区域hr的情况下，存储区域mr和引出区域hr分别与半导体基板sub2上方的不同的区域相关联。“高度”例如与计测对象的结构和半导体基板sub2的z方向上的间隔对应。作为“高度”的基准，也可以使用半导体基板sub2以外的结构。“平面位置”表示平面布局中的构成要素的位置。“俯视”例如对应于从半导体基板sub2的上方侧观察半导体基板sub2。
[0268]
以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些新的实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围、宗旨内，并且，包含在权利要求书所记载的发明及其等同的范围内。

技术特征：
1.一种半导体装置，具备：第1导电体，其包括在第1方向上延伸的第1部分和第1焊盘部，所述第1焊盘部包括从所述第1部分的端部在与所述第1方向交叉的第2方向上延伸的部分；第2导电体，其包括在所述第1方向上延伸的第2部分、从所述第2部分的端部在所述第2方向上延伸的第3部分以及第2焊盘部，并且与所述第1导电体分离地设置，所述第2焊盘部包括从所述第3部分的端部在所述第1方向上延伸的部分；第1绝缘体，其在所述第1方向上与所述第2焊盘部相邻；第1接触部，其连接于所述第1焊盘部；以及第2接触部，其连接于所述第2焊盘部，所述第1焊盘部包括在所述第1方向上相互相邻的第1子部分和第2子部分，所述第1子部分和所述第2子部分各自包括所述第1焊盘部的所述第2方向上的一端部分和另一端部分，所述第1子部分在所述第2方向上与所述第2焊盘部相邻，所述第2子部分在所述第2方向上与所述第1绝缘体相邻，所述第1焊盘部的所述第2子部分的沿着所述第2方向的长度比所述第1焊盘部的所述第1子部分的沿着所述第2方向的长度短。2.根据权利要求1所述的半导体装置，所述第1焊盘部的所述第1子部分包括在所述第1方向上与所述第1绝缘体相邻的部分，所述第1焊盘部的所述第1子部分的与所述第1绝缘体相邻的所述部分和所述第2焊盘部的与所述第1绝缘体相邻的部分沿着所述第2方向对齐。3.根据权利要求1所述的半导体装置，还具备：第3导电体，其包括在所述第1方向上延伸的第4部分和第3焊盘部，所述第3焊盘部包括从所述第1部分的端部在所述第2方向上延伸的部分；第2绝缘体，其在与所述第1绝缘体相反一侧与所述第2焊盘部在所述第2方向上相邻；以及第3接触部，其连接于所述第3焊盘部，所述第3焊盘部包括在所述第1方向上相互相邻的第3子部分和第4子部分，所述第3子部分和所述第4子部分各自包括所述第3焊盘部的所述第2方向上的一端部分和另一端部分，所述第3子部分在所述第2方向上与所述第2焊盘部相邻，所述第4子部分在所述第2方向上与所述第2绝缘体相邻，所述第3焊盘部的所述第4子部分的沿着所述第2方向的长度比所述第3焊盘部的所述第3子部分的沿着所述第2方向的长度短。4.根据权利要求3所述的半导体装置，所述第3焊盘部的所述第3子部分具有在所述第1方向上与所述第2绝缘体相邻的部分，所述第3焊盘部的所述第3子部分的与所述第2绝缘体相邻的所述部分和所述第2焊盘部的与所述第2绝缘体相邻的部分沿着所述第2方向对齐。5.根据权利要求3所述的半导体装置，所述第1焊盘部与所述第2导电体的所述第3部分的沿着所述第1方向的间隔和所述第3焊盘部与所述第2导电体的所述第3部分的沿着所述第1方向的间隔大致相等。6.根据权利要求5所述的半导体装置，
所述第1导电体的所述第1部分与所述第2导电体的所述第2部分的沿着所述第2方向的间隔和所述第2导电体的所述第2部分与所述第3导电体的所述第4部分的沿着所述第2方向的间隔大致相等。7.根据权利要求5所述的半导体装置，所述第1焊盘部的所述第1子部分与所述第2焊盘部的沿着所述第2方向的间隔和所述第3焊盘部的所述第3子部分与所述第2焊盘部的沿着所述第2方向的间隔大致相等。8.根据权利要求3所述的半导体装置，还具备：第4导电体，其包括第5部分、第6部分以及第4焊盘部，所述第5部分在所述第1方向上延伸地设置，所述第6部分从所述第5部分的端部在所述第2方向上延伸地设置，并在与所述第2导电体的所述第3部分相反一侧与所述第3焊盘部相邻，所述第4焊盘部包括从所述第6部分的端部在所述第1方向上延伸地设置的部分，并隔着所述第2绝缘体在所述第1方向上与所述第2焊盘部相邻，所述第4导电体与所述第3导电体分离地设置；和第4接触部，其连接于所述第4焊盘部。9.根据权利要求8所述的半导体装置，所述第1绝缘体、所述第2绝缘体、设置在所述第1导电体与所述第2导电体之间的第3绝缘体、设置在所述第2导电体与所述第3导电体之间的第4绝缘体以及设置在所述第3导电体与所述第4导电体之间的第5绝缘体连续地设置。10.根据权利要求8所述的半导体装置，所述第1焊盘部与所述第2导电体的所述第3部分的沿着所述第1方向的间隔、所述第3焊盘部与所述第2导电体的所述第3部分的沿着所述第1方向的间隔、所述第3焊盘部与所述第4导电体的所述第6部分的沿着所述第1方向的间隔、所述第1导电体的所述第1部分与所述第2导电体的所述第2部分的沿着所述第2方向的间隔、所述第2导电体的所述第2部分与所述第3导电体的所述第4部分的沿着所述第2方向的间隔以及所述第3导电体的所述第4部分与所述第4导电体的所述第5部分的沿着所述第2方向的间隔大致相等。11.根据权利要求8所述的半导体装置，还具备：第5导电体，其包括第7部分、第5焊盘部以及第8部分，所述第7部分在所述第1方向上延伸且隔着绝缘体在所述第2方向上与所述第4导电体的所述第5部分相邻，所述第5焊盘部包括隔着绝缘体在所述第2方向上与所述第2焊盘部相邻的部分，所述第8部分将所述第7部分与所述第5焊盘部之间连接且包括沿着所述第4导电体设置的部分；第6导电体，其包括第9部分、第6焊盘部以及第10部分，所述第9部分在所述第1方向上延伸且隔着绝缘体在所述第2方向上与所述第5导电体的所述第7部分相邻，所述第6焊盘部包括隔着绝缘体在所述第2方向上与所述第5焊盘部相邻的部分，所述第10部分将所述第9部分与所述第6焊盘部之间连接且包括沿着所述第5导电体设置的部分；第7导电体，其包括第11部分、第7焊盘部以及第12部分，所述第11部分在所述第1方向上延伸且隔着绝缘体在所述第2方向上与所述第6导电体的所述第9部分相邻，所述第7焊盘部包括隔着绝缘体和所述第6导电体的所述第10部分在所述第1方向上与所述第5焊盘部相邻的部分，所述第12部分将所述第11部分与所述第7焊盘部之间连接且包括沿着所述第6导电体设置的部分；第8导电体，其包括第13部分、第8焊盘部以及第14部分，所述第13部分在所述第1方向
上延伸且隔着绝缘体在所述第2方向上与所述第7导电体的所述第11部分相邻，所述第8焊盘部包括隔着绝缘体分别在所述第1方向和所述第2方向上与所述第6焊盘部和所述第7焊盘部相邻的部分，所述第14部分将所述第13部分与所述第8焊盘部之间连接且包括沿着所述第7导电体设置的部分；第5接触部，其连接于所述第5焊盘部；第6接触部，其连接于所述第6焊盘部；第7接触部，其连接于所述第7焊盘部；以及第8接触部，其连接于所述第8焊盘部。12.一种半导体存储装置，具备：权利要求1所述的半导体装置；基板；多条字线，其在所述基板的上方在与所述第1方向和所述第2方向交叉的第3方向上相互分离地设置；柱，其贯通所述多条字线而设置；以及位线，其电连接在所述柱与所述第1焊盘部之间。13.根据权利要求12所述的半导体存储装置，所述位线在所述第2方向上延伸地设置。14.根据权利要求12所述的半导体存储装置，还具备：晶体管，其设置在所述基板上；第9导电体，其电连接于所述晶体管，具有倒锥形形状；以及第10导电体，其设置在所述第9导电体上，电连接于所述第1导电体，具有锥形形状，所述位线设置于所述第10导电体与所述多条字线之间的层，所述第1导电体设置于所述位线与所述第10导电体之间的层。15.一种半导体装置的制造方法，包括：将绝缘体层、第1牺牲层以及第2牺牲层层叠；形成第1抗蚀剂图案，所述第1抗蚀剂图案具有在第1方向上延伸的第1线和间隔图案，在所述第1线和间隔图案所包含的多个线图案各自的端部设置有分别将在第2方向上延伸的第1区域的一部分覆盖的第1部分；形成所述第1抗蚀剂图案的第1侧壁；除去所述第1抗蚀剂图案；在除去了所述第1抗蚀剂图案之后形成第2抗蚀剂图案，所述第2抗蚀剂图案具有将所述第1区域所包含的所述第1侧壁的环形端部覆盖的部分；通过使用了所述第2抗蚀剂图案和所述第1侧壁来作为掩模的蚀刻处理对所述第2牺牲层的一部分进行加工，形成与被进行了加工的所述第2牺牲层对应的第1掩模；在形成了所述第1掩模之后，除去所述第1侧壁和所述第2抗蚀剂图案；在除去了所述第1侧壁和所述第2抗蚀剂图案之后形成所述第1掩模的第2侧壁，所述第2侧壁在沿着所述第2方向延伸的第2区域包括环形端部，并包括沿着在第3方向上与所述第2区域相邻的第3区域延伸地设置的第2部分；在形成了所述第2侧壁之后形成第3抗蚀剂图案，所述第3抗蚀剂图案包括将所述第2部
分覆盖的第3部分和从所述第2区域内的各环形端部沿着所述第3方向延伸且连接于所述第3部分的多个部分；通过使用了所述第3抗蚀剂图案和所述第2侧壁来作为掩模的蚀刻处理对所述第1牺牲层的一部分进行加工，形成与被进行了加工的所述第1牺牲层对应的第2掩模；通过使用了所述第2掩模来作为掩模的蚀刻处理对所述绝缘体层的一部分进行加工，在所述绝缘体层形成沟槽部；以及在所述沟槽部形成导电体。16.根据权利要求15所述的半导体装置的制造方法，包括：通过在所述绝缘体层形成所述沟槽部而在所述绝缘体层设置在所述第1方向上延伸的第2线和间隔图案，在所述第2线和间隔图案的间隔部分所形成的所述导电体的所述第3方向上的宽度为18nm以下。17.一种半导体装置，具备：多条布线，其各自包括在第1方向上延伸的第1部分和与所述第1部分的端部连接的焊盘部，相互分离地设置；和多个接触部，其分别与所述多条布线各自的所述焊盘部连接，所述多条布线被分类为各个群，该群包括在与所述第1方向交叉的第2方向上依次排列了各自的所述第1部分的(4
×
k)条所述布线，其中，k为1以上的整数，第(4
×
k-3)条布线的所述焊盘部和第(4
×
k-2)条布线的所述焊盘部包括在所述第2方向上相对向的部分，所述第(4
×
k-3)条布线的所述焊盘部和第(4
×
k-1)条布线的所述焊盘部包括隔着所述第(4
×
k-2)条布线在所述第1方向上相对向的部分，所述第(4
×
k-2)条布线的所述焊盘部和第(4
×
k)条布线的所述焊盘部包括在所述第1方向上相对向的部分，所述第(4
×
k-1)条布线的所述焊盘部和所述第(4
×
k)条布线的所述焊盘部包括在所述第2方向上相对向的部分，各群的第(4
×
k-2)条布线的所述第1部分的所述第2方向上的宽度与各群的第(4
×
k)条布线的所述第1部分的所述第2方向上的宽度相等，且与各群的第(4
×
k-3)条布线的所述第1部分的所述第2方向上的宽度不同，并且，与各群的第(4
×
k-1)条布线的所述第1部分的所述第2方向上的宽度不同，各群的第(4
×
k-3)条布线的所述第1部分的所述第2方向上的宽度与各群的第(4
×
k-1)条布线的所述第1部分的所述第2方向上的宽度不同。18.根据权利要求17所述的半导体装置，在k为2以上的情况下，在同一群所包含的(4
×
k)条所述布线中，第(4
×
(m-1)-2)条布线的所述焊盘部和第(4
×
m-3)条布线的所述焊盘部包括在所述第2方向上相对向的部分，其中，m为2以上且k以下的整数，第(4
×
(m-1))条布线的所述焊盘部和第(4
×
m-1)条布线的所述焊盘部包括隔着所述第(4
×
m-3)条布线和第(4
×
m-2)条布线在所述第2方向上相对向的部分。19.根据权利要求17所述的半导体装置，
还具备包括在所述多条布线各自的所述第1部分之间所设置的部分的绝缘体层，在所述多条布线中的所述第1部分相邻的两条布线之间所设置的所述绝缘体层的所述第2方向上的宽度大致相等。20.根据权利要求17所述的半导体装置，所述第(4
×
k-3)条布线的所述焊盘部与所述第(4
×
k-2)条布线的所述焊盘部之间的所述第2方向上的间隔、所述第(4
×
k-1)条布线的所述焊盘部与所述第(4
×
k)条布线的所述焊盘部之间的所述第2方向上的间隔、所述第(4
×
k-3)条布线的所述焊盘部与设置在所述第(4
×
k-3)条布线的所述焊盘部与所述第(4
×
k-1)条布线的所述焊盘部之间的所述第(4
×
k-2)条布线的第2部分之间的所述第1方向上的间隔以及所述第(4
×
k-1)条布线的所述焊盘部与所述第(4
×
k-2)条布线的所述第2部分之间的所述第1方向上的间隔大致相等。

技术总结
半导体装置包括第1导电体(25a)、第2导电体(25b)及第1绝缘体(DP)。第1导电体包括在第1方向上延伸的第1部分(HL)和包括从第1部分的端部在与第1方向交叉的第2方向上延伸的部分的第1焊盘部(PP1-L)。第2导电体包括在第1方向上延伸的第2部分(HL)、从第2部分的端部在第2方向上延伸的第3部分(VL)及包括从第3部分的端部在第1方向上延伸的部分的第2焊盘部(PP2-L)。第1绝缘体在第1方向上与第2焊盘部相邻。第1焊盘部包括在第1方向上相互相邻的第1及第2子部分，第1及第2子部分各自包括第1焊盘部的第2方向上的一端部分(BP)和另一端部分(TP)，第1子部分在第2方向上与第2焊盘部相邻，第2子部分在第2方向上与第1绝缘体相邻。第2子部分的沿着第2方向的长度(LH2)比第1子部分的沿着第2方向的长度(LH1)短。第2方向的长度(LH1)短。第2方向的长度(LH1)短。


技术研发人员：高须庆之 中岛史晴
受保护的技术使用者：铠侠股份有限公司
技术研发日：2022.07.08
技术公布日：2023/10/11