半导体组件及其形成方法与流程

1.本发明涉及一种集成电路及其形成方法，尤其涉及一种半导体组件及其形成方法。


背景技术：

2.近年来电阻式随机存取存储器(resistive random access memory，rram)的发展极为快速，是目前最受瞩目的未来存储器的结构。由于rram具备低功耗、高速运作、高密度以及兼容于互补式金属氧化物半导体(complementary metal oxide semiconductor，cmos)工艺技术的潜在优势，因此非常适合作为下一世代的非易失性存储器组件。一般使用的电阻式随机存取存储器的基本结构是由一个晶体管与一个电阻器所构成(1t1r)。电阻器的电阻值可由变更施加的偏压改变，因此组件可处于高电阻状态(hrs)或低高电阻状态(lrs)，由此可识别数字信号的0或1。
3.随着科技的进步，各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展。然而，电阻式随机存取存储器的占用面积却因晶体管的大组件宽度而难以缩小单位尺寸。因此，如何能有效地利用芯片面积并达到微型化组件是目前非常重要的一门课题。


技术实现要素：

4.本发明实施例提供一种半导体组件及其形成方法，其可缩小晶体管的组件宽度，以有效地利用芯片面积并达到微型化组件的目的。
5.本发明实施例提供一种半导体组件包括：衬底、多个隔离结构、多个沟道层以及栅极结构。衬底包括位于其上的多个鳍片。多个隔离结构分别配置在多个鳍片之间。多个隔离结构的顶面高于多个鳍片的顶面以形成多个开口。多个沟道层分别配置在多个开口中。每一个沟道层接触相应的鳍片且延伸覆盖相应的隔离结构的下侧壁，以形成u型结构。栅极结构填入多个开口中且延伸覆盖多个隔离结构的顶面。
6.本发明实施例提供一种半导体组件的形成方法包括：提供包括位于其上的多个鳍片的衬底；在多个鳍片之间形成多个隔离结构，其中多个隔离结构的顶面高于多个鳍片的顶面以形成多个开口；形成多个沟道材料层，以共形覆盖多个开口的表面；进行氧化工艺，以将多个沟道材料层的一部分氧化为栅介电层；以及在栅介电层上形成栅电极，以形成栅极结构。
7.基于上述，本发明实施例将多个隔离结构突出于多个鳍片之间，使得多个隔离结构的顶面高于多个鳍片的顶面以形成多个开口。接着，将多个沟道层分别形成在多个开口中，以使每一个沟道层与相应的鳍片接触并延伸覆盖相应的隔离结构的下侧壁，从而形成u型结构。此u型结构的沟道层可有效地增加组件宽度并缩小单位尺寸，以提升芯片使用面积，进而达到微型化组件的目的。
附图说明
8.图1a至图1h是本发明第一实施例的半导体组件的制造流程的剖面示意图；
9.图2是依照本发明第二实施例的一种半导体组件的剖面示意图。
具体实施方式
10.请参照图1a，本实施例提供一种半导体组件1(如图1h所示)的制造方法，其步骤如下。首先，提供衬底100。衬底100可包括第一区r1与第二区r2。第一区r1可以是晶胞区，而第二区r2可以是周边区。衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(semiconductor over insulator，soi)。在本实施例中，衬底100可以是硅衬底。
11.接着，在衬底100上依序形成第一硬掩膜图案102与第二硬掩膜图案104。在一实施例中，第一硬掩膜图案102的材料包括氧化硅，而第二硬掩膜图案104的材料包括氮化硅。在本实施例中，第一硬掩膜图案102与第二硬掩膜图案104可用以当作刻蚀掩膜，以移除未被第一硬掩膜图案102与第二硬掩膜图案104所覆盖的部分衬底100，从而在衬底100中形成多个沟槽10、20。具体来说，沟槽10形成在第一区r1的衬底100中，以在衬底100上形成多个鳍片101。也就是说，此鳍片101的材料亦为半导体材料，例如硅。另外，沟槽20则是形成在第二区r2的衬底100中。在一实施例中，沟槽20的宽度可大于或等于沟槽10的宽度。
12.然后，形成共形层106以上覆沟槽10、20的表面并延伸覆盖第二硬掩膜图案104的顶面。在一实施例中，共形层106的材料可以是氧化硅，其可由化学气相沉积法(cvd)来形成。之后，在共形层106上形成填充材料108，以填入沟槽10、20中并延伸覆盖第二硬掩膜图案104的顶面。具体来说，填充材料108包括第一材料108a与位于第一材料108a上的第二材料108b。在一实施例中，第一材料108a可以是旋涂式玻璃(spin-on glass，sog)，其可由旋转涂布法来形成。另外，第二材料108b可以是氧化硅，其可由高密度等离子化学气相沉积法(high-density plasma cvd，hdp-cvd))或是增强高深宽比沟填工艺(eharp)来形成。由于sog的流动性较佳，因此可轻易填入沟槽10、20中而不易产生空隙。在一实施例中，由hdp或是eharp所形成的第二材料108b的致密度大于由sog所构成的第一材料108a的致密度。在此情况下，第二材料108b可有效地保护下方的衬底100免受后续工艺的损坏。在一实施例中，填充材料108也可以仅包括第一材料108a或第二材料108b。
13.请参照图1b，进行平坦化工艺，移除部分填充材料108与部分共形层106，以暴露出第二硬掩膜图案104的顶面。在一实施例中，平坦化工艺可包括化学机械抛光(cmp)工艺。在进行平坦化工艺之后，剩余的共形层106与填充材料108填充在第一区r1的沟槽10中，以形成多个衬层116与多个隔离结构118。隔离结构118分别配置在鳍片101之间。衬层116分别装衬在隔离结构118的底面与侧壁，以将隔离结构118与鳍片101或是第二硬掩膜图案104分隔。在本实施例中，每一个隔离结构118包括第一介电层118a与位于第一介电层118a上的第二介电层118b。虽然图1b绘示出的隔离结构118具有双层结构，但本发明不以此为限。在其他实施例中，隔离结构118可包括单层结构或是多层结构。在本实施例中，隔离结构118可视为浅沟槽隔离(sti)结构。
14.相似地，剩余的共形层106与填充材料108可填充在第二区r2的沟槽20中，以形成多个衬层126与多个隔离结构128。每一个隔离结构128包括第一介电层128a与位于第一介电层128a上的第二介电层128b。在一实施例中，第一介电层128a与第二介电层128b之间的
界面可高于第一介电层118a与第二介电层118b之间的界面。另外，在本实施例中，在进行cmp工艺之后，隔离结构118的顶面、隔离结构128的顶面以及第二硬掩膜图案104的顶面可实质上共平面或齐平。
15.请参照图1b与图1c，进行回刻蚀工艺，移除第一区r1的第二硬掩膜图案104，以在鳍片101上形成多个开口12。也就是说，在进行回刻蚀工艺之后，隔离结构118可突出于鳍片101之间，以于相邻隔离结构118之间形成开口12。在此情况下，如图1c所示，开口12可暴露出鳍片101上的第一硬掩膜图案102与部分衬层116。在一实施例中，可利用掩膜层(未绘示)覆盖第二区r2的隔离结构128与第二硬掩膜图案104的表面来进行回刻蚀工艺，之后再移除上述掩膜层。因此，在移除第一区r1的第二硬掩膜图案104之后，第二区r2的第二硬掩膜图案104仍可保留下来，如图1c所示。在替代实施例中，亦可同时移除第一区r1与第二区r2的第二硬掩膜图案104。
16.请参照图1c与图1d，进行清洗工艺，以移除开口12的表面上的第一硬掩膜图案102与衬层116，进而暴露出隔离结构118的上部表面与鳍片101的顶面。在一实施例中，第一硬掩膜图案102(或衬层116)与隔离结构118可具有不同刻蚀选择性的材料。因此，在进行上述清洗工艺之后，外露于开口12的第一硬掩膜图案102与衬层116被移除，而隔离结构118仍维持原本形状。在替代实施例中，在进行上述清洗工艺期间，部分隔离结构亦被移除，以形成子弹形状的隔离结构218(如图2所示)。
17.请参照图1e，形成沟道材料120以共形覆盖开口12的表面且延伸覆盖第一区r1的隔离结构118的顶面。另外，沟道材料120亦上覆第二区r2的隔离结构128的顶面与第二硬掩膜图案104的顶面。在一实施例中，沟道材料120包括掺杂多晶硅、非掺杂多晶硅或其组合。沟道材料120可通过化学气相沉积法来形成，且具有大于10nm的厚度，例如27nm。
18.请参照图1e与图1f，进行刻蚀工艺，移除第一区r1的隔离结构118的顶面上的沟道材料120与第二区r2上的沟道材料120，进而在开口12中分别形成多个沟道材料层130。在此情况下，如图1f所示，沟道材料层130共形地覆盖开口12的表面，以形成u形结构。在一实施例中，上述的刻蚀工艺可以是全面性的干式刻蚀工艺(blanket dry etching process)，亦即在进行上述的刻蚀工艺时不需要使用刻蚀掩膜。在进行上述的刻蚀工艺之后，沟道材料层130的底部厚度130t1会被薄化为例如但不限于5nm。在本实施例中，沟道材料层130的底部厚度130t1可大于其侧壁厚度130t2。在此情况下，较厚的底部厚度130t1在进行后续氧化工艺后不会因厚度太薄而产生断裂或是不连续的问题。
19.请参照图1f与图1g，进行氧化工艺135，以将沟道材料层130的一部分氧化为栅介电层152，并将沟道材料层130的剩余部分变成多个沟道层140。在一实施例中，氧化工艺135包括干式氧化工艺或是湿式氧化工艺。在本实施例中，栅介电层152的材料可以是氧化硅，其材料可由沟道材料层130衍生而来。另外，在氧化工艺135中，沟道材料层130可由上而下逐渐氧化为栅介电层152。在此情况下，如图1g所示，位于开口12的上部的沟道材料层130完全氧化为第一部分152a，而位于开口12的下部的沟道材料层130则是部分氧化为第二部分152b。也就是说，第一部分152a上覆隔离结构118的上侧壁，而第二部分152b则是上覆沟道层140。在本实施例中，第一部分152a的厚度t1可大于第二部分152b的厚度t2。另外，第一部分152a的厚度t1与第二部分152b的厚度t2可随组件电压的设计需求来进行调整，本发明不以此为限。
20.值得注意的是，在进行氧化工艺135之后，沟道层140直接接触相应的鳍片101且延伸覆盖相应的隔离结构118的下侧壁，以形成u型结构。在一实施例中，沟道层140的高度可随着氧化工艺135的工艺时间增加而降低。也就是说，当氧化工艺135的工艺时间增加时，沟道材料层130的更多部分被氧化为栅介电层152，以使沟道层140的厚度以及/或高度减少。在替代实施例中，沟道层240的厚度可沿着垂直于衬底100的顶面的方向渐缩，以形成牛角形状，如图2所示。
21.请参照图1h，在栅介电层152上形成栅电极154，以形成栅极结构150。具体来说，栅电极154可填入开口12中并延伸覆盖第一区r1的隔离结构118的顶面、第二区r2的隔离结构128的顶面以及第二区r2的第二硬掩膜图案104的顶面。在一实施例中，栅电极154的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沈积法。
22.在形成栅极结构150之后，便完成本实施例的半导体组件1。具体来说，半导体组件1可包括：衬底100、多个隔离结构118、多个沟道层140以及栅极结构150。衬底100包括位于其上的多个鳍片101。多个隔离结构118分别配置在多个鳍片101之间。多个隔离结构118的顶面高于多个鳍片101的顶面以形成多个开口12。多个沟道层140分别配置在多个开口12中。每一个沟道层140接触相应的鳍片101且延伸覆盖相应的隔离结构118的下侧壁，以形成u型结构。栅极结构150填入多个开口12中且延伸覆盖多个隔离结构118的顶面。从另一角度来看，栅极结构150可具有多个梳状部以嵌入相邻隔离结构118之间。值得注意的是，在本实施例中，栅极结构150与相应的沟道层140之间的接触面积可大于相应的鳍片101的顶部面积。也就是说，本实施例可通过与鳍片101接触的沟道层140来增加鳍片101与栅极结构150之间的组件宽度，以缩小单位尺寸，进而提升芯片使用面积。
23.图2是依照本发明第二实施例的一种半导体组件的剖面示意图。
24.请参照图2，基本上，第二实施例的半导体组件2与第一实施例的半导体组件1相似，相同的构件与材料已于上述段落详述过，于此便不再赘述。上述两者不同之处在于：半导体组件2具有牛角形状的沟道层240与子弹形状的隔离结构218。也就是说，沟道层240的厚度可沿着垂直于衬底100的顶面的方向渐缩，且隔离结构218的宽度可沿着垂直于衬底100的顶面的方向渐缩。在本实施例中，子弹形状的隔离结构218可有利于栅电极154填入上宽下窄的开口12(如图1g至图1h所示)中，以避免在开口12中形成孔洞。
25.在一实施例中，半导体组件1、2可应用在电阻式随机存取存储器(rram)中。也就是说，可在前段(feol)工艺中形成半导体组件1、2，在后段(beol)工艺中形成rram的存储单元(memory cell)，并利用内连线结构电性连接半导体组件1、2与存储单元，以形成一个晶体管与一个电阻器(1t1r)的存储器结构。由于rram需要大电流来进行操作，因此，现有的rram的组件面积会因过大的晶体管占用面积而无法进行微缩。在本实施例中，半导体组件1、2可利用u型结构的沟道层来增加组件宽度并缩小单位尺寸，以提升芯片使用面积，进而达到缩小rram的组件面积。因此，本实施例的rram则可符合目前微型化组件的趋势，以增加商业竞争力。在替代实施例中，半导体组件1、2亦可应用在其他需要晶体管的应用领域上，例如动态随机存取存储器(dram)、静态随机存取存储器(sram)等。
26.综上所述，本发明实施例将多个隔离结构突出于多个鳍片之间，使得多个隔离结构的顶面高于多个鳍片的顶面以形成多个开口。接着，将多个沟道层分别形成在多个开口
中，以使每一个沟道层与相应的鳍片接触并延伸覆盖相应的隔离结构的下侧壁，从而形成u型结构。此u型结构的沟道层可有效地增加组件宽度并缩小单位尺寸，以提升芯片使用面积，进而达到微型化组件的目的。
27.虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

技术特征：
1.一种半导体组件，其特征在于，包括：衬底，包括位于其上的多个鳍片；多个隔离结构，分别配置在所述多个鳍片之间，其中所述多个隔离结构的顶面高于所述多个鳍片的顶面以形成多个开口；多个沟道层，分别配置在所述多个开口中，其中每一个沟道层接触相应的鳍片且延伸覆盖相应的隔离结构的下侧壁，以形成u型结构；以及栅极结构，填入所述多个开口中且延伸覆盖所述多个隔离结构的所述顶面。2.根据权利要求1所述的半导体组件，其特征在于，其中所述多个沟道层的厚度沿着垂直于所述衬底的顶面的方向渐缩，以形成牛角形状。3.根据权利要求2所述的半导体组件，其特征在于，其中所述多个隔离结构的宽度沿着垂直于所述衬底的所述顶面的所述方向渐缩，以形成子弹形状。4.根据权利要求1所述的半导体组件，其特征在于，其中所述栅极结构包括：栅介电层，包括：第一部分，上覆所述多个隔离结构的上侧壁；以及第二部分，上覆所述多个沟道层，其中所述第一部分的厚度大于所述第二部分的厚度；以及栅电极，配置在所述栅介电层上。5.根据权利要求1所述的半导体组件，其特征在于，其中所述栅极结构与相应的沟道层之间的接触面积大于相应的鳍片的顶部面积。6.一种半导体组件的形成方法，其特征在于，包括：提供包括位于其上的多个鳍片的衬底；在所述多个鳍片之间形成多个隔离结构，其中所述多个隔离结构的顶面高于所述多个鳍片的顶面以形成多个开口；形成多个沟道材料层，以共形覆盖所述多个开口的表面；进行氧化工艺，以将所述多个沟道材料层的一部分氧化为栅介电层；以及在所述栅介电层上形成栅电极，以形成栅极结构。7.根据权利要求6所述的半导体组件的形成方法，其特征在于，其中在进行所述氧化工艺之后，所述多个沟道材料层的剩余部分变成多个沟道层，分别形成在所述多个开口中，其中每一个沟道层接触相应的鳍片且延伸覆盖相应的隔离结构的下侧壁，以形成u型结构。8.根据权利要求7所述的半导体组件的形成方法，其特征在于，其中所述多个沟道层的厚度沿着垂直于所述衬底的顶面的方向渐缩，以形成牛角形状。9.根据权利要求8所述的半导体组件的形成方法，其特征在于，其中所述多个隔离结构的宽度沿着垂直于所述衬底的所述顶面的所述方向渐缩，以形成子弹形状。10.根据权利要求6所述的半导体组件的形成方法，其特征在于，其中形成所述多个沟道材料层的步骤包括：形成沟道材料以共形覆盖所述多个开口的所述表面且延伸覆盖所述多个隔离结构的所述顶面；以及进行刻蚀工艺，移除所述多个隔离结构的所述顶面上的所述沟道材料，进而在所述多个开口中分别形成所述多个沟道材料层，其中每一个沟道材料层的底部厚度大于其侧壁厚度。

技术总结
一种半导体组件及其形成方法，所述半导体组件包括：衬底、多个隔离结构、多个沟道层以及栅极结构。衬底包括位于其上的多个鳍片。多个隔离结构分别配置在多个鳍片之间。多个隔离结构的顶面高于多个鳍片的顶面以形成多个开口。多个沟道层分别配置在多个开口中。每一个沟道层接触相应的鳍片且延伸覆盖相应的隔离结构的下侧壁，以形成U型结构。栅极结构填入多个开口中且延伸覆盖多个隔离结构的顶面。口中且延伸覆盖多个隔离结构的顶面。口中且延伸覆盖多个隔离结构的顶面。


技术研发人员：刘奇青 黄智超 林铭哲 陈达 许汉辉
受保护的技术使用者：华邦电子股份有限公司
技术研发日：2022.03.24
技术公布日：2023/10/11