具有翅片式支撑柱结构的三维存储器器件及其形成方法与流程

具有翅片式支撑柱结构的三维存储器器件及其形成方法
1.相关申请
2.本技术要求2021年4月29日提交的美国非临时申请17/244,258号、2021年4月29日提交的美国非临时申请17/244,311号以及2021年8月31日提交的美国非临时申请17/462,446号的优先权权益，这些申请的全部内容以引用方式并入本文。
技术领域
3.本公开整体涉及半导体器件领域，并且具体地涉及包含翅片式支撑柱结构的三维存储器器件及其制造方法。


背景技术：

4.每个单元具有一个位的三维竖直nand串在t.endoh等人的标题为“novel ultra high density memory with a stacked-surrounding gate transistor(s-sgt)structured cell”，iedm proc.(2001)33-36的文章中公开。


技术实现要素：

5.根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠，其中该交替堆叠内的每个层存在于存储器阵列区内，并且该交替堆叠包括楼梯区中的阶梯式表面，其中导电层具有取决于距衬底的竖直距离的可变横向范围；存储器开口填充结构，这些存储器开口填充结构位于竖直延伸穿过存储器阵列区中的交替堆叠的相应存储器开口内，其中这些存储器开口填充结构中的每一个包括相应竖直半导体沟道和相应存储器膜；和支撑柱结构，这些支撑柱结构位于楼梯区中并且竖直延伸穿过交替堆叠，其中这些支撑柱结构中的每一个包括相应虚设竖直半导体沟道、相应虚设存储器膜和位于导电层的层级处并且插置在导电层与相应虚设存储器膜之间的介电间隔物翅片的竖直堆叠。
6.根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过该交替堆叠形成存储器开口和支撑开口；通过使牺牲材料层围绕支撑开口的第一子组横向凹陷同时使用掩模材料层覆盖存储器开口，来围绕支撑开口的第一子组内的每个支撑开口形成环形腔体的竖直堆叠；在环形腔体的每个竖直堆叠中形成介电间隔物翅片的竖直堆叠；同时使用填充材料部分填充支撑开口和存储器开口，其中在存储器开口中形成存储器开口填充结构并且在介电间隔物翅片的竖直堆叠和支撑开口的第一子组的体积中形成支撑柱结构；以及用导电层替换牺牲材料层。
7.根据本公开的一个方面，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠，其中该交替堆叠内的每个层存在于存储器阵列区内，并且该交替堆叠包括楼梯区中的阶梯式表面，其中导电层具有随着距衬底的竖直距离的可变横向范围；存储器开口填充结构，这些存储器开口填充结构位于竖直延伸穿过存
储器阵列区中的交替堆叠的相应存储器开口内，其中这些存储器开口填充结构中的每一个包括相应竖直半导体沟道和相应存储器膜；介电支撑柱结构，该介电支撑柱结构位于楼梯区中，竖直延伸穿过交替堆叠并且其内不含任何半导体材料；和复合支撑柱结构，该复合支撑柱结构位于楼梯区中并且竖直延伸穿过交替堆叠，其中该复合支撑柱结构中的每一个包括虚设竖直半导体沟道，该虚设竖直半导体沟道包括与竖直半导体沟道相同的材料。
8.根据本公开的另一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过该交替堆叠形成存储器开口、第一类型支撑开口和第二类型支撑开口；使用掩模材料层覆盖存储器开口和第一类型支撑开口，而不覆盖第二类型支撑开口；在第二类型支撑开口中沉积介电填充材料层；移除介电填充材料层的位于第二类型支撑开口外部的部分以及掩模材料层，其中在第二类型支撑开口中形成介电支撑柱结构；通过沉积和平面化包括存储器材料层和半导体沟道材料层的材料层，来分别在存储器开口和第一类型支撑开口中形成存储器开口填充结构和复合支撑柱结构；以及用导电层替换牺牲材料层。
9.根据本公开的又一方面，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠，其中该交替堆叠内的每个层存在于存储器阵列区内，并且该交替堆叠包括楼梯区中的阶梯式表面，其中导电层具有随着距衬底的竖直距离的可变横向范围；存储器开口填充结构，这些存储器开口填充结构位于竖直延伸穿过存储器阵列区中的交替堆叠的相应存储器开口内，其中这些存储器开口填充结构中的每一个包括相应竖直半导体沟道和相应存储器膜；第一类型支撑柱结构，该第一类型支撑柱结构位于楼梯区中并且竖直延伸穿过交替堆叠，其中该第一类型支撑柱结构中的每一个包括相应第一虚设竖直半导体沟道和相应第一虚设存储器膜；和第二类型支撑柱结构，该第二类型支撑柱结构位于楼梯区中并且竖直延伸穿过交替堆叠，其中该第二类型支撑柱结构中的每一个包括相应第二虚设竖直半导体沟道、相应第二虚设存储器膜和至少一个相应介电间隔物材料部分，该至少一个相应介电间隔物材料部分横向包围相应第二虚设存储器膜并且插置在导电层与相应第二虚设存储器膜之间。
10.根据本公开的还一方面，提供了一种形成三维存储器器件的方法，该方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过该交替堆叠形成存储器开口、第一类型支撑开口和第二类型支撑开口；通过沉积和图案化介电间隔物材料以使得介电间隔物材料存在于第二类型支撑开口内并且不存在于存储器开口和第一类型支撑开口内，来在第二类型支撑开口中的每一个内形成至少一个相应介电间隔物材料部分；通过在存储器开口、第一类型支撑开口以及第二类型支撑开口的剩余体积内沉积包括存储器膜和半导体沟道材料层的材料层并且通过平面化材料层，来分别在存储器开口、第一类型支撑开口和第二类型支撑开口中形成存储器开口填充结构、第一类型支撑柱结构和第二类型支撑柱结构；以及用导电层替换牺牲材料层。
附图说明
11.图1a是根据本公开的一个实施方案的在半导体衬底上形成半导体器件、较低层级介电层、较低金属互连结构和过程中源极层级材料层之后的示例性结构的竖直剖面图。
12.图1b是图1a的示例性结构的俯视图。铰接竖直平面a-a'是图1a的竖直剖面图的平
面。
13.图1c是沿着图1b的竖直平面c-c'的过程中源极层级材料层的放大视图。
14.图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的交替堆叠之后的示例性结构的竖直剖面图。
15.图3是根据本公开的实施方案的在图案化阶梯式表面和形成后向阶梯式介电材料部分之后的示例性结构的竖直剖面图。
16.图4a是根据本公开的第一实施方案的在第一布局中形成存储器开口和支撑开口之后的示例性结构的竖直剖面图。
17.图4b是图4a的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图4a的竖直剖面图的平面。
18.图5a是根据本公开的第二实施方案的在第二布局中形成存储器开口和支撑开口之后的示例性结构的竖直剖面图。
19.图5b是图5a的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图5a的竖直剖面图的平面。
20.图6a是根据本公开的第三实施方案的在第三布局中形成存储器开口和支撑开口之后的示例性结构的竖直剖面图。
21.图6b是图6a的示例性结构的水平剖面图。铰接竖直平面a-a'对应于图6a的竖直剖面图的平面。
22.图7a至图7e是根据本公开的第一实施方案的在第一构型中形成第一类型支撑柱结构和第二类型支撑柱结构期间沿着图4b的铰接竖直平面x-x'的顺序竖直剖面图。
23.图8a至图8e是根据本公开的第二实施方案的在第二构型中形成第一类型支撑柱结构和第二类型支撑柱结构期间沿着图5b的铰接竖直平面x-x'的顺序竖直剖面图。
24.图9a至图9e是根据本公开的第三实施方案的在第三构型中形成第一类型支撑柱结构和第二类型支撑柱结构期间沿着图6b的铰接竖直平面x-x'的顺序竖直剖面图。
25.图10a至图10i是根据本公开的第四实施方案的在第四构型中形成第一类型支撑柱结构和第二类型支撑柱结构期间沿着图4b、图5b或图6b的铰接竖直平面x-x'的顺序竖直剖面图。
26.图11a至图11e是根据本公开的第五实施方案的在第五构型中形成第一类型支撑柱结构和第二类型支撑柱结构期间沿着图4b、图5b或图6b的铰接竖直平面x-x'的顺序竖直剖面图。
27.图12a至图12d是根据本公开的实施方案的在形成存储器开口填充结构期间示例性结构内的存储器开口的顺序示意性竖直剖面图。
28.图13a是根据本公开的第一实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的第一构型的示意性竖直剖面图。
29.图13b是图13a的示例性构型的俯视图。
30.图14a是根据本公开的第二实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的第二构型的示意性竖直剖面图。
31.图14b是图14a的示例性构型的俯视图。
32.图15a是根据本公开的第三实施方案的在形成存储器开口填充结构和支撑柱结构
之后的示例性结构的第三构型的示意性竖直剖面图。
33.图15b是图15a的示例性构型的俯视图。
34.图16a是根据本公开的第四实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的第四构型的示意性竖直剖面图。
35.图16b是图16a的示例性构型的俯视图。
36.图17a是根据本公开的第五实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的第五构型的示意性竖直剖面图。
37.图17b是图17a的示例性构型的俯视图。
38.图18a是根据本公开的实施方案的在形成接触层级介电层和背侧沟槽之后的示例性结构的示意性竖直剖面图。
39.图18b是图18a的示例性构型的俯视图。
40.图19a至图19h示出了根据本公开的实施方案的在形成源极层级材料层、导电层和背侧沟槽填充结构期间存储器开口填充结构和背侧沟槽的顺序竖直剖面图。
41.图20是根据本公开的实施方案的在形成背侧沟槽填充结构之后的示例性结构的示意性竖直剖面图。
42.图21a是根据本公开的第一实施方案的在形成接触通孔结构之后的示例性结构的第一构型的示意性竖直剖面图。
43.图21b是图21a的示例性构型的俯视图。
44.图22a是根据本公开的第二实施方案的在形成接触通孔结构之后的示例性结构的第二构型的示意性竖直剖面图。
45.图22b是图22a的示例性构型的俯视图。
46.图23a是根据本公开的第三实施方案的在形成接触通孔结构之后的示例性结构的第三构型的示意性竖直剖面图。
47.图23b是图23a的示例性构型的俯视图。
48.图24a是根据本公开的第四实施方案的在形成接触通孔结构之后的示例性结构的第四构型的示意性竖直剖面图。
49.图24b是图24a的示例性构型的俯视图。
50.图24c是在形成接触通孔结构之后的示例性结构的另选构型的示意性竖直剖面图。
51.图25a是根据本公开的第五实施方案的在形成接触通孔结构之后的示例性结构的第五构型的示意性竖直剖面图。
52.图25b是图25a的示例性构型的俯视图。
53.图26a是根据本公开的第六实施方案的在形成存储器开口之后的示例性结构的第六构型的示意性竖直剖面图。
54.图26b是图26a的示例性构型的俯视图。
55.图27a至图27e是根据本公开的第六实施方案的在第六构型中形成存储器开口填充结构和支撑柱结构期间沿着图26b的铰接竖直平面x-x'的顺序竖直剖面图。
56.图28是根据本公开的第六实施方案的在形成导电层和接触通孔结构之后的示例性结构的第六构型的示意性竖直剖面图。
57.图29是根据本公开的第六实施方案的在形成导电层和接触通孔结构之后的示例性结构的第六构型的第一另选实施方案的示意性竖直剖面图。
58.图30a至图30d是根据本公开的第六实施方案的示例性结构的第六构型的第二另选实施方案的顺序示意性竖直剖面图。
具体实施方式
59.如上文所讨论的，本公开的实施方案涉及包含翅片式支撑柱结构的三维存储器器件及其制造方法。本公开的实施方案可用于形成各种结构，包括多层级存储器结构，其非限制性示例包括半导体器件，诸如包括多个nand存储器串的三维存储器阵列器件。
60.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
61.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
62.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
63.如本文所用，“半导体材料”是指具有在1.0
×
10-6s/cm至1.0
×
105s/cm的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-6s/cm至1.0
×
105s/cm的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/cm至1.0
×
105s/cm的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/cm的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-6s/cm的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0s/cm
×
105s/cm的电导率)的半导体材料。“掺杂半导体材料”可以
是重掺杂半导体材料，或可以是包括呈提供在1.0
×
10-6s/cm至1.0
×
105s/cm的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。
[0064]“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
[0065]
一般来讲，半导体管芯或半导体封装可以包括存储器芯片。每个半导体封装包含一个或多个管芯(例如，一个、两个或四个管芯)。管芯是可独立地执行命令或报告状态的最小单元。每个管芯包含一个或多个平面(通常为一个或两个面)。尽管存在一些限制，但在每个平面上均可发生相同的并发操作。每个平面包含多个块，这些块是可通过单个擦除操作擦除的最小单元。每个块包含多个页，这些页是可被编程的最小单元，即，可在其上执行读取操作的最小单元。
[0066]
参见图1a至图1c，示出了根据本公开的实施方案的示例性结构。图1c是图1a和图1b所示的过程中源极层级材料层10'的放大视图。示例性结构包括衬底8和在其上形成的半导体器件710。衬底8包括至少其上部部分处的衬底半导体层9。可以在衬底半导体层9的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。半导体器件710可以包括例如场效应晶体管，这些场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以cmos配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。半导体器件710可以包括任何半导体电路，以支持随后要形成的存储器结构的操作，该半导体电路通常被称为驱动器电路，该驱动器电路也被称为外围电路。如本文所用，外围电路是指字线解码器电路、字线切换电路、位线解码器电路、位线感测和/或切换电路、电源供应/分配电路、数据缓冲器和/或锁存器中的任何一者、每一者或全部，或者可以是可在存储器器件的存储器阵列结构外部实现的任何其他半导体电路。例如，半导体器件可以包括用于电偏置随后要形成的三维存储器结构的字线的字线切换器件。
[0067]
在半导体器件上方形成介电材料层，介电材料层在本文被称为较低层级介电材料层760。较低层级介电材料层760可包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下面的结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上面的第一介电材料层764、覆盖在第一介电材料层764上面的氮化硅层766(例如，氢扩散阻挡层)以及至少一个第二介电材料层768。
[0068]
介电层堆叠(其包括较低层级介电材料层760)用作较低层级金属互连结构780的矩阵，这些较低层级金属互连结构向和从半导体器件和随后要形成的直通存储器层级接触通孔结构的着落垫的各个节点提供电气布线。较低层级金属互连结构780形成在较低层级介电材料层760的介电层堆叠内，并且包括定位在氮化硅层766的底部表面下方并且任选地接触氮化硅层的底部表面的较低层级金属线结构。
[0069]
例如，较低层级金属互连结构780可以形成在第一介电材料层764内。第一介电材料层764可以是多个介电材料层，其中顺序地形成较低层级金属互连结构780的各种元件。从第一介电材料层764选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实
施方案中，第一介电材料层764可以包含介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。较低层级金属互连结构780可以包括各种器件接触通孔结构782(例如，接触器件的相应的源极和漏极节点或栅极电极接触的源极电极和漏极电极)、中间较低层级金属线结构784、较低层级金属通孔结构786和着落垫层级金属线结构788，着落垫层级金属线结构被配置为用作随后要形成的直通存储器层级通孔结构的着落垫。
[0070]
可以在第一介电材料层764(其可以为多个介电材料层)的最顶部介电材料层内形成着落垫层级金属线结构788。较低层级金属互连结构780中的每一个都可以包括金属氮化物衬垫和金属填充结构。着落垫层级金属线结构788的顶部表面和第一介电材料层764的最顶部表面可以通过平面化工艺诸如化学机械平面化来平面化。可以在着落垫层级金属线结构788的顶部表面和第一介电材料层764的最顶部表面上直接形成氮化硅层766。
[0071]
至少一个第二介电材料层768可以包括单个介电材料层或多个介电材料层。从至少一个第二介电材料层768选择的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃和有机硅酸盐玻璃中的任一者。在一个实施方案中，至少一个第二介电材料层768可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。
[0072]
金属材料的任选层和半导体材料的层可以沉积在该至少一个第二介电材料层768的图案化凹陷部上方或内部，并且被光刻图案化以提供任选的导电板层6和过程中源极层级材料层10'。任选的导电板层6(如果存在)为流入或流出过程中源极层级材料层10'的电流提供高导电性传导路径。任选的导电材料层6包括导电材料诸如金属或重掺杂的半导体材料。任选的导电板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可以在导电板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。导电板层6可用作完成器件中的特殊源极线。此外，导电板层6可包括蚀刻停止层并且可包括任何合适的导电、半导体或绝缘层。任选的导电板层6可包括金属化合物材料，诸如导电金属氮化物(例如，tin)和/或金属(例如，w)。任选的导电板层6的厚度可以在5nm至100nm的范围内，但是也可以使用更小和更大的厚度。
[0073]
过程中源极层级材料层10'可以包括随后被修改以形成源极层级材料层的各种层。源极层级材料层在形成时包括源极接触层，该源极接触层用作三维存储器器件的竖直场效应晶体管的公共源极区。在一个实施方案中，过程中源极层级材料层10'可以从底部到顶部包括较低源极层级半导体层112、较低牺牲衬垫103、源极层级牺牲层104、较高牺牲衬垫105、较高源极层级半导体层116、源极层级绝缘层117和任选的源极选择层级导电层118。
[0074]
较低源极层级半导体层112和较高源极层级半导体层116可包括掺杂半导体材料，诸如掺杂多晶硅或掺杂非晶硅。较低源极层级半导体层112和较高源极层级半导体层116的导电类型可以与随后要形成的竖直半导体沟道的导电性相反。例如，如果随后要形成的竖直半导体沟道具有第一导电类型的掺杂，则较低源极层级半导体层112和较高源极层级半导体层116具有与第一导电类型相反的第二导电类型的掺杂。较低源极层级半导体层112和较高源极层级半导体层116中的每一者的厚度可以在10nm至300nm诸如20nm至150nm的范围内，但是也可以使用更小和更大的厚度。
[0075]
源极层级牺牲层104包含对于较低牺牲衬垫103和较高牺牲衬垫105可以选择性地
移除的牺牲材料。在一个实施方案中，源极层级牺牲层104可包括半导体材料，诸如未掺杂非晶硅或锗的原子浓度大于20％的硅锗合金。源极层级牺牲层104的厚度可以在30nm至400nm诸如60nm至200nm的范围内，但是也可以使用更小和更大的厚度。
[0076]
较低牺牲衬垫103和较高牺牲衬垫105包含可以在移除源极层级牺牲层104期间用作蚀刻停止材料的材料。例如，较低牺牲衬垫103和较高牺牲衬垫105可以包含氧化硅、氮化硅和/或介电金属氧化物。在一个实施方案中，较低牺牲衬垫103和较高牺牲衬垫105中的每一者可以包含厚度在2nm至30nm范围内的氧化硅层，但是也可以使用更小和更大的厚度。
[0077]
源极层级绝缘层117可以包含介电材料，诸如氧化硅。源极层级绝缘层117的厚度可以在20nm至400nm诸如40nm至200nm的范围内，但是也可以使用更小和更大的厚度。可选的源极选择层级导电层118可包括可以用作源极选择层级栅极电极的导电材料。例如，可选的源极选择层级导电层118可包括掺杂半导体材料诸如掺杂多晶硅或掺杂非晶硅，该掺杂半导体材料随后可以通过退火工艺转换成掺杂多晶硅。任选的源极选择层级导电层118的厚度可以在30nm至200nm诸如60nm至100nm的范围内，但是也可以使用更小和更大的厚度。
[0078]
过程中源极层级材料层10'可以形成在衬底8(例如，硅晶圆)上的半导体器件的子组的正上方。如本文所用，如果第一元件定位在包括第二元件的最顶部表面和第一元件的区域的水平平面上方并且第二元件的区域在平面图中具有区域重叠(即，沿着垂直于衬底8的顶部表面的竖直平面或方向)，则第一元件定位在第二元件“正上方”。
[0079]
可以对任选的导电板层6和过程中源极层级材料层10'进行图案化以在其中随后要形成直通存储器层级接触通孔结构和直通介电接触通孔结构的区域中提供开口。导电板层6和过程中源极层级材料层10'的堆叠的图案化部分存在于每个存储器阵列区100中，在每个存储器阵列区中随后将形成三维存储器堆叠结构。
[0080]
可对任选导电板层6和工艺中源极层级材料层10'进行图案化，使得开口在其中随后要形成接触字线导电层的接触通孔结构的楼梯区300上方延伸。在一个实施方案中，楼梯区300可以沿着第一水平方向hd1与存储器阵列区100横向间隔开。垂直于第一水平方向hd1的水平方向在本文称为第二水平方向hd2。在一个实施方案中，可以在存储器阵列区100的区域内形成任选的导电板层6和过程中源极层级材料层10'中的附加开口，在存储器阵列区的区中随后将形成包括存储器堆叠结构的三维存储器阵列。随后填充有场介电材料部分的外围器件区400可以邻近楼梯区300提供。
[0081]
半导体器件710以及较低层级介电材料层760和较低层级金属互连结构780的组合的区在本文被称为下面的外围器件区700，其定位在随后要形成的存储器层级组件下方并且包括用于存储器层级组件的外围器件。较低层级金属互连结构780形成在较低层级介电材料层760中。
[0082]
较低层级金属互连结构780可以电连接到半导体器件710(例如，cmos器件)的有源节点(例如，晶体管有源区742或栅极电极754)，并且定位在较低层级介电材料层760的层级处。随后可以在较低层级金属互连结构780上直接形成直通存储器层级接触通孔结构，以提供与随后要形成的存储器器件的电连接。在一个实施方案中，较低层级金属互连结构780的图案可被选择成使得着落垫层级金属线结构788(其为定位在较低层级金属互连结构780的最顶部部分处的较低层级金属互连结构780的子组)可为随后要形成的直通存储器层级接触通孔结构提供着落垫结构。
[0083]
参考图2，在过程中源极层级材料层10'的顶部表面上方形成交替的多个第一材料层(其可以是绝缘层32)和第二材料层(其可以是牺牲材料层42)的堆叠。如本文所用，“材料层”是指包括材料遍及其整体的层。如本文所用，交替的多个第一元件和第二元件是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其间具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其间具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。
[0084]
每个第一材料层包括第一材料，并且每个第二材料层包括与第一材料不同的第二材料。在一个实施方案中，每个第一材料层可为绝缘层32，并且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可以包括交替的多个绝缘层32和牺牲材料层42，并且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。
[0085]
交替的多个的堆叠在本文中被称为交替堆叠(32,42)。在一个实施方案中，交替堆叠(32,42)可包括由第一材料构成的绝缘层32以及由第二材料构成的牺牲材料层42，其中第二材料不同于绝缘层32的材料。绝缘层32的第一材料可以是至少一种绝缘材料。因此，每个绝缘层32可以是绝缘材料层。可用于绝缘层32的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(osg)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，绝缘层32的第一材料可以是氧化硅。
[0086]
牺牲材料层42的第二材料为可选择性地对于绝缘层32的第一材料移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。
[0087]
牺牲材料层42可包括绝缘材料、半导体材料或导电材料。随后可用导电电极替换牺牲材料层42的第二材料，该导电电极可用作例如竖直nand器件的控制栅极电极。第二材料的非限制性示例包括氮化硅、非晶半导体材料(诸如非晶硅)和多晶半导体材料(诸如多晶硅)。在一个实施方案中，牺牲材料层42可为包含氮化硅或半导体材料的间隔物材料层，该半导体材料包括硅和锗中的至少一者。
[0088]
在一个实施方案中，绝缘层32可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可例如通过化学气相沉积(cvd)来沉积绝缘层32的第一材料。例如，如果将氧化硅用于绝缘层32，则可采用原硅酸四乙酯(teos)作为cvd过程的前体材料。可形成牺牲材料层42的第二材料，例如cvd或原子层沉积(ald)。
[0089]
牺牲材料层42可以被适当地图案化，使得随后通过替换牺牲材料层42形成的导电材料部分可以用作导电电极，诸如随后形成的单体三维nand串存储器器件的控制栅极电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。
[0090]
绝缘层32和牺牲材料层42的厚度可在20nm至50nm的范围内，但是可将更小和更大
的厚度用于每个绝缘层32和每个牺牲材料层42。成对绝缘层32和牺牲材料层(例如控制栅极电极或牺牲材料层)42的重复次数可在2至1,024的范围内，并且通常在8至256的范围内，但是也可采用更多的重复次数。堆叠中的顶部栅极电极和底部栅极电极可用作选择栅极电极。在一个实施方案中，交替堆叠(32，42)中的每个牺牲材料层42可以具有在每个相应牺牲材料层42内基本上不变的均一厚度。
[0091]
任选地，绝缘帽盖层70可形成在交替堆叠(32,42)上方。绝缘帽盖层70包括与牺牲材料层42的材料不同的介电材料。在一个实施方案中，绝缘帽盖层70可以包括如上所述可以用于绝缘层32的介电材料。绝缘帽盖层70可以具有比每个绝缘层32更大的厚度。绝缘帽盖层70可以通过例如化学气相沉积来沉积。在一个实施方案中，绝缘帽盖层70可以是氧化硅层。
[0092]
参考图3，在交替堆叠(32,42)的外围区处形成阶梯式表面，该外围区在本文被称为平台区。如本文所用，“阶梯式表面”是指包括至少两个水平表面和至少两个竖直表面的一组表面，使得每个水平表面邻接从水平表面的第一边缘向上延伸的第一竖直表面，并且邻接从水平表面的第二边缘向下延伸的第二竖直表面。在该体积内形成阶梯式腔体，通过形成该阶梯式表面从该体积移除交替堆叠(32、42)的部分。“阶梯式腔体”是指具有阶梯式表面的腔体。
[0093]
楼梯区300可定位在存储器阵列区100与外围区200之间，该外围区包含用于外围电路的至少一个半导体器件。阶梯式腔体可具有各种阶梯式表面，使得该阶梯式腔体的水平剖面形状根据距过程中源极层级材料层10'的顶部表面的竖直距离而逐步地变化。在一个实施方案中，可通过重复执行一组处理步骤来形成阶梯式腔体。该组处理步骤可包括例如第一类型的蚀刻工艺和第二类型的蚀刻工艺，该第一类型的蚀刻工艺使腔体深度竖直地增加了一级或多级，该第二类型的蚀刻工艺横向扩展在第一类型的随后的蚀刻工艺中要竖直地蚀刻的区域。如本文所用，包括交替多个的结构的“层级”被定义为在结构内一对第一材料层和第二材料层的相对位置。
[0094]
在楼梯区300中，在交替堆叠(32,42)内除最顶部牺牲材料层42之外的每个牺牲材料层42比在交替堆叠(32,42)内的任何上覆牺牲材料层42横向延伸得更远。楼梯区300包括交替堆叠(32,42)的阶梯式表面，这些阶梯式表面从交替堆叠(32,42)内的最底部层持续地延伸到交替堆叠(32,42)内的最顶部层。在一个实施方案中，牺牲材料层42具有随着楼梯区300内距衬底8的竖直距离而减小的可变横向范围，并且交替堆叠(32,42)内的每个层存在于存储器阵列区100内。
[0095]
阶梯式表面的每个竖直阶梯可以具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施方案中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一个实施方案中，可沿第一水平方向hd1形成阶梯的多个“列”，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数量可至少为该多对的数量。阶梯的每个列可在彼此之间竖直偏移，使得牺牲材料层42中的每个牺牲材料层在阶梯的相应列中具有物理暴露的顶部表面。在示例性示例中，针对要随后形成的存储器堆叠结构的每个块形成两列阶梯，使得一列阶梯为奇数编号的牺牲材料层42(如从底部计数)提供物理暴露的顶部表面并且另一列阶梯为偶数编号的牺牲材料层(如从底部计数)提供物理暴露的顶部表面。也可采用在牺牲材料层42的物理暴露的表面之间具有相应的一组竖直偏移的三列、四列或更多列楼
梯的构型。每个牺牲材料层42至少沿一个方向具有比任何覆盖牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理暴露的表面不具有悬垂部。在一个实施方案中，每列阶梯内的竖直阶梯可沿着第一水平方向hd1布置，并且阶梯的列可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施方案中，第一水平方向hd1可以垂直于存储器阵列区100与楼梯区300之间的边界。
[0096]
通过在其中沉积介电材料，可在阶梯式腔体中形成后向阶梯式介电材料部分65(即绝缘填充材料部分)。例如，介电材料诸如氧化硅可沉积在阶梯式腔体中。可例如通过化学机械平面化(cmp)从绝缘帽盖层70的顶部表面上方移除沉积的介电材料的多余部分。填充阶梯式腔体的沉积的介电材料的剩余部分构成后向阶梯式介电材料部分65。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶部表面的竖直距离而单调地增加的水平横截面积的元件。如果将氧化硅用于后向阶梯式介电材料部分65，则后向阶梯式介电材料部分65的氧化硅可掺杂有掺杂剂或者可不掺杂有掺杂剂，诸如b、p和/或f。
[0097]
任选地，漏极选择层级隔离结构72可以通过绝缘帽盖层70和定位在漏极选择层级处的牺牲材料层42的子组形成。漏极选择层级隔离结构72可以例如通过形成漏极选择层级隔离沟槽并且用介电材料诸如氧化硅填充漏极选择层级隔离沟槽形成。可从绝缘帽盖层70的顶部表面上方移除介电材料的多余部分。
[0098]
共同参考图4a和图4b、图5a和图5b以及图6a和图6b，可穿过交替堆叠(32,42)和后向阶梯式介电材料部分65来形成存储器开口49、第一类型支撑开口19a和第二类型支撑开口19b。第一类型支撑开口19a和第二类型支撑开口19b统称为支撑开口19。根据本公开的各种实施方案，可针对支撑开口19采用各种布局。图4a和图4b示出了其中在第一布局中形成支撑开口19的构型。图5a和图5b示出了其中在第二布局中形成支撑开口19的构型。图6a和图6b示出了其中在第三布局中形成支撑开口19的构型。
[0099]
一般来讲，包括至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成在绝缘帽盖层70和后向阶梯式介电材料部分65上方，并且可被光刻地图案化以在其中形成开口。该开口包括形成在存储器阵列区100上方的第一组开口、形成在楼梯区300的区段上方的第二组开口和形成在楼梯区300的附加区段上方的第三组开口。
[0100]
根据本公开的一个方面，开口的图案可沿着第二水平方向重复。对应于开口图案的重复单元ru的区域在图4b、图5b和图6b中示出。在一个实施方案中，重复单元ru可对应于存储器块。因此，可沿着第二水平方向(例如，位线方向)hd2周期性地复制重复单元ru中所示的图案。在每个重复单元ru的区域内，第一组开口可被形成为位于存储器阵列区100内的开口的集群。在每个重复单元ru的区域内，第二组开口可被形成为位于楼梯区300中的重复单元ru的中间部分内的开口的集群。在每个重复单元ru的区域内，第三组开口可被形成在楼梯区300中的重复单元ru的中间部分的任一侧上的边缘部分处。在一个实施方案中，第三组开口可被形成为沿着第二水平方向hd2位于第二组开口的每一侧处并且沿着第一水平方向(例如，字线方向)hd1横向延伸的两行开口。这两行开口可完全位于重复单元ru的区域内，或者可与相应相邻重复单元ru内的一行开口合并。在另选的实施方案中，可形成两行以上的第三组开口。
[0101]
光刻材料堆叠中的图案可以通过采用图案化光刻材料堆叠作为蚀刻掩模的至少
一种各向异性蚀刻穿过绝缘帽盖层70或后向阶梯式介电材料部分65，并且穿过交替堆叠(32,42)进行转移。图案化的光刻材料堆叠中的开口下方的交替堆叠(32,42)的部分被蚀刻以形成存储器开口49、第一类型支撑开口19a和第二类型支撑开口19b。存储器开口49被形成在光刻材料堆叠中的第一组开口下方。第一类型支撑开口19a被形成在光刻材料堆叠中的第二组开口下方。第二类型支撑开口19b被形成在光刻材料堆叠中的第三组开口下方。如本文所用，“存储器开口”是指其中随后在其中形成存储器元件诸如存储器堆叠结构的结构。如本文所用，“支撑开口”是指其中随后形成机械支撑其他元件并且电连接到位线的支撑结构(诸如支撑柱结构)的结构。存储器开口49穿过绝缘帽盖层70和存储器阵列区100中的交替堆叠(32,42)的整体形成。第一类型支撑开口19a和第二类型支撑开口19b统称为支撑开口19。支撑开口19穿过后向阶梯式介电材料部分65以及交替堆叠(32,42)的位于楼梯区300中的阶梯式表面下方的部分来形成。
[0102]
存储器开口49延伸穿过交替堆叠(32,42)的整体。支撑开口19延伸穿过在交替堆叠(32,42)内的层的子组。用于蚀刻穿过交替堆叠(32，42)的材料的各向异性蚀刻工艺的化学属性可交替以优化交替堆叠(32，42)中第一材料和第二材料的蚀刻。各向异性蚀刻可以是例如一系列反应离子蚀刻。在一个实施方案中，存储器开口49和支撑开口19可竖直延伸到过程中源极层级材料层10'中。例如，存储器开口49和支撑开口19可竖直延伸到较低源极层级半导体层112。存储器开口49和支撑开口19的侧壁可以是基本上竖直的，或者可以是锥形的。随后可例如通过灰化来移除图案化的光刻材料堆叠。
[0103]
存储器开口49和支撑开口19中的每一者可包括基本上垂直于衬底8的最顶部表面并且/或者垂直于过程中源极层级材料层10'的最顶部表面延伸的侧壁(或多个侧壁)。可以在存储器阵列区100中形成存储器开口49的二维阵列。可在楼梯区300中形成支撑开口19的二维阵列。
[0104]
在采用图4a和图4b所示的第一布局形成存储器开口49和支撑开口19的情况下，第二类型支撑开口19b可具有与第一类型支撑开口19a大致相同的形状和相同的横向尺寸。例如，第一类型支撑开口19a和第二类型支撑开口19b可具有相应圆柱形状，使得第二类型支撑开口19b的横向尺寸可在第一类型支撑开口19a的横向尺寸的100％至150％的范围内。例如，如本文所用，对象的“横向尺寸”是指可从对象的水平剖面图生成的所有可能横向尺寸中的最大值，诸如水平直径。在重复单元ru的每个区域内，第一类型支撑开口19a可被形成为圆柱形开口的周期性二维阵列，并且第二类型支撑开口19b可被形成为沿着第一水平方向hd1横向延伸并且具有与沿着第一水平方向hd1的圆柱形开口19a的周期性二维阵列相同的节距的至少两行圆柱形开口。
[0105]
在采用图5a和图5b所示的第二布局形成存储器开口49和支撑开口19的情况下，第二类型支撑开口19b可具有比第一类型支撑开口19a更大的横向尺寸(例如，水平直径)。例如，第一类型支撑开口19a和第二类型支撑开口19b可具有相应圆柱形状，使得第二类型支撑开口19b的横向尺寸可在第一类型支撑开口19a的横向尺寸的150％至400％的范围内。可通过在第二类型支撑开口19b的区域上方的光刻材料堆叠中形成比在第一类型支撑开口19a的区域上方更大的开口，来引起第一类型支撑开口19a和第二类型支撑开口19b之间的尺寸差异。在重复单元ru的每个区域内，第一类型支撑开口19a可被形成为圆柱形开口的周期性二维阵列，并且第二类型支撑开口19b可被形成为沿着第一水平方向hd1横向延伸的至
少两行圆柱形开口。包括第二类型支撑开口19b的每行圆柱形开口可具有与沿着第一水平方向hd1的圆柱形开口19a的周期性二维阵列的节距相同的节距，或者可具有与之不同的节距。
[0106]
在采用图6a和图6b所示的第三布局形成存储器开口49和支撑开口19的情况下，第二类型支撑开口19b可沿着第二水平方向hd2伸长，使得第二类型支撑开口19b沿着第二水平方向hd2的宽度大于随后要形成的每个背侧沟槽的宽度。在一个实施方案中，第二类型支撑开口19b的行可在相邻重复单元ru对(例如，存储器块对)之间的边界处居中。在这种情况下，可在重复单元ru中的一个ru的区域内形成第二类型支撑开口19b的体积的大约一半，并且可在重复单元ru中的相邻ru的区域内形成第二类型支撑开口19b的体积的剩余部分。在重复单元ru的每个区域内，第一类型支撑开口19a可被形成为圆柱形开口的周期性二维阵列，并且可沿着圆柱形开口的周期性二维阵列的外围区来形成两行第二类型支撑开口19b内的每行第二类型支撑开口19b的大约一半。包括第二类型支撑开口19b的每行圆柱形开口可具有与沿着第一水平方向hd1的圆柱形开口19a的周期性二维阵列的节距相同的节距，或者可具有与之不同的节距。每个开口19b沿着第二水平方向hd2的宽度大于每个开口19a的直径。然而，每个开口19b沿着第一水平方向hd1的长度可与每个开口19a的直径相同或比其大。
[0107]
在形成存储器开口49和支撑开口19之后，可分别在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中形成第一类型支撑柱结构、第二类型支撑柱结构和存储器开口填充结构。根据本公开的各种实施方案，可采用各种方法来形成第一类型支撑柱结构、第二类型支撑柱结构和存储器开口填充结构。图7a至图7e示出了根据第一实施方案的用于在第一构型中形成第一类型支撑柱结构和第二类型支撑柱结构的制造步骤的顺序。图8a至图8e示出了根据第二实施方案的用于在第二构型中形成第一类型支撑柱结构和第二类型支撑柱结构的制造步骤的顺序。图9a至图9e示出了根据第三实施方案的用于在第三构型中形成第一类型支撑柱结构和第二类型支撑柱结构的制造步骤的顺序。图10a至图10i示出了根据第四实施方案的用于形成根据第一构型和第二构型的组合的第一类型支撑柱结构和第二类型支撑柱结构的制造步骤的顺序。图11a至图11e示出了根据第五实施方案的用于形成根据第一构型和第二构型的另选组合的第一类型支撑柱结构和第二类型支撑柱结构的制造步骤的顺序。图12a至图12d示出了根据第一实施方案至第五实施方案的用于在形成支撑柱结构19期间在存储器开口49中形成存储器开口填充结构58的制造步骤的顺序。
[0108]
参考图7a，沿着图4b的竖直平面x-x'示出了示例性结构的区。可采用图4a和图4b的示例性结构来在第一构型中形成第一类型支撑柱结构和第二类型支撑柱结构，该示例性结构包括在第一布局中布置的第一类型支撑开口19a和第二类型支撑开口19b。
[0109]
任选地，可执行诸如热氧化工艺或等离子体氧化工艺的氧化工艺，以转换过程中源极层级材料层10'中的半导体材料的物理暴露的表面部分。在这种情况下，介电衬垫51可形成在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中的每一者的底部处(图7b中未示出)。每个介电衬垫51的厚度可在1nm至10nm，诸如2nm至6nm的范围内，但也可采用更小和更大的厚度。
[0110]
参考图7b和图12a，连续阻挡介电层52l可保形地形成在第一类型支撑开口19a和第二类型支撑开口19b以及存储器开口49中的每一者内的交替堆叠(32,42)的物理暴露的
侧壁上。连续阻挡介电层52l可包括单个介电材料层、或者多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可以包括介电金属氧化物层，其基本上由介电金属氧化物组成。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，连续阻挡介电层52l可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。
[0111]
介电金属氧化物的非限制性示例包括氧化铝(al2o3)、氧化铪(hfo2)、氧化镧(la2o3)、氧化钇(y2o3)、氧化钽(ta2o5)、它们的硅酸盐、它们的氮掺杂化合物、它们的合金以及它们的堆叠。可以例如通过化学气相沉积(cvd)、原子层沉积(ald)、脉冲激光沉积(pld)、液体源雾化化学沉积或其组合来沉积介电金属氧化物层。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。随后，介电金属氧化物层可以用作介电材料部分，其阻挡所存储的电荷泄漏到控制栅极电极。在一个实施方案中，连续阻挡介电层52l包括氧化铝。在一个实施方案中，连续阻挡介电层52l可包括具有不同材料组成的多个介电金属氧化物层。
[0112]
另选地或除此之外，连续阻挡介电层52l可包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或它们的组合。在一个实施方案中，连续阻挡介电层52l可包括氧化硅。在这种情况下，连续阻挡介电层52l的介电半导体化合物可通过保形沉积方法(诸如低压化学气相沉积、原子层沉积或它们的组合)来形成。介电半导体化合物的厚度可以在1nm至20nm的范围内，但是也可以采用更小和更大的厚度。
[0113]
掩模材料层213可形成在示例性结构上，并且可被光刻图案化以覆盖第一类型支撑开口19a和存储器开口49中的每一者，并且不覆盖第二类型支撑开口19b。掩模材料层213包括可随后相对于连续阻挡介电层52l的材料选择性地移除的材料。例如，掩模材料层213可包含非晶碳、类金刚石碳、半导体材料(例如硅或硅-锗合金)和/或聚合物材料(例如，光致抗蚀剂)。另选地，如果在室温或接近室温下在掩模上沉积后续层(例如，使用超低温沉积)，则可使用光致抗蚀剂作为掩模材料层213。可各向异性地沉积掩模材料层213的材料，以使得在支撑开口19和存储器开口49的体积内形成空隙。可例如通过以下方式来图案化掩模材料层213：施加和光刻图案化光致抗蚀剂材料层(未示出)，以使得光致抗蚀剂材料层覆盖第一类型支撑开口19a和存储器开口49中的每一者并且不覆盖第二类型支撑开口19b；以及执行采用蚀刻工艺(其可采用各向同性蚀刻工艺或各向异性蚀刻工艺)来蚀刻掩模材料层213的未掩蔽部分的蚀刻工艺。随后可例如通过灰化移除图案化光致抗蚀剂层。另选地，掩模材料层213可包括如上所述的光致抗蚀剂层。在这种情况下，省略了蚀刻工艺。因此，可使用掩模材料层213来覆盖存储器开口49和第一类型支撑开口19a，而不覆盖第二类型支撑开口19b。
[0114]
参考图7c，氧化硅衬垫层53l可任选地沉积在连续阻挡介电层52l的物理暴露的表面上以及掩模材料层213上方。例如，氧化硅衬垫层53l可包括低温氧化物材料，该低温氧化物材料是在350摄氏度至500摄氏度的范围内的温度下通过化学气相沉积而沉积的氧化硅材料。
[0115]
介电填充材料层24l可沉积在第二类型支撑开口19b中并且沉积在氧化硅衬垫层53l(如果存在)上方的掩模材料层213上，或者直接沉积在连续阻挡介电层52l的物理暴露
的表面上(在省略氧化硅衬垫层53l的情况下)。介电填充材料层24l包括可保形地沉积的介电填充材料。例如，介电填充材料层24l可包括未掺杂硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、有机硅酸盐玻璃或它们的组合。
[0116]
参考图7d，可执行回蚀工艺以移除介电填充材料层24l和任选的氧化硅衬垫层53l的位于水平平面上方的部分，该水平平面包括后向阶梯式介电材料部分65的顶部表面和绝缘帽盖层70的顶部表面。回蚀工艺可包括各向同性蚀刻工艺诸如湿法蚀刻工艺。例如，如果介电填充材料层24l包括诸如未掺杂硅酸盐玻璃、硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、有机硅酸盐玻璃或它们的组合的介电填充材料，则可使用采用稀释氢氟酸的湿法蚀刻工艺来使介电填充材料层24l各向同性地凹陷。在介电填充材料层24l包括在稀释氢氟酸中具有比氧化硅衬垫层53l的材料更高的蚀刻速率的硅酸盐玻璃材料的情况下，氧化硅衬垫层53l可用作蚀刻停止结构。可随后采用过蚀刻工艺来移除氧化硅内衬层53l的覆盖水平平面的部分，该水平平面包括后向阶梯式介电材料部分65的顶部表面和绝缘帽盖层70的顶部表面。一般来讲，可通过回蚀工艺来移除介电填充材料层24l的位于第二类型支撑开口19b外部的部分。
[0117]
保留在第二类型支撑开口19b中的连续阻挡介电层52l的每个剩余部分构成虚设阻挡介电层52'。保留在第二类型支撑开口19b中的氧化硅衬垫层53l的每个剩余部分构成氧化硅衬垫53。保留在第二类型支撑开口19b中的介电填充材料层24l的每个剩余部分构成介电填充材料部分24，其可以是具有圆柱形侧壁的介电柱结构。任选的介电衬垫51、虚设阻挡介电层52'、任选的氧化硅衬垫53和介电填充材料部分24的每个连续组合构成介电支撑柱结构20，该介电支撑柱结构由位于第二类型支撑开口19b中的至少一种介电材料(诸如多种介电材料)构成。
[0118]
参考图7e，可相对于氧化硅衬垫层53l(如果存在)或连续阻挡介电层52l(在省略氧化硅衬垫层53l的情况下)、介电填充材料部分24和后向阶梯式介电材料部分65的材料选择性地移除掩模材料层213。例如，可采用灰化工艺来移除掩模材料层213。
[0119]
如图12b所示，材料层的层堆叠可顺序地沉积在第一类型支撑开口19a和存储器开口49中。材料层的层堆叠可包括例如连续存储器材料层54、任选的介电衬垫(诸如穿隧介电层)56和半导体沟道材料层60l。
[0120]
如图12c所示，介电芯62可形成在每个存储器开口49内和每个第一类型支撑开口19a内。通过选择性蚀刻使介电芯62凹陷。
[0121]
参见图7e和图12d，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可通过回蚀诸如反应离子蚀刻(rie)、化学干蚀刻(cde)或其他合适的干蚀刻方法，来移除沉积的掺杂半导体材料、半导体沟道材料层60l、介电衬垫56、存储器材料层54和连续阻挡介电层52l的覆盖在水平平面(其包括绝缘帽盖层70的顶部表面)上的部分。第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。
[0122]
保留在存储器开口49中的连续介电层52l、连续存储器材料层54和任选的介电衬垫层56的剩余部分的每个连续组合构成存储器膜50，如图12d所示。保留在第一类型支撑开口19a中的连续阻挡介电层52、连续存储器材料层54和任选的介电衬垫的剩余部分的每个连续组合构成虚设存储器膜50'，如图7e所示。保留在存储器开口49中的半导体沟道材料层
60l的每个剩余部分构成竖直半导体沟道60。保留在第一类型支撑开口19a中的半导体沟道材料层60l的每个剩余部分构成虚设竖直半导体沟道60'。保留在存储器开口中的掺杂半导体材料的每个剩余部分构成漏极区63。保留在第一类型支撑开口19a中的掺杂半导体材料的每个剩余部分构成虚设漏极区63'。一般来讲，“虚设”元件是指非电激活的，并且是电浮置的且不电连接到位线的元件。
[0123]
填充存储器开口49的材料部分的每个连续组构成存储器开口填充结构58，如图12d所示。填充第一类型支撑开口19a的材料部分的每个连续组构成第一类型支撑柱结构22，其是包括至少一种介电材料和至少一种半导体材料的复合支撑柱结构。填充第二类型支撑开口19b的材料部分的每个连续组构成第二类型支撑柱结构20，其是由至少一种介电材料(诸如多种介电材料)构成的介电支撑柱结构，但可以不包括半导体材料。支撑柱结构不电连接到位线。
[0124]
任选地，介电支撑柱结构(即，第二类型支撑柱结构20)和复合支撑柱结构(即，第一类型支撑柱结构22)中的每一者包括相应介电衬垫51，该相应介电衬垫位于交替堆叠(32,42)下方并且嵌入在过程中源极层级材料层10'中并与该源极层级材料层接触。
[0125]
参考图8a，沿着图5b的竖直平面x-x'示出了示例性结构的区。可采用图5a和图5b的示例性结构来在第二构型中形成第一类型支撑柱结构和第二类型支撑柱结构，该示例性结构包括在第二布局中布置的第一类型支撑开口19a和第二类型支撑开口19b。第二类型支撑开口19b可具有比第一类型支撑开口19a更大的横向尺寸。任选地，可执行诸如热氧化工艺或等离子体氧化工艺的氧化工艺，以转换过程中源极层级材料层10'中的半导体材料的物理暴露的表面部分。在这种情况下，介电衬垫51可形成在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中的每一者的底部处。每个介电衬垫51的厚度可在1nm至10nm，诸如2nm至6nm的范围内，但也可采用更小和更大的厚度。
[0126]
参考图8b，连续阻挡介电层52l可保形地形成在第一类型支撑开口19a和第二类型支撑开口19b以及存储器开口49中的每一者内的交替堆叠(32,42)的物理暴露的侧壁上(图7b中未示出)。可执行图7b的处理步骤以形成连续阻挡介电层52l。
[0127]
掩模材料层213可形成在示例性结构上，并且可被光刻图案化以覆盖第一类型支撑开口19a和存储器开口49中的每一者，并且不覆盖第二类型支撑开口19b。可采用图7b的处理步骤来形成掩模材料层213。
[0128]
参考图8c，氧化硅衬垫层53l可任选地沉积在连续阻挡介电层52l的物理暴露的表面上以及掩模材料层213上方。介电填充材料层24l可沉积在第二类型支撑开口19b中并且沉积在氧化硅衬垫层53l(如果存在)上方的掩模材料层213上，或者直接沉积在连续阻挡介电层52l的物理暴露的表面上(在不采用氧化硅衬垫层53l的情况下)。可采用图7c的处理步骤。
[0129]
参考图8d，可执行回蚀工艺以移除介电填充材料层24l和任选的氧化硅衬垫层53l的位于水平平面上方的部分，该水平平面包括后向阶梯式介电材料部分65的顶部表面和绝缘帽盖层70的顶部表面。可执行图7d的处理步骤。
[0130]
保留在第一类型支撑开口19a或第二类型支撑开口19b中的连续阻挡介电层52l的每个剩余部分构成虚设阻挡介电层52'。保留在第二类型支撑开口19b中的氧化硅衬垫层53l的每个剩余部分构成氧化硅衬垫53。保留在第二类型支撑开口19b中的介电填充材料层
24l的每个剩余部分构成介电填充材料部分24，其可以是具有圆柱形侧壁的介电柱结构。任选的介电衬垫51、虚设阻挡介电层52'、任选的氧化硅衬垫53和介电填充材料部分24的每个连续组合构成介电支撑柱结构20，该介电支撑柱结构由至少一种介电材料(诸如多种介电材料)构成。
[0131]
参考图8e，可执行图7e的处理步骤以形成存储器开口填充结构58(图12d中示出)、第一类型支撑柱结构22(其是复合支撑柱结构)和第二类型支撑柱结构20(其是由至少一种介电材料(诸如多种介电材料)构成的介电支撑柱结构)。任选地，介电支撑柱结构(即，第二类型支撑柱结构20)和复合支撑柱结构(即，第一类型支撑柱结构22)中的每一者包括相应介电衬垫51，该相应介电衬垫位于交替堆叠(32,42)下方并且嵌入在过程中源极层级材料层10'中并与该源极层级材料层接触。
[0132]
参考图9a，沿着图6b的竖直平面x-x'示出了示例性结构的区。可采用图6a和图6b的示例性结构来在第三构型中形成第一类型支撑柱结构和第二类型支撑柱结构，该示例性结构包括在第三布局中布置的第一类型支撑开口19a和第二类型支撑开口19b。第二类型支撑开口19b可沿着第二水平方向hd2伸长。每个第二类型支撑开口19b沿着第二水平方向hd2的横向尺寸的比率可在相应第二类型支撑开口19b沿着第一水平方向hd1的横向尺寸的两倍至相应第二类型支撑开口19b沿着第一水平方向hd1的横向尺寸的20倍的范围内。
[0133]
任选地，可执行诸如热氧化工艺或等离子体氧化工艺的氧化工艺，以转换过程中源极层级材料层10'中的半导体材料的物理暴露的表面部分。在这种情况下，介电衬垫51可形成在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中的每一者的底部处。每个介电衬垫51的厚度可在1nm至10nm，诸如2nm至6nm的范围内，但也可采用更小和更大的厚度。
[0134]
参考图9b，连续阻挡介电层52l可保形地形成在第一类型支撑开口19a和第二类型支撑开口19b以及存储器开口49中的每一者内的交替堆叠(32,42)的物理暴露的侧壁上。可执行图7b的处理步骤以形成连续阻挡介电层52l。
[0135]
掩模材料层213可形成在示例性结构上，并且可被光刻图案化以覆盖第一类型支撑开口19a和存储器开口49中的每一者，并且不覆盖第二类型支撑开口19b。可采用图7b的处理步骤来形成掩模材料层213。
[0136]
参考图9c，氧化硅衬垫层53l可任选地沉积在连续阻挡介电层52l的物理暴露的表面上以及掩模材料层213上方。介电填充材料层24l可沉积在第二类型支撑开口19b中并且沉积在氧化硅衬垫层53l(如果存在)上方的掩模材料层213上，或者直接沉积在连续阻挡介电层52l的物理暴露的表面上(在不采用氧化硅衬垫层53l的情况下)。可采用图7c的处理步骤。
[0137]
参考图9d，可执行回蚀工艺以移除介电填充材料层24l和任选的氧化硅衬垫层53l的位于水平平面上方的部分，该水平平面包括后向阶梯式介电材料部分65的顶部表面和绝缘帽盖层70的顶部表面。可执行图7d的处理步骤。
[0138]
保留在第一类型支撑开口19a或第二类型支撑开口19b中的连续阻挡介电层52l的每个剩余部分构成虚设阻挡介电层52'。保留在第二类型支撑开口19b中的氧化硅衬垫层53l的每个剩余部分构成氧化硅衬垫53。保留在第二类型支撑开口19b中的介电填充材料层24l的每个剩余部分构成介电填充材料部分24，其可以是具有沿着第二水平方向hd2的两个
平坦侧壁和沿着第一水平方向hd1的弯曲凸侧壁的细长介电柱结构。任选的介电衬垫51、虚设阻挡介电层52'、任选的氧化硅衬垫53和介电填充材料部分24的每个连续组合构成介电支撑柱结构20，该介电支撑柱结构由至少一种介电材料(诸如多种介电材料)构成。
[0139]
参考图9e，可执行图7e的处理步骤以形成存储器开口填充结构58(图12d中示出)、第一类型支撑柱结构22(其是复合支撑柱结构)和第二类型支撑柱结构20(其是由至少一种介电材料(诸如多种介电材料)构成的介电支撑柱结构)。任选地，介电支撑柱结构(即，第二类型支撑柱结构20)和复合支撑柱结构(即，第一类型支撑柱结构22)中的每一者包括相应介电衬垫51，该相应介电衬垫位于交替堆叠(32,42)下方并且嵌入在过程中源极层级材料层10'中并与该源极层级材料层接触。
[0140]
共同参考图7a至图7e、图8a至图8e、图9a至图9e和图12d，可分别在存储器开口49、第二类型支撑开口19b和第一类型支撑开口19a中形成存储器开口填充结构58、介电支撑柱结构(包括第二类型支撑柱结构20)和复合支撑柱结构(包括第一类型支撑柱结构22)。可在形成存储器开口填充结构58和复合支撑柱结构22期间沉积和平面化包括存储器材料层和半导体沟道材料层的材料层。
[0141]
存储器开口填充结构58可形成在相应存储器开口49内，并且可竖直延伸穿过存储器阵列区100中的交替堆叠(32,42)。存储器开口填充结构58中的每一个包括相应竖直半导体沟道60和包括至少一个存储器材料层54的相应存储器膜50。介电支撑柱结构(包括第二类型支撑柱结构20)可位于楼梯区300中，并且可竖直延伸穿过交替堆叠(32,42)，并且其内可不含任何半导体材料。复合支撑柱结构(包括第一类型支撑柱结构22)可位于楼梯区300中，并且可竖直延伸穿过交替堆叠(32,42)。复合支撑柱结构中的每一个包括虚设竖直半导体沟道60'，该虚设竖直半导体沟道包括与竖直半导体沟道60相同的材料。
[0142]
在一个实施方案中，存储器材料层50中的每一个包括相应存储器材料层54，并且复合支撑柱结构中的每一个包括相应虚设存储器材料层。在一个实施方案中，介电支撑柱结构不含存储器材料。
[0143]
参考图10a，沿着图4b或图5b的竖直平面x-x'示出了示例性结构的区。可采用图4a和图4b的示例性结构或采用图5a和图5b的结构来在第四构型中形成第一类型支撑柱结构和第二类型支撑柱结构。因此，第一类型支撑开口19a和第二类型支撑开口19b可在图4a和图4b所示的第一布局中布置，或者在图5a和图5b所示的第二布局中布置。优选地，第一类型支撑开口19a和第二类型支撑开口19b在图4a和图4b所示的第一布局中布置。
[0144]
任选地，可执行诸如热氧化工艺或等离子体氧化工艺的氧化工艺，以转换过程中源极层级材料层10'中的半导体材料的物理暴露的表面部分。在这种情况下，介电衬垫51可形成在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中的每一者的底部处。每个介电衬垫51的厚度可在1nm至10nm，诸如2nm至6nm的范围内，但也可采用更小和更大的厚度。
[0145]
参考图10b，至少一个覆盖材料层(171,173)可保形地沉积在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中。在一个实施方案中，至少一个覆盖材料层(171,173)可包括第一覆盖材料层171和第二覆盖材料层173。在一个实施方案中，第一覆盖材料层171可包括半导体材料，诸如非晶硅，并且第二覆盖材料层173可包括介电材料，诸如氧化硅。一般来讲，可选择至少一个覆盖材料层(171,173)的材料，使得至少一个覆盖材料
层(171,173)可在后续蚀刻工艺中用作相应蚀刻停止层。
[0146]
参考图10c，掩模材料层213可形成在示例性结构上，并且可被光刻图案化以覆盖第一类型支撑开口19a和存储器开口49中的每一者，并且不覆盖第二类型支撑开口19b。可采用图7b的处理步骤来形成掩模材料层213。
[0147]
可执行各向同性蚀刻工艺诸如湿法蚀刻工艺来移除第二覆盖材料层173的物理暴露的部分(如果存在)。例如，如果第二覆盖材料层173包括氧化硅，则可执行采用氢氟酸的湿法蚀刻工艺来相对于第一覆盖材料层171选择性地移除第二覆盖材料层的未掩蔽部分。
[0148]
参考图10d，可例如通过相对于第二覆盖材料层173和第一牺牲覆盖材料层171的材料进行选择性灰化来移除掩模材料层213。随后，可执行各向同性蚀刻工艺诸如湿法蚀刻工艺来相对于第二覆盖材料层173、绝缘层32、牺牲材料层42和后向阶梯式介电材料部分65的材料选择性地移除第一覆盖材料层171的未掩蔽部分。例如，如果第一覆盖材料层171包含非晶硅，则可使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah))来移除第一覆盖材料层171的物理暴露的部分。绝缘层32和牺牲材料层42的侧壁可围绕第二类型支撑开口19b中的每一个物理地暴露。剩余的第二覆盖材料层173覆盖第一类型支撑开口19a和存储器开口49中的第一覆盖材料层171，使得不从第一类型支撑开口19a和存储器开口49中移除至少一个覆盖材料层(171,173)。
[0149]
参考图10e，可执行至少一种各向同性蚀刻工艺以围绕第二类型支撑开口19b中的每一个来使绝缘层32和牺牲材料层42各向同性地凹陷。在使绝缘层32和牺牲材料层42各向同性地凹陷期间，绝缘帽盖层70和后向阶梯式介电材料部分65可以是附带凹陷的。第二类型支撑开口19b在交替堆叠(32,42)的层级处横向扩展，同时第一类型支撑开口19a和存储器开口49的侧壁用覆盖材料层(诸如至少一个覆盖材料层(171,173))覆盖并且不凹陷。在例示性示例中，如果绝缘层32、绝缘帽盖层70和后向阶梯式介电材料部分65包括氧化硅并且如果牺牲材料层42包括氮化硅，则可执行采用稀释氢氟酸的第一湿法蚀刻工艺来使绝缘层32、绝缘帽盖层70和后向阶梯式介电材料部分65各向同性地凹陷，并且可执行采用热磷酸的第二湿法蚀刻工艺来使牺牲材料层42各向同性地凹陷。在例示性示例中，第一湿法蚀刻工艺的凹陷距离可在5nm至100nm的范围内，并且第二湿法蚀刻工艺的凹陷距离可在5nm至100nm的范围内，但也可采用更小和更大的凹陷距离。
[0150]
如果第二覆盖材料层173包含氧化硅，则其可在第一湿法蚀刻工艺期间被附带蚀刻，如图10e所示。然而，第一覆盖材料层171保留在第一类型支撑开口19a和存储器开口49的侧壁上，并且防止侧壁在第一湿法蚀刻工艺和第二湿法蚀刻工艺期间凹陷。
[0151]
每个第二类型支撑开口19b的覆盖在包括过程中源极层级材料层10'的顶部表面的水平平面上方的上部部分可具有比相应第二类型支撑开口19b的覆盖在包括过程中源极层级材料层10'的顶部表面的水平平面下方的下部部分更大的横向范围。在一个实施方案中，第二类型支撑开口19b在交替堆叠(32,42)的层级处横向扩展，并且在过程中源极层级材料层10'的层级处不横向扩展，因为两种湿法蚀刻工艺对于过程中源极层级材料层10'的半导体材料(例如，硅)不是选择性的。
[0152]
参考图10f，可通过保形沉积工艺在第二类型支撑开口19b、第一类型支撑开口19a和存储器开口49中的每一者的外围部分中沉积包括介电材料(诸如氧化硅)的介电间隔物材料层140l。介电间隔物材料层140l的厚度可被选择为使得未填充腔体存在于第二类型支
撑开口19b、第一类型支撑开口19a和存储器开口49中的每一者内。在一个实施方案中，介电间隔物材料层140l包括硅酸盐玻璃材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。介电间隔物材料层140l的厚度可在5nm至100nm诸如10nm至50nm的范围内，但也可采用更小和更大的厚度。
[0153]
参考图10g，掩模材料层217可形成在示例性结构上，并且可被光刻图案化以覆盖第二类型支撑开口19b中的每一个，而不覆盖第一类型支撑开口19a或存储器开口49。掩模材料层217包括可随后相对于介电间隔物材料层140l和交替堆叠(32,42)的材料选择性地移除的材料。例如，掩模材料层217可包含非晶碳、类金刚石碳、半导体材料(例如硅或硅-锗合金)或聚合物材料(例如，光致抗蚀剂)。可各向异性地沉积掩模材料层217的材料，以使得在第二类型支撑开口19b的体积内形成空隙。可例如通过以下方式来图案化掩模材料层217：施加和光刻图案化光致抗蚀剂材料层(未示出)，以使得光致抗蚀剂材料层覆盖第二类型支撑开口19b中的每一个并且不覆盖第一类型支撑开口19a和存储器开口49；以及执行采用蚀刻工艺(其可采用各向同性蚀刻工艺或各向异性蚀刻工艺)来蚀刻掩模材料层217的未掩蔽部分的蚀刻工艺。随后可例如通过灰化移除图案化光致抗蚀剂层。如果掩模材料层217包括光致抗蚀剂，则可省略蚀刻和灰化工艺。因此，可使用掩模材料层217来覆盖第二类型支撑开口19b，而不覆盖存储器开口49和第一类型支撑开口19a。
[0154]
可执行蚀刻工艺来蚀刻介电间隔物材料层140l的未被掩模材料层217掩蔽的部分。例如，可执行各向异性蚀刻工艺来从第一类型支撑开口19a内以及从存储器开口49内相对于第一覆盖材料层171选择性地蚀刻介电间隔物材料层140l的未掩蔽部分。第二类型支撑开口19b包含介电间隔物材料层140l的剩余部分，其在下文中被称为介电间隔物材料层140。
[0155]
通过沉积和图案化介电间隔物材料以使得介电间隔物材料存在于第二类型支撑开口19b内并且不存在于存储器开口49和第一类型支撑开口49a内，来在第二类型支撑开口19b中的每一个内形成至少一个相应介电间隔物材料部分(其可包括介电间隔物材料层140)。
[0156]
介电间隔物材料层140竖直地连续延伸穿过交替堆叠(32,42)并且进入过程中源极层级材料层10'。介电间隔物材料层140包括向下突出部分，该向下突出部分突出到过程中源极层级材料层10'内的半导体材料层中。介电间隔物材料层140的每个向下突出部分具有比介电间隔物材料层140的竖直延伸穿过交替堆叠(32,42)的上覆部分更小的横向范围。
[0157]
参考图10h，可例如通过灰化或选择性蚀刻来相对于介电间隔物材料层140的材料选择性地移除掩模材料层217。随后，可通过执行选择性各向同性蚀刻工艺(诸如采用了热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah)的湿法蚀刻工艺)来相对于交替堆叠(32,42)和介电间隔物材料层140的材料选择性地移除第一覆盖材料层171。
[0158]
参考图10i，材料层的层堆叠可顺序地沉积在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中。材料层的层堆叠可包括例如连续阻挡介电层52l、连续存储器材料层54、任选的介电衬垫56和半导体沟道材料层60l，如图12b所示。随后，可在存储器开口49中的每一个内、第一类型支撑开口19a中的每一个内以及第二类型支撑开口19b中的每一个内形成介电芯62，如图12c所示。然后使介电芯62凹陷。可在每个介电芯62上沉积掺杂半导体材料，并且可通过回蚀诸如反应离子蚀刻(rie)、化学干蚀刻(cde)或其他合适的
干蚀刻方法平面化工艺，来从包括绝缘帽盖层70的顶部表面的水平平面上方移除材料层的层堆叠和掺杂半导体材料的过量部分，如图10i和图12d所示。
[0159]
连续阻挡介电层、连续存储器材料层和保留在存储器开口中的任选的介电衬垫的剩余部分的每个连续组合构成存储器膜50，如图12d所示。连续阻挡介电层、连续存储器材料层和保留在第一类型支撑开口19a中的任选的介电衬垫的剩余部分的每个连续组合构成第一虚设存储器膜50'。连续阻挡介电层、连续存储器材料层和保留在第二类型支撑开口19b中的任选的介电衬垫的剩余部分的每个连续组合构成第二虚设存储器膜150。
[0160]
保留在存储器开口中的半导体沟道材料层的每个剩余部分构成竖直半导体沟道60。保留在第一类型支撑开口19a中的半导体沟道材料层的每个剩余部分构成第一虚设竖直半导体沟道60'。保留在第二类型支撑开口19a中的半导体沟道材料层的每个剩余部分构成第二虚设竖直半导体沟道160。
[0161]
保留在存储器开口中的掺杂半导体材料的每个剩余部分构成漏极区63。保留在第一类型支撑开口19a中的掺杂半导体材料的每个剩余部分构成第一虚设漏极区63'。保留在第二类型支撑开口19b中的掺杂半导体材料的每个剩余部分构成第二虚设漏极区163。
[0162]
填充存储器开口49的材料部分的每个连续组构成存储器开口填充结构58。填充第一类型支撑开口19a的材料部分的每个连续组构成第一类型支撑柱结构22，其是包括至少一种介电材料和至少一种半导体材料的复合支撑柱结构。填充第二类型支撑开口19b的材料部分的每个连续组构成第二类型支撑柱结构20b，该第二类型支撑柱结构是包括至少一种介电材料和至少一种半导体材料的另一复合支撑柱结构。
[0163]
在第一实施方案的示例性结构的第四构型内，可通过在存储器开口49、第一类型支撑开口19a和第二类型支撑开口19b的剩余体积内沉积包括存储器膜(50,50
′
,150
′
)和半导体沟道材料层60l的材料层并且通过平面化该材料层，来分别在存储器开口49、第一类型支撑开口19a和第二类型支撑开口19b中形成存储器开口填充结构58、第一类型支撑柱结构22和第二类型支撑柱结构20b。
[0164]
参考图11a，沿着图4b或图5b的竖直平面x-x'示出了示例性结构的区。可采用图4a和图4b的示例性结构或采用图5a和图5b的结构来在第五构型中形成第一类型支撑柱结构和第二类型支撑柱结构。因此，第一类型支撑开口19a和第二类型支撑开口19b可在图4a和图4b所示的第一布局中布置，或者在图5a和图5b所示的第二布局中布置。
[0165]
任选地，可执行诸如热氧化工艺或等离子体氧化工艺的氧化工艺，以转换过程中源极层级材料层10'中的半导体材料的物理暴露的表面部分。在这种情况下，介电衬垫51可形成在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口49中的每一者的底部处。每个介电衬垫51的厚度可在1nm至10nm，诸如2nm至6nm的范围内，但也可采用更小和更大的厚度。
[0166]
参考图11b，覆盖材料层可形成在第一类型支撑开口19a和存储器开口49上。例如，覆盖材料层可包括掩模材料层213，该掩模材料层被沉积在示例性结构上，并且被光刻图案化以覆盖第一类型支撑开口19a和存储器开口49中的每一者，并且不覆盖第二类型支撑开口19b，如上文相对于图7b所描述的。因此，可使用掩模材料层213来覆盖存储器开口49和第一类型支撑开口19a，而不覆盖第二类型支撑开口19b。
[0167]
牺牲材料层42可围绕第二类型支撑开口19b中的每一个横向凹陷，同时存储器开
口49和第一类型支撑开口19a用覆盖材料层诸如掩模材料层213覆盖。在例示性示例中，绝缘层32可包含氧化硅并且牺牲材料层42可包含氮化硅，并且可执行采用热磷酸的湿法蚀刻工艺来相对于围绕第二类型支撑开口19b中的每一个的绝缘层32使牺牲材料层42的侧壁选择性地横向凹陷。第二类型支撑开口19b可包括在各向同性蚀刻工艺之后邻接圆柱形腔体的环形腔体119的竖直堆叠。
[0168]
参考图11c，可在第二类型支撑开口19b中的每一个的外围部分中并且在覆盖材料层(诸如掩模材料层213)上方沉积包括介电材料(诸如氧化硅)的介电间隔物材料层130l。介电间隔物材料层130l的厚度大于每个牺牲材料层42的厚度的一半，使得介电间隔物材料层130l完全填充环形腔体119。在一个实施方案中，介电间隔物材料层130l包括硅酸盐玻璃材料，诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。介电间隔物材料层130l的厚度可在5nm至100nm诸如10nm至50nm的范围内，但也可采用更小和更大的厚度。一般来讲，介电间隔物材料层130l可保形地沉积在通过使牺牲材料层42围绕第二类型支撑开口19b中的每一个横向凹陷而形成的环形腔体119的体积中。
[0169]
参考图11d，可围绕第二类型支撑开口19b中的每一个来蚀刻介电间隔物材料层130l的位于通过使牺牲材料层42横向凹陷而形成的环形腔体119的体积外部的部分。可通过蚀刻工艺来回蚀介电间隔物材料层130l，该蚀刻工艺可包括各向同性蚀刻工艺。在例示性示例中，如果介电间隔物材料层130l包含氧化硅，则可执行采用氢氟酸的湿法蚀刻工艺来各向同性地蚀刻介电间隔物材料层130l的位于如在图11b的处理步骤处形成的第二类型支撑开口19b的环形腔体外部的部分。位于第二类型支撑开口19b的底部处的介电衬垫51可在或可不在用于移除介电间隔物材料层130l的位于环形腔体的竖直堆叠外部的部分的回蚀工艺期间附带地移除。
[0170]
介电间隔物材料层130l的剩余部分包括介电间隔物翅片130的竖直堆叠。一般来讲，可通过沉积和图案化介电间隔物材料以使得介电间隔物材料存在于第二类型支撑开口19b内并且不存在于存储器开口49和第一类型支撑开口19a内，来在第二类型支撑开口19b中的每一个内形成至少一个介电间隔物材料部分(诸如介电间隔物翅片130的竖直堆叠)。在一个实施方案中，第二类型支撑开口19b中的每一个内的至少一个相应介电间隔物材料部分包括位于牺牲材料层42的层级处并且在相邻绝缘层32之间沿水平方向延伸的介电间隔物翅片130的竖直堆叠。在一个实施方案中，介电间隔物翅片130的每个竖直堆叠内的至少最底部介电间隔物翅片(诸如多个介电间隔物翅片)可具有环形圆柱形状。
[0171]
参考图11e，可例如通过灰化来相对于交替堆叠(32,42)、介电间隔物翅片130的竖直堆叠和后向阶梯式介电材料部分65的材料选择性地移除覆盖材料层(诸如掩模材料层213)。
[0172]
材料层的层堆叠可顺序地沉积在第一类型支撑开口19a、第二类型支撑开口19b和存储器开口中。材料层的层堆叠可包括例如连续阻挡介电层52l、连续存储器材料层54、任选的介电衬垫56和半导体沟道材料层60l，如图12b所示。随后，可在存储器开口49中的每一个内、第一类型支撑开口19a中的每一个内以及第二类型支撑开口19b中的每一个内形成介电芯62并且然后使其竖直地凹陷，如图12c所示。可在每个介电芯62上沉积掺杂半导体材料，并且可通过执行平面化工艺，来从包括绝缘帽盖层70的顶部表面的水平平面上方移除材料层的层堆叠和掺杂半导体材料的过量部分，如图12d所示。平面化工艺可采用化学机械
抛光工艺和/或凹陷蚀刻工艺。
[0173]
保留在存储器开口49中的连续阻挡介电层52l、连续存储器材料层54和任选的介电衬垫56的剩余部分的每个连续组合构成存储器膜50，如图12d所示。连续阻挡介电层、连续存储器材料层和保留在第一类型支撑开口19a中的任选的介电衬垫的剩余部分的每个连续组合构成第一虚设存储器膜50'。连续阻挡介电层、连续存储器材料层和保留在第二类型支撑开口19b中的任选的介电衬垫的剩余部分的每个连续组合构成第二虚设存储器膜150。
[0174]
保留在存储器开口中的半导体沟道材料层60l的每个剩余部分构成竖直半导体沟道60，如图12d所示。保留在第一类型支撑开口19a中的半导体沟道材料层的每个剩余部分构成第一虚设竖直半导体沟道60'。保留在第二类型支撑开口19a中的半导体沟道材料层的每个剩余部分构成第二虚设竖直半导体沟道160。
[0175]
保留在存储器开口中的掺杂半导体材料的每个剩余部分构成漏极区63。保留在第一类型支撑开口19a中的掺杂半导体材料的每个剩余部分构成第一虚设漏极区63'。保留在第二类型支撑开口19b中的掺杂半导体材料的每个剩余部分构成第二虚设漏极区163。
[0176]
填充存储器开口49的材料部分的每个连续组构成存储器开口填充结构58。填充第一类型支撑开口19a的材料部分的每个连续组构成第一类型支撑柱结构22，其是包括至少一种介电材料和至少一种半导体材料的复合支撑柱结构。填充第二类型支撑开口19b的材料部分的每个连续组构成第二类型支撑柱结构20c，该第二类型支撑柱结构是包括至少一种介电材料和至少一种半导体材料的另一复合支撑柱结构。
[0177]
在示例性结构的第五构型内，可通过在存储器开口49、第一类型支撑开口19a和第二类型支撑开口19b的剩余体积内沉积包括存储器膜(50,50
′
,150
′
)和半导体沟道材料层的材料层并且通过平面化该材料层，来分别在存储器开口49、第一类型支撑开口19a和第二类型支撑开口19b中形成存储器开口填充结构58、第一类型支撑柱结构22和第二类型支撑柱结构20c。
[0178]
在一个实施方案中，第二虚设存储器膜150中的每一个可与绝缘层32的子组的侧壁直接接触。在一个实施方案中，后向阶梯式介电材料部分65可覆盖交替堆叠(32,42)的阶梯式表面。存储器膜(50,150,50')直接沉积在绝缘层32的物理暴露的表面上和围绕第二类型支撑开口19b的介电间隔物翅片130的竖直堆叠的内部侧壁上，并且直接沉积在围绕存储器开口49和第一类型支撑开口19a的绝缘层32和牺牲材料层42的物理暴露的表面上。
[0179]
图12a至图12d是根据本公开的实施方案的在形成存储器开口填充结构期间示例性结构内的存储器开口49的顺序示意性竖直剖面图。图12a至图12d所示的处理步骤对应于在图7e、图8e、图9e、图10i或图11e的处理步骤处执行的处理步骤。虽然图12a至图12d示出了其中未采用介电衬垫51的实施方案，但本文也明确地设想了其中介电衬垫51存在于每个存储器开口49的底部处的实施方案。
[0180]
参考图12a，在存储器开口49中形成连续阻挡介电层52l。
[0181]
参考图12b，在存储器开口中沉积包括存储器材料层54、任选的介电衬垫56和半导体沟道材料层60l的层堆叠。
[0182]
存储器材料层54包括能够以其中存在或不存在电荷的形式存储至少一个数据位的存储器材料、能够提供多级电阻率的材料中的电阻状态、铁电材料内的铁电极化，或能够编码信息的任何其他存储器材料。在一个实施方案中，存储器材料层54可以是电荷存储层。
在这种情况下，电荷存储层可以是诸如介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的离散部分。另选地，电荷存储层可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层42而被图案化成多个电隔离部分(例如浮栅)。在一个实施方案中，存储器材料层54包括氮化硅层。在一个实施方案中，牺牲材料层42和绝缘层32可具有竖直地重合的侧壁，并且存储器材料层54可形成为单个连续层。另选地，牺牲材料层42可相对于绝缘层32的侧壁横向凹陷，并且可使用沉积工艺和各向异性蚀刻工艺的组合来将存储器材料层54形成为竖直地间隔开的多个存储器材料部分。存储器材料层54的厚度可在2nm至20nm的范围内，但也可使用更小和更大的厚度。
[0183]
任选的介电衬垫56(如果存在)包括介电材料。在其中存储器材料层54是电荷存储层的一个实施方案中，介电衬垫56包括可经由其在适当电偏置条件下执行电荷隧穿的隧穿介电层。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维nand串存储器器件的操作模式。介电衬垫56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或它们的组合。在一个实施方案中，介电衬垫56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ono堆叠。在一个实施方案中，介电衬垫56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。介电衬垫56的厚度可在2nm至20nm的范围内，但也可使用更小和更大的厚度。阻挡介电层52、存储器材料层54和介电衬垫56的堆叠构成存储存储位的存储器膜50。
[0184]
半导体沟道材料层60l包含p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种iii-v族化合物半导体材料、至少一种ii-vi族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60l可以具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60l具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0
×
1012/cm3至1.0
×
1018/cm3诸如1.0
×
1014/cm3至1.0
×
1017/cm3范围内的原子浓度存在。在一个实施方案中，半导体沟道材料层60l包括硼掺杂非晶硅或硼掺杂多晶硅和/或基本上由硼掺杂非晶硅或硼掺杂多晶硅组成。在另一个实施方案中，半导体沟道材料层60l具有n型掺杂，其中n型掺杂剂(诸如磷原子或砷原子)以1.0
×
1012/cm3至1.0
×
1018/cm3诸如1.0
×
1014/cm3至1.0
×
1017/cm3范围内的原子浓度存在。可以通过保形沉积方法诸如低压化学气相沉积(lpcvd)来形成半导体沟道材料层60l。半导体沟道材料层60l的厚度可以在2nm至10nm的范围内，但是也可以使用更小和更大的厚度。腔体49'形成在每个存储器开口49的未填充有沉积的材料层(52,54,56,60l)的体积中。
[0185]
参见图12c，在每个存储器开口中的腔体49'未被半导体沟道材料层60l完全填充的情况下，可将介电芯层沉积在腔体49'中以填充每个存储器开口内的腔体49'的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(lpcvd))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在绝缘帽盖层70上面的介电芯层的水平部分可例如通过凹陷蚀刻来凹陷。凹陷蚀刻继续，直到介电芯层的剩余部分的顶部表面凹陷到绝缘帽盖层70的顶部表面与绝缘帽盖层70的底部表面之间的高度。介电芯层的每个剩余部分构成介电芯62。
[0186]
参见图12d，可在覆盖在介电芯62上面的腔体中沉积具有第二导电类型的掺杂的
掺杂半导体材料。第二导电类型与第一导电类型相反。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。可通过回蚀诸如反应离子蚀刻(rie)、化学干蚀刻(cde)或其他合适的干蚀刻方法，来移除沉积的掺杂半导体材料、半导体沟道材料层60l、介电衬垫56、存储器材料层54和连续阻挡介电层52l的覆盖在水平平面(其包括绝缘帽盖层70的顶部表面)上的部分。
[0187]
第二导电类型的掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0
×
1018/cm3至2.0
×
1021/cm3的范围内，但是也可以采用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。
[0188]
半导体沟道层60l的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直nand器件接通时，电流可以流过该竖直半导体沟道。介电衬垫56由存储器材料层54围绕，并且横向包围竖直半导体沟道60。每组邻接的阻挡介电层52、存储器材料层54和介电衬垫56共同构成存储器膜50，该存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。另选地，可基于铁电存储器材料层(诸如掺杂有zr、al或si的正交相氧化铪层)的铁电极化方向来存储数据。
[0189]
存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、介电衬垫56、包括存储器材料层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。
[0190]
参考图13a和图13b、图14a和图14b、图15a和图15b、图16a和图16b以及图17a和图17b，示出了在形成存储器开口填充结构58、第一类型支撑柱结构22和第二类型支撑柱结构(例如，20、20b或20c)之后的示例性结构的各种构型。一般来讲，在形成第一类型支撑柱结构22和第二类型支撑柱结构(例如，20、20b或20c)的同时，在存储器开口49内形成存储器开口填充结构58。可通过采用图7a至图7e和图12a至图12d中示出的处理步骤来形成图13a和图13b中示出的示例性结构的第一构型。可通过采用图8a至图8e和图12a至图12d中示出的处理步骤来形成图14a和图14b中示出的示例性结构的第二构型。可通过采用图9a至图9e和图12a至图12d中示出的处理步骤来形成图15a和图15b中示出的示例性结构的第三构型。可通过采用图10a至图10i和图12a至图12d中示出的处理步骤来形成图16a和图16b中示出的示例性结构的第四构型。可通过采用图11a至图11e和图12a至图12d中示出的处理步骤来形成图17a和图17b中示出的示例性结构的第五构型。
[0191]
参考图18a和图18b，接触层级介电层80可形成在交替堆叠(32,42)和后向阶梯式介电材料部分65上方。接触层级介电层80包括介电材料诸如氧化硅，并且可通过保形或非保形沉积工艺形成。例如，接触层级介电层80可包括未掺杂硅酸盐玻璃，并且可具有在100nm至600nm的范围内的厚度，但也可使用更小和更大的厚度。
[0192]
可在接触层级介电层80上方施加光致抗蚀剂层(未示出)，并且可对其进行光刻图案化以形成伸长开口，这些伸长开口沿第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可通过将光致抗蚀剂层(未示出)中的图案转印穿过接触层级介电层80、交替堆叠(32,42)和后向阶梯式介电材料部分65并且进入过程中源极层级材料层10'中来形成背
侧沟槽79。可移除接触层级介电层80、交替堆叠(32,42)、后向阶梯式介电材料部分65和过程中源极层级材料层10'的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，背侧沟槽79可形成在沿着第一水平方向hd1横向延伸的重复单元ru之间的边界处。存储器开口填充结构58的集群可由背侧沟槽79沿着第二水平方向hd2横向间隔开。在第三布局用于第二类型支撑开口19b的情况下，背侧沟槽79可将第二类型支撑柱结构20中的每一个分割成沿着第二水平方向hd2横向间隔开的相应一对分开的支撑柱结构20。
[0193]
第二类型支撑柱结构(20,20b,20c)比第一类型支撑柱结构22更靠近背侧沟槽79。在一些实施方案中，第二类型支撑柱结构(20,20b,20c)的侧壁可物理地暴露于背侧沟槽79，并且第一类型支撑柱结构22可与背侧沟槽79横向间隔开。一般来讲，相对于背侧沟槽79，第二类型支撑柱结构(20,20b,20c)(其可包括介电支撑柱结构或复合支撑柱结构)比第一类型支撑柱结构22(其包括复合支撑柱结构)更靠近背侧沟槽79中的最近侧背侧沟槽。
[0194]
图19a至图19h示出了根据本公开的实施方案的在形成源极层级材料层10、导电层46和背侧沟槽填充结构76期间存储器开口填充结构58和背侧沟槽79的顺序竖直剖面图。
[0195]
参考图19a，背侧沟槽间隔物77可形成在每个背侧沟槽79的侧壁上。例如，可在背侧沟槽79中并且在接触层级介电层80上方沉积保形间隔物材料层，并且可对该保形间隔物材料层进行各向异性蚀刻以形成背侧沟槽间隔物77。背侧沟槽间隔物77包括与源极层级牺牲层104的材料不同的材料。例如，背侧沟槽间隔物77可以包括包含氮化硅。
[0196]
参考图19b，可在各向同性蚀刻工艺中，将相对于交替堆叠(32,42)、绝缘帽盖层70、接触层级介电层80、较高牺牲衬垫105和较低牺牲衬垫103的材料选择性地蚀刻源极层级牺牲层104的材料的蚀刻剂引入背侧沟槽中。例如，如果源极层级牺牲层104包含未掺杂非晶硅或未掺杂非晶硅锗合金，背侧沟槽间隔物77包含氮化硅，并且较高和较低牺牲衬垫(105,103)包含氧化硅，则可以使用湿法蚀刻工艺(其使用了热三甲基-2-羟乙基氢氧化铵(“热tmy”)或四甲基氢氧化铵(tmah))来对于背侧沟槽间隔物77以及较高和较低牺牲衬垫(105,103)选择性地移除源极层级牺牲层104。在从中移除源极层级牺牲层104的体积中形成源极腔体109。
[0197]
湿法蚀刻化学物质诸如热tmy和tmah对于掺杂半导体材料(诸如较高源极层级半导体层116和较低源极层级半导体层112的p掺杂半导体材料和/或n掺杂半导体材料)具有选择性。因此，在形成源极腔体109的湿法蚀刻工艺中使用选择性湿法蚀刻化学物质诸如热tmy和tmah提供了在形成背侧沟槽79期间抵抗蚀刻深度变化的较大工艺窗口。具体地，在形成源极腔体109和/或背侧沟槽间隔物77时，即使较高源极层级半导体层116的侧壁被物理地暴露或者即使较低源极层级半导体层112的表面被物理地暴露，较高源极层级半导体层116和/或较低源极层级半导体层112的附带蚀刻也是最小的，并且在制造步骤期间由较高源极层级半导体层116和/或较低源极层级半导体层112的表面的意外物理暴露引起的示例性结构的结构变化不会导致器件故障。存储器开口填充结构58中的每一个都物理地暴露于源极腔体109。具体地，存储器开口填充结构58中的每个存储器开口填充结构包括物理暴露于源极腔体109的侧壁。
[0198]
参考图19c，可以将各向同性蚀刻剂(诸如湿蚀刻剂)的序列施加到存储器膜50的物理暴露的部分，以从外部到内部顺序地蚀刻存储器膜50的各种部件层，并且在源极腔体109的层级处物理地暴露竖直半导体沟道60的圆柱形表面。可以在移除存储器膜50的定位
在源极腔体109的层级处的部分期间附带地蚀刻较高和较低牺牲衬垫(105,103)。可以通过在源极腔体109以及较高和较低牺牲衬垫(105,103)的层级处移除存储器膜50的部分来使源极腔体109的体积膨胀。较低源极层级半导体层112的顶部表面和较高源极层级半导体层116的底部表面可以物理暴露于源极腔体109。通过对于至少一个源极层级半导体层(诸如较低源极层级半导体层112和较高源极层级半导体层116)以及竖直半导体沟道60选择性地各向同性地蚀刻源极层级牺牲层104和每个存储器膜50的底部部分来形成源极腔体109。
[0199]
参考图19d，可在源极腔体109周围的物理暴露的半导体表面上沉积具有第二导电类型的掺杂的半导体材料。物理暴露的半导体表面包括竖直半导体沟道60的外部侧壁的底部部分和该至少一个源极层级半导体层的水平表面(诸如较高源极层级半导体层116的底部表面和/或较低源极层级半导体层112的顶部表面)。例如，物理暴露的半导体表面可以包括竖直半导体沟道60的外部侧壁的底部部分、较低源极层级半导体层112的顶部水平表面和较高源极层级半导体层116的底部表面。
[0200]
在一个实施方案中，可以通过选择性半导体沉积工艺在源极腔体109周围的物理暴露的半导体表面上沉积第二导电类型的掺杂半导体材料。在选择性半导体沉积工艺期间，半导体前体气体、蚀刻剂和掺杂剂气体可以同时流入包括示例性结构的处理室中。例如，半导体前体气体可包括硅烷、二硅烷或二氯硅烷，蚀刻剂气体可包括气态氯化氢，并且掺杂剂气体可包括掺杂剂原子(诸如膦、胂、锑或二硼烷)的氢化物。在这种情况下，选择性半导体沉积工艺从源极腔体109周围的物理暴露的半导体表面生长具有第二导电类型掺杂的掺杂半导体材料。沉积的掺杂半导体材料形成源极接触层114，该源极接触层可以接触竖直半导体沟道60的侧壁。沉积的半导体材料中的第二导电类型的掺杂物的原子浓度可在1.0
×
1020/cm3至2.0
×
1021/cm3(诸如2.0
×
1020/cm3至8.0
×
1020/cm3)的范围内。最初形成的源极接触层114可以基本上由第二导电类型的半导体原子和掺杂剂原子组成。另选地，可以使用至少一种非选择性掺杂半导体材料沉积工艺来形成源极接触层114。任选地，可以将一个或多个回蚀工艺与多个选择性或非选择性沉积工艺结合使用，以提供无缝和/或无空隙的源极接触层114。
[0201]
选择性半导体沉积工艺的持续时间可以选择成使得源极腔体109填充有源极接触层114，并且源极接触层114接触背侧沟槽间隔物77的内部侧壁的底端部分。在一个实施方案中，可以通过从源极腔体109周围的半导体表面选择性地沉积具有第二导电类型掺杂的掺杂半导体材料来形成源极接触层114。在一个实施方案中，掺杂半导体材料可包括掺杂多晶硅。因此，源极层级牺牲层104可以被源极接触层114替换。
[0202]
包括较低源极层级半导体层112、源极接触层114和较高源极层级半导体层116的层堆叠构成埋入式源极层(112,114,116)。包括埋入式源极层(112,114,116)、源极层级绝缘层117和源极选择层级导电层118的层组构成源极层级材料层10，其替换过程中源极层级材料层10'。
[0203]
参考图19e，可使用各向同性蚀刻工艺来相对于绝缘层32、绝缘帽盖层70、接触层级介电层80和源极接触层114选择性地移除背侧沟槽间隔物77。例如，如果背侧沟槽间隔物77包括氮化硅，则可以执行使用了热磷酸的湿法蚀刻工艺来移除背侧沟槽间隔物77。在一个实施方案中，可将移除背侧沟槽间隔物77的各向同性蚀刻工艺与后续各向同性蚀刻工艺相结合，该后续各向同性蚀刻工艺相对于绝缘层32、绝缘帽盖层70、接触层级介电层80和源
极接触层114选择性地蚀刻牺牲材料层42。
[0204]
可以执行氧化工艺以将半导体材料的物理暴露的表面部分转换成介电半导体氧化物部分。例如，源极接触层114和较高源极层级半导体层116的表面部分可以转换成介电半导体氧化物板122，并且源极选择层级导电层118的表面部分可以转换成环形介电半导体氧化物间隔物124。
[0205]
参考图19f，相对于绝缘层32、绝缘帽盖层70、接触层级介电层80、源极接触层114、介电半导体氧化物板122和环形介电半导体氧化物间隔物124选择性地移除牺牲材料层42。例如，可例如使用各向同性蚀刻工艺，将相对于绝缘层32、绝缘帽盖层70、后向阶梯式介电材料部分65的材料以及存储器膜50的最外层的材料选择性地蚀刻牺牲材料层42的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层42可包含氮化硅，绝缘层32、绝缘帽盖层70、后向阶梯式介电材料部分65和存储器膜50的最外层的材料可包括氧化硅材料。
[0206]
各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干法)蚀刻工艺。例如，如果牺牲材料层42包括氮化硅，则蚀刻工艺可以是将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。
[0207]
在从中移除牺牲材料层42的体积中形成背侧凹陷部43。背侧凹陷部43中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部43中的每个背侧凹陷部的横向尺寸可大于相应背侧凹陷部43的高度。多个背侧凹陷部43可在从中移除牺牲材料层42的材料的体积中形成。背侧凹陷部43中的每个背侧凹陷部可以基本上平行于衬底半导体层9的顶部表面延伸。背侧凹陷部43可由下层绝缘层32的顶表面和上覆绝缘层32的底部表面竖直地界定。在一个实施方案中，背侧凹陷部43中的每个背侧凹陷部可以整个具有均匀高度。
[0208]
参考图19g，背侧阻挡介电层(未示出)可任选地沉积在背侧凹陷部43和背侧沟槽79中以及接触层级介电层80上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可以包含氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。
[0209]
至少一种导电材料可沉积在多个背侧凹陷部43中、背侧沟槽79的侧壁上，以及接触层级介电层80上方。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(cvd)、原子层沉积(ald)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。
[0210]
在一个实施方案中，至少一种导电材料可以包括至少一种金属材料，即包含至少一种金属元素的导电材料。可以在背侧凹陷部43中沉积的非限制性示例性金属材料包含钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可以包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如tin、tan、wn或它们的组合，以及导电填充材料诸如w、co、ru、mo、cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部43的至少一种导电材料可以是氮化钛层和钨填充材料的组合。
[0211]
可以在背侧凹陷部43中通过沉积至少一种导电材料来形成导电层46。导电层46中的每一个导电层可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，可分别用导电层46替换牺牲材料层42。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。
[0212]
可以从背侧沟槽79内部移除残余的导电材料。具体地，可例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从接触层级介电层80上方回蚀连续金属材料层的沉积的金属材料。背侧凹陷部43中的沉积的金属材料的每个剩余部分构成导电层46。导电层46的侧壁可物理地暴露于背侧沟槽79。在一些实施方案中，背侧沟槽79可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。
[0213]
每个导电层46可以是其中包括开口的导电片。穿过每个导电层46的开口的第一子组可以填充有存储器开口填充结构58。穿过每个导电层46的开口的第二子组可填充有第一类型支撑柱结构22。在一些实施方案中，第二类型支撑柱结构(20,20b,20c)可位于穿过导电层46中的一者或多者的开口的第三子组内。另选地，第二类型支撑柱结构(20,20b,20c)可物理地暴露于背侧沟槽79。由于后向阶梯式介电材料部分65下面的阶梯式表面，每个导电层46可具有比任何下面的导电层46更小的面积。由于后向阶梯式介电材料部分65下面的阶梯式表面，每个导电层46可具有比任何上覆导电层46更大的面积。
[0214]
存储器堆叠结构55中的每一个包括定位在导电层46的每个层级处的存储器元件的竖直堆叠。导电层46的子组可以包括用于存储器元件的字线。下面的外围器件区700中的半导体器件可以包括字线开关器件，字线开关器件被配置为控制到相应字线的偏置电压。存储器层级组件位于衬底半导体层9上方。存储器层级组件包括绝缘层32和导电层46的交替堆叠以及竖直延伸穿过交替堆叠(32,46)的存储器堆叠结构55。
[0215]
参考图19h和图20，可通过保形沉积工艺在背侧沟槽79中并且在接触层级介电层80上方保形地沉积介电填充材料层。介电填充材料层可包含例如氧化硅。填充背侧沟槽79的介电填充材料层的每个部分构成背侧沟槽填充结构76。另选地，背侧沟槽填充结构76可包括包围接触埋入式源极层(112,114,116)的导电局部互连(即，源极线或电极)的介电侧壁间隔物，沉积在接触层级介电层80上的介电填充材料层的水平延伸部分可例如通过凹陷蚀刻工艺被移除，或者可被结合到接触层级介电层80中，即，可成为接触层级介电层80的上部部分。
[0216]
图21a和图21b、图22a和图22b、图23a和图23b、图24a和图24b以及图25a和图25b分别示出了在形成各种接触通孔结构(88,86)之后的示例性结构的第一构型、第二构型、第三构型、第四构型和第五构型。接触通孔结构(88,86,8p)可包括：漏极接触通孔结构88，其竖直延伸穿过接触层级介电层80并且接触位于存储器开口填充结构58中的漏极区63中的相应一个漏极区的顶部表面；和层接触通孔结构86，其竖直延伸穿过接触层级介电层80和后向阶梯式介电材料部分65并且接触导电层86中的相应一个导电层。连接通孔结构(未示出)可穿过后向阶梯式介电材料层65形成，以提供到较低层级金属互连结构780的电连接。
[0217]
一般来讲，用于在图10e的处理步骤处使牺牲材料层42和绝缘层32横向凹陷的各向同性蚀刻工艺可使牺牲材料层42比绝缘层32横向凹陷得更远，或者可使绝缘层32比牺牲材料层42横向凹陷得更远。在牺牲材料层42比绝缘层32横向凹陷得更远的情况下，可形成
图24a和图24b中所示的结构。在绝缘层32比牺牲材料层42横向凹陷得更远的情况下，可形成图24c中所示的结构，其中每个介电间隔物材料层140在绝缘层32的层级处比在导电层46的层级处横向向外突出得更远。
[0218]
参考本公开的第一实施方案、第二实施方案和第三实施方案，一种三维存储器包括：位于衬底8上方的绝缘层32和导电层46的交替堆叠，其中交替堆叠(32,46)内的每个层存在于存储器阵列区100内，并且交替堆叠(32,46)包括楼梯区300中的阶梯式表面，其中导电层46具有基于(即，根据)距衬底8的竖直距离的可变横向范围(即，具有变化的横向范围，诸如减小和/或增大)；存储器开口填充结构58，这些存储器开口填充结构位于竖直延伸穿过存储器阵列区100中的交替堆叠(32,46)的相应存储器开口49内，其中存储器开口填充结构58中的每一个包括相应竖直半导体沟道60和相应存储器膜50；介电支撑柱结构20，该介电支撑柱结构位于楼梯区300中，竖直延伸穿过交替堆叠(32,46)并且其内不含任何半导体材料；和复合支撑柱结构22，该复合支撑柱结构位于楼梯区300中并且竖直延伸穿过交替堆叠(32,46)，其中复合支撑柱结构22中的每一个包括虚设竖直半导体沟道60'，该虚设竖直半导体沟道包括与竖直半导体沟道60相同的材料。
[0219]
在一个实施方案中，存储器膜50中的每一个包括存储器材料层54，该存储器材料层包括存储器材料的相应层；并且复合支撑柱结构22中的每一个包括相应虚设存储器材料层，该相应虚设存储器材料层包括存储器材料的相应附加层。在一个实施方案中，介电支撑柱结构20不含存储器材料。在一个实施方案中，介电支撑柱结构20中的每一个具有比复合支撑柱结构22中的每一个更大的最大横向范围。
[0220]
在一个实施方案中，三维存储器器件包括：后向阶梯式介电材料部分65，该后向阶梯式介电材料部分覆盖交替堆叠(32,46)的阶梯式表面；和接触层级介电层80，该接触层级介电层覆盖交替堆叠(32,46)和后向阶梯式介电材料部分65，其中介电支撑柱结构20中的每一个的整个顶部表面和复合支撑柱结构22中的每一个的整个顶部表面与接触层级介电层80的底部表面接触。
[0221]
在一个实施方案中，存储器开口填充结构58中的每一个包括接触相应竖直半导体沟道60的顶端的相应漏极区63；并且复合支撑柱结构22中的每一个包括接触相应虚设竖直半导体沟道60'的顶端的相应虚设漏极区63'。
[0222]
在一个实施方案中，三维存储器器件包括：接触层级介电层80，其覆盖交替堆叠(32,46)和后向阶梯式介电材料部分65；和漏极接触通孔结构88，其竖直延伸穿过接触层级介电层80并且接触漏极区63中的相应一个漏极区的顶部表面，其中虚设漏极区63'的整个顶部表面与接触层级介电层80的底部表面接触，并且虚设漏极区63'不与漏极接触通孔结构88接触。因此，虚设竖直半导体沟道60'和虚设漏极区63'中的每一者能够电浮置。
[0223]
在一个实施方案中，三维存储器器件包括：第一背侧沟槽填充结构76，该第一背侧沟槽填充结构沿着第一水平方向hd1横向延伸，从而接触交替堆叠(32,46)的侧壁的第一子组；和第二背侧沟槽填充结构76，该第二背侧沟槽填充结构沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2与第一背侧沟槽填充结构76横向间隔开，从而接触交替堆叠(32,46)的侧壁的第二子组。
[0224]
在一个实施方案中，交替堆叠(32,46)内的每个层包括与第一背侧沟槽填充结构76接触的相应第一侧壁和与第二背侧沟槽填充结构76接触的相应第二侧壁；并且相对于第
一背侧沟槽填充结构76和第二背侧沟槽填充结构76中的相应近侧背侧沟槽填充结构，介电支撑柱结构20中的每一个比复合支撑柱结构22更靠近第一背侧沟槽填充结构76和第二背侧沟槽填充结构76中的相应近侧背侧沟槽填充结构。在一些实施方案中，介电支撑柱结构20中的至少一者接触第一背侧沟槽填充结构76和第二背侧沟槽填充结构76中的一者。
[0225]
在一个实施方案中，半导体材料层(诸如源极接触层114、较低源极层级半导体层112或较高源极层级半导体层116)可位于交替堆叠(32,46)下方。介电支撑柱结构20和复合支撑柱结构22中的每一者包括相应介电衬垫51，该相应介电衬垫位于交替堆叠(32,46)下方并且嵌入在半导体材料层中并与该半导体材料层接触。
[0226]
在一个实施方案中，存储器膜50中的每一个包括层堆叠，该层堆叠包括阻挡介电层52、存储器材料层54和介电衬垫56；并且介电支撑柱结构20中的每一个包括虚设阻挡介电层52
′
、氧化硅衬垫53和介电填充材料部分24，该虚设阻挡介电层包括与阻挡介电层52相同的材料。
[0227]
在一个实施方案中，三维存储器器件包括：第一背侧沟槽填充结构76，该第一背侧沟槽填充结构沿着第一水平方向hd1横向延伸；和第二背侧沟槽填充结构76，该第二背侧沟槽填充结构沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2与第一背侧沟槽填充结构76横向间隔开，其中介电支撑柱结构20中的每一个包括接触第一背侧沟槽填充结构76和第二背侧沟槽填充结构76中的相应一者的相应平坦竖直表面，其可提供于图23a和图23b中所示的示例性结构的第三构型中。
[0228]
在一个实施方案中，衬底包括源极接触层114，该源极接触层接触存储器开口填充结构58中的每个竖直半导体沟道60和复合支撑柱结构22中的每个虚设竖直半导体沟道60'的圆柱形表面区段；并且介电支撑柱结构20中的每一个包括相应圆柱形凹入区，其中圆柱形侧壁区段相对于相应介电支撑柱结构20的上覆部分横向向内凹陷并且填充有源极接触层114的圆柱形部分。
[0229]
参考本公开的第四实施方案和第五实施方案，一种三维存储器器件包括：位于衬底8上方的绝缘层32和导电层46的交替堆叠，其中交替堆叠(32,46)内的每个层存在于存储器阵列区100内，并且交替堆叠(32,46)包括楼梯区300中的阶梯式表面，其中导电层46具有基于(即，根据)距衬底8的竖直距离的可变横向范围(即，具有变化的横向范围，诸如减小和/或增大)；存储器开口填充结构58，这些存储器开口填充结构位于竖直延伸穿过存储器阵列区100中的交替堆叠(32,46)的相应存储器开口49内，其中存储器开口填充结构58中的每一个包括相应竖直半导体沟道60和相应存储器膜50；第一类型支撑柱结构22，该第一类型支撑柱结构位于楼梯区300内并且竖直延伸穿过交替堆叠(32,46)，其中第一类型支撑柱结构22中的每一个包括相应第一虚设竖直半导体沟道60'和相应第一虚设存储器膜50'；和第二类型支撑柱结构(20b,20c)，该第二类型支撑柱结构位于楼梯区300中并且竖直延伸穿过交替堆叠(32,46)，其中第二类型支撑柱结构(20b,20c)中的每一个包括相应第二虚设竖直半导体沟道160、相应第二虚设存储器膜150和至少一个相应介电间隔物材料部分(130或140)，该至少一个相应介电间隔物材料部分横向包围相应第二虚设存储器膜150并且插置在导电层46与相应第二虚设存储器膜150之间。
[0230]
在一个实施方案中，第二类型支撑柱结构(20b,20c)中的每一个具有比第一类型支撑柱结构22中的每一个更大的最大横向范围。
[0231]
在一个实施方案中，三维存储器器件包括：第一背侧沟槽填充结构76，该第一背侧沟槽填充结构沿着第一水平方向hd1横向延伸，从而接触交替堆叠(32,46)的侧壁的第一子组；和第二背侧沟槽填充结构76，该第二背侧沟槽填充结构沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2与第一背侧沟槽填充结构横向间隔开，从而接触交替堆叠(32,46)的侧壁的第二子组，其中相对于第一背侧沟槽填充结构76和第二背侧沟槽填充结构76中的相应近侧背侧沟槽填充结构，第二类型支撑柱结构(20b,20c)比第一类型支撑柱结构22更靠近第一背侧沟槽填充结构76和第二背侧沟槽填充结构76中的一者。
[0232]
在一个实施方案中，竖直半导体沟道60、第一虚设竖直半导体沟道60'和第二虚设竖直半导体沟道160包括相同的半导体材料并且具有相同的第一厚度；并且存储器膜50、第一虚设存储器膜50'和第二虚设存储器膜150包括相同组的至少一种材料并且具有相同的第二厚度。
[0233]
在一个实施方案中，第二类型支撑柱结构(20b,20c)中的每一个在导电层46中的最底部导电层的层级处具有比在交替堆叠(32,46)下方的半导体材料层(诸如源极接触层114、较低源极层级半导体层112或较高源极层级半导体层116)的层级处更大的横向范围。在一个实施方案中，在介电衬垫51存在于存储器开口填充结构58和第一类型支撑柱结构22中的每一者中的情况下，存储器开口填充结构58和第一类型支撑柱结构22中的每一者可在导电层46中的最底部导电层的层级处具有比在半导体材料层的层级处更小的横向范围。另选地，在未采用介电衬垫51的情况下，存储器开口填充结构58和第一类型支撑柱结构22中的每一者可在导电层46中的最底部导电层的层级处具有与在半导体材料层的层级处相同的横向范围。
[0234]
在一个实施方案中，第二类型支撑柱结构20b中的每一个内的至少一个相应介电间隔物材料部分包括介电间隔物材料层140的相应竖直延伸部分，该相应竖直延伸部分从第二类型支撑柱结构(20b,20c)中的相应一个第二类型支撑柱结构的最顶部表面连续延伸到交替堆叠(32,46)下方的半导体材料层中。
[0235]
在一个实施方案中，介电间隔物材料层140包括向下突出部分，向下突出部分突出到半导体材料层中并且具有比介电间隔物材料层140的竖直延伸穿过交替堆叠(32,46)的部分更小的横向范围。
[0236]
在一个实施方案中，相应第二虚设存储器膜150的整个外表面与介电间隔物材料层140的相应竖直延伸部分接触。
[0237]
在一个实施方案中，竖直延伸穿过交替堆叠(32,46)的介电间隔物材料层140的相应竖直延伸部分的外部侧壁具有横向波状竖直横截面轮廓，其中外部侧壁在导电层46的层级处相对于绝缘层32的层级横向向外突出或横向向内凹陷；并且竖直延伸穿过交替堆叠(32,46)的介电间隔物材料层140的相应竖直延伸部分的内部侧壁具有直的竖直横截面轮廓。
[0238]
在一个实施方案中，第一类型支撑柱结构22中的每一个包括相应第一虚设漏极区63'，该相应第一虚设漏极区接触相应第一虚设竖直半导体沟道60'的顶端；第二类型支撑柱结构(20b,20c)中的每一个包括相应第二虚设漏极区163，该相应第二虚设漏极区接触相应第二虚设竖直半导体沟道160的顶端；并且第二虚设漏极区163的顶部表面位于包括第一虚设漏极区63'的顶部表面的水平平面下方。
[0239]
在一个实施方案中，第二类型支撑柱结构20c中的每一个内的至少一个相应介电间隔物材料部分包括位于导电层46的层级处的介电间隔物翅片130的竖直堆叠。在一个实施方案中，介电间隔物翅片的竖直堆叠内的至少最底部介电间隔物翅片具有环形圆柱形状。例如，最底部介电间隔翼片可包括圆柱形侧壁、与圆柱形侧壁的上部周边邻接的顶部环形表面、以及与圆柱形侧壁的下部周边邻接的底部环形表面。
[0240]
在一个实施方案中，第二虚设存储器膜150中的每一个与绝缘层32的子组的侧壁直接接触。在一个实施方案中，三维存储器器件包括：后向阶梯式介电材料部分65，该后向阶梯式介电材料部分覆盖交替堆叠(32,46)的阶梯式表面，其中介电间隔物翅片130的竖直堆叠内的最顶部介电间隔物翅片具有接触后向阶梯式介电材料部分65的侧壁。
[0241]
在一个实施方案中，第一类型支撑柱结构22中的每一个不具有介电间隔物材料部分(130或140)，并且第一虚设存储器膜50'与绝缘层32和导电层46的子组的侧壁直接接触。
[0242]
本公开的各种实施方案可用于形成两种类型的支撑柱结构22和(20、20b或20c)。第一类型支撑柱结构22更紧凑并且在远离背侧沟槽79的区域中提供较高机械强度，以防止绝缘层32在形成背侧凹陷部43期间下陷(即，下沉或沉降)。第二类型支撑柱结构(20,20b,20c)仅包括介电层，或者包括围绕相应虚设竖直半导体沟道160的比存储器膜50更厚的介电壳。另选地，虚设存储器膜50'包围第二类型支撑柱结构(20,20b,20c)中的相应虚设竖直半导体沟道60'。因此，在背侧沟槽79填充有导电材料并且弯曲或倾斜以接触第二类型支撑柱结构(20,20b,20c)的情况下，归因于至少位于第二类型支撑柱结构(20,20b,20c)的周边上的厚介电材料，将不存在与字线46的短路。第二类型支撑柱结构(20,20b,20c)还可具有比第一类型支撑柱结构22更大的水平横截面大小以减少背侧沟槽弯曲或倾斜，同时更紧凑的第一类型支撑柱结构22提供足够的空间以在其间形成接触通孔结构86。
[0243]
参考图26a和图26b，可通过修改过程中源极层级材料层10'，来从图4a和图4b的第一示例性结构导出根据本公开的第六实施方案的示例性结构的第六构型。具体地，源极层级牺牲层104被替换为具有与交替堆叠(32,42)内的牺牲材料层42相同的材料组成的源极层级牺牲层204。例如，如果牺牲材料层42包含氮化硅和/或基本上由氮化硅组成，则源极层级牺牲层204可包含氮化硅和/或基本上由氮化硅组成。源极层级牺牲层204的厚度可在20nm至200nm诸如40nm至100nm的范围内，但也可使用更小和更大的厚度。较低牺牲衬垫103和/或较高牺牲衬垫105可省略或可不省略。在图26a所示的一个实施方案中，源极层级牺牲层204可存在于外围区200中和/或楼梯区300中。在另选的实施方案中，源极层级牺牲层204可不存在于外围区200中和/或楼梯区300中，并且可在形成过程中源极层级材料层10'期间通过蚀刻从这些区中移除。
[0244]
一般来讲，较低源极层级半导体层112可形成在衬底内或衬底上方，并且源极层级牺牲层204可形成在衬底内或衬底上方的较低源极层级半导体层112上。较高源极层级半导体层116可形成在源极层级牺牲层204上方。绝缘层32和牺牲材料层42的交替堆叠可形成在较高源极层级半导体层116上方，并且存储器开口49和支撑开口19可被形成为使得存储器开口49和支撑开口19竖直延伸穿过交替堆叠(32,42)和源极层级牺牲层204。
[0245]
图27a至图27e是根据本公开的第六实施方案的在第六构型中形成存储器开口填充结构和支撑柱结构期间沿着图26b的铰接竖直平面x-x'的顺序竖直剖面图。
[0246]
参考图27a，可任选地执行诸如热氧化工艺或等离子体氧化工艺的氧化工艺，以转
换过程中源极层级材料层10'中的半导体材料的物理暴露的表面部分。在这种情况下，介电衬垫51可形成在支撑开口19和存储器开口49中的每一者的底部处。每个介电衬垫51的厚度可在1nm至10nm，诸如2nm至6nm的范围内，但也可采用更小和更大的厚度。在一个实施方案中，可通过在存储器开口49和支撑开口19中的每一者的底部处氧化较低源极层级半导体层112的连续表面部分来形成介电衬垫51，并且可通过在存储器开口49和支撑开口19中的每一者的底部处氧化较高源极层级半导体层116的圆柱形表面部分来形成另一介电衬垫51。在存在包括半导体材料的源极选择层级导电层118的情况下，可通过在存储器开口49和支撑开口19中的每一者的底部处氧化源极选择层级导电层118的圆柱形表面部分，来形成包括半导体氧化物材料(诸如氧化硅)的附加介电衬垫51。然而，介电衬垫51并未形成在暴露在存储器开口49和支撑开口19中的源极层级牺牲层204的侧壁上。
[0247]
参考图27b，覆盖材料层可形成在存储器开口49上。例如，覆盖材料层可包括掩模材料层213，诸如光致抗蚀剂和/或牺牲硬掩模，其沉积在示例性结构上并且被光刻图案化为覆盖存储器开口49并且不覆盖支撑开口19的至少第一子组。因此，可使用掩模材料层213来覆盖存储器开口49而不覆盖支撑开口19的第一子组。在一个实施方案中，掩模材料层213不覆盖支撑开口19中的任一个支撑开口。在另一个实施方案中，掩模材料层213覆盖支撑开口19的第二子组，并且不覆盖支撑开口19的第一子组。
[0248]
可执行各向同性蚀刻工艺以使牺牲材料层42和源极层级牺牲层204相对于绝缘层32和介电衬垫51选择性地横向凹陷。在各向同性蚀刻工艺期间，牺牲材料层42和源极层级牺牲层204可同时围绕支撑开口19的第一子组中的每一个支撑开口横向凹陷，同时存储器开口49(和任选的支撑开口19的第二子组，如果有的话)用覆盖材料层诸如掩模材料层213覆盖。在例示性示例中，绝缘层32可包含氧化硅并且牺牲材料层42和源极层级牺牲层204可包含氮化硅，并且可执行采用热磷酸的湿法蚀刻工艺来相对于围绕支撑开口19中的每一个的绝缘层32和介电衬垫51使牺牲材料层42和源极层级牺牲层204的侧壁选择性地横向凹陷。各向同性蚀刻工艺的横向凹陷距离可小于支撑开口19之间的最近相邻距离的一半。
[0249]
在各向同性蚀刻工艺之后，支撑开口19的第一子组内的每个支撑开口19可包括圆柱形腔体的体积(其是如在图27a的处理步骤处形成的支撑开口19的体积)、邻接圆柱形腔体的环形腔体119的竖直堆叠和在源级层级牺牲层204的层级处邻接圆柱形腔体的源级层级环形腔体217。可通过执行各向同性选择性蚀刻工艺来同时形成环形腔体119的竖直堆叠和源极层级环形腔体217，该各向同性选择性蚀刻工艺相对于绝缘层的材料选择性地蚀刻牺牲材料层和源极层级牺牲层的材料。
[0250]
参考图27c，可在支撑开口19的第一子组的每个支撑开口19的外围部分中并且在覆盖材料层(诸如掩模材料层213)上方沉积包括介电材料(诸如氧化硅)的介电间隔物材料层130l。介电间隔物材料层130l的厚度大于每个牺牲材料层42的厚度的一半，使得介电间隔物材料层130l完全填充环形腔体119。另外，介电间隔物材料层130l的厚度可大于源极层级牺牲层204的厚度的一半，使得介电间隔物材料层130l完全填充源极层级环形腔体217。
[0251]
在一个实施方案中，介电间隔物材料层130l包括硅酸盐玻璃材料，诸如未掺杂硅酸盐玻璃(即，氧化硅)或掺杂硅酸盐玻璃。介电间隔物材料层130l的厚度可在5nm至100nm诸如10nm至50nm的范围内，但也可采用更小和更大的厚度。一般来讲，介电间隔物材料层130l可围绕支撑开口19的第一子组中的每一个支撑开口保形地沉积在通过使牺牲材料层
42横向凹陷而形成的环形腔体119的体积内和通过使源极层级牺牲层204横向凹陷而形成的源极层级环形腔体217的体积中。
[0252]
参考图27d，可从支撑开口19的第一子组内部以及从掩模材料层213上方蚀刻介电间隔物材料层130l的部分。通过蚀刻工艺将介电间隔物材料层130l的位于环形腔体119的体积外部(如通过使牺牲材料层42横向凹陷而形成)并且位于支撑开口19的第一子组中的源极层级环形腔体217的体积外部的部分蚀刻掉。在一个实施方案中，蚀刻工艺可包括各向异性蚀刻工艺。位于支撑开口19的底部处的介电衬垫51可在或可不在用于移除介电间隔物材料层130l的位于环形腔体119的竖直堆叠和源极层级环形腔体217外部的部分的回蚀工艺期间附带地移除。
[0253]
环形腔体119的竖直堆叠中的介电间隔物材料层130l的剩余部分包括介电间隔物翅片130的竖直堆叠。源极层级环形腔体217中的介电间隔物材料层130l的剩余部分包括源极层级介电间隔物翅片218。介电间隔物翅片130的竖直堆叠形成在环形腔体119的每个竖直堆叠中。源极层级介电间隔物翅片218形成在源极层级环形腔体217中的每一个内。介电间隔物翅片130的每个竖直堆叠可接触牺牲材料层42的圆柱形侧壁。每个源极层级介电间隔物翅片218可接触源极层级牺牲层204的相应圆柱形侧壁。
[0254]
参考图27e，可例如通过灰化来相对于交替堆叠(32,42)、介电间隔物翅片130的竖直堆叠、源极层级介电间隔物翅片218和后向阶梯式介电材料部分65的材料选择性地移除覆盖材料层(诸如掩模材料层213)。
[0255]
可随后执行图12a至图12d的处理步骤。例如，材料层的层堆叠可顺序地沉积在支撑开口19和存储器开口49中。材料层的层堆叠可包括例如连续阻挡介电层52l、连续存储器材料层54、任选的介电衬垫56和半导体沟道材料层60l，如图12b所示。随后，可在存储器开口49中的每一个内和支撑开口19中的每一个内形成介电芯62并且然后使其竖直地凹陷，如图12c所示。可在每个介电芯62上沉积掺杂半导体材料，并且可通过执行平面化工艺，来从包括绝缘帽盖层70的顶部表面的水平平面上方移除材料层的层堆叠和掺杂半导体材料的过量部分，如图12d所示。平面化工艺可采用化学机械抛光工艺和/或凹陷蚀刻工艺。
[0256]
保留在存储器开口49中的连续阻挡介电层52l、连续存储器材料层54和任选的介电衬垫56的剩余部分的每个连续组合构成存储器膜50，如图12d所示。连续阻挡介电层、连续存储器材料层和保留在支撑开口19中的任选的介电衬垫的剩余部分的每个连续组合构成虚设存储器膜150。
[0257]
保留在存储器开口中的半导体沟道材料层60l的每个剩余部分构成竖直半导体沟道60，如图12d所示。保留在支撑开口19中的半导体沟道材料层的每个剩余部分构成虚设竖直半导体沟道160。
[0258]
保留在存储器开口中的掺杂半导体材料的每个剩余部分构成漏极区63。保留在支撑开口19中的掺杂半导体材料的每个剩余部分构成虚设漏极区163。
[0259]
填充存储器开口49的材料部分的每个连续组构成存储器开口填充结构58。填充支撑开口19的第一子组的材料部分的每个连续组构成支撑柱结构20d，其是包括至少一种介电材料和至少一种半导体材料的复合支撑柱结构。
[0260]
在一个实施方案中，第二虚设存储器膜150中的每一个可与绝缘层32的子组的侧壁直接接触。在一个实施方案中，后向阶梯式介电材料部分65可覆盖交替堆叠(32,42)的阶
梯式表面。存储器膜(50,150)直接沉积在绝缘层32的物理暴露的表面、介电间隔物翅片130的竖直堆叠的内部侧壁以及围绕支撑开口19的第一子组的源极层级介电间隔物翅片218的内部侧壁上。
[0261]
一般来讲，支撑开口19和存储器开口49可同时使用填充材料部分填充。存储器开口填充结构58形成在存储器开口49中，并且支撑柱结构20d形成在介电间隔物翅片130的竖直堆叠的体积、源极层级介电间隔物翅片218的体积和支撑开口19的体积中，如在图27a的处理步骤处形成(即，在支撑开口19的圆柱形腔体部分内)。存储器开口填充结构58中的每一个包括相应竖直半导体沟道60和相应存储器膜50。支撑柱结构20d中的每一个包括相应虚设竖直半导体沟道160、相应虚设存储器膜150、介电间隔物翅片130的竖直堆叠和源极层级介电间隔物翅片218。
[0262]
参考图28，可顺序地执行图18a至图21b的处理步骤以形成三维存储器器件。
[0263]
参考图29，可通过在图27b的处理步骤处修改掩模材料层213的图案，来从第六示例性结构导出第六示例性结构的第一另选实施方案。具体地，从支撑开口19的第一子组上方移除掩模材料层213，而支撑开口19的第二子组和存储器开口49被掩模材料层213覆盖。在图27b至图27d的处理步骤期间，支撑开口19的第二子组保持覆盖有掩模材料层213。图11e所示的第一类型支撑柱结构22可形成在支撑开口19的第二子组中。
[0264]
在一个实施方案中，支撑柱结构20d可形成在图4b所示的第二类型支撑开口19b的位置处，并且具有与图11e所示的第一类型支撑柱结构22相同的一组材料部分的附加支撑柱结构22可形成在图4b所示的第一类型支撑开口19a的位置处。
[0265]
参考图30a，第六示例性结构的第二另选实施方案包括多层结构(例如，两层结构)，其中介电间隔物翅片130的竖直堆叠仅位于下层中而不位于上层中。图30a的第二另选第六示例性结构示出了下层结构t1，并且可在通过采用绝缘层32代替绝缘帽盖层70以及通过使用牺牲填充材料填充各个开口而移除掩模材料层213之后从图27d所示的第六示例性结构导出。牺牲填充材料部分(157,127)形成在存储器开口49和支撑开口19中。牺牲填充材料部分(157,127)包括填充存储器开口49中的相应一个存储器开口的牺牲存储器开口填充材料部分157和填充支撑开口19中的相应一个支撑开口的牺牲支撑开口填充材料部分127。牺牲填充材料部分(157,127)的牺牲填充材料包括可在后续处理步骤中相对于绝缘层32和牺牲材料层42的材料被选择性移除的材料。例如，牺牲填充材料部分(157,127)的牺牲填充材料可包括非晶硅、硅-锗合金、无定形碳、类金刚石碳或聚合物材料和/或可基本上由它们组成。
[0266]
随后在图30a所示的第六示例性结构的第二另选实施方案上方形成附加(即，上部)层结构t2。到此处理步骤为止覆盖在过程中源极层级材料层10'的最顶部表面上的所有材料部分的组在本文中被称为第一层结构t1。因此，后向阶梯式介电材料部分165在本文中被称为第一层后向阶梯式介电材料部分。
[0267]
参考图30b，可形成附加绝缘层32和附加牺牲材料层42的附加交替堆叠。绝缘帽盖层70可形成在附加交替堆叠的顶部上。附加交替堆叠可被图案化为形成附加阶梯式表面，并且可形成附加后向阶梯式介电材料部分，其在本文中被称为第二层后向阶梯式介电材料部分265。在第一层结构t1的最顶部表面上方形成的所有材料部分的组构成第二层结构t2。
[0268]
穿过第二层结构t2形成开口。穿过第二层结构t2的开口包括：第二层存储器开口
259，其具有与如在图27a的处理步骤处形成的存储器开口49相同的图案；和第二层支撑开口，其具有与如在图27a的处理步骤处形成的支撑开口19相同的图案。因此，牺牲存储器开口填充材料部分157的顶部表面物理地暴露在每个第二层存储器开口259的底部处，并且牺牲支撑开口填充材料部分127的顶部表面物理地暴露在每个第二层支撑开口229的底部处。
[0269]
参考图30c，可相对于绝缘层32和牺牲材料层42的材料选择性地移除牺牲填充材料部分(157,127)。形成竖直延伸穿过第一层结构t1和第二层结构t2的存储器开口和支撑开口。
[0270]
随后，可随后执行图27e的处理步骤以形成具有与图27e的第六示例性结构中相同的结构特性的存储器开口填充结构58和支撑柱结构20d。
[0271]
参考图30d，可顺序地执行图18a至图21b的处理步骤以形成三维存储器器件。因此，图30a至图30d的工艺得以简化，因为介电间隔物翅片130的竖直堆叠仅位于下部第一层结构t1中而不位于上部第二层结构t2中，并且在形成第二层结构t2之后不执行附加凹陷蚀刻步骤。
[0272]
共同参考所有附图并且根据本公开的各种实施方案，提供了一种三维存储器器件，该三维存储器器件包括：位于衬底8上方的绝缘层32和导电层46的交替堆叠(32,46)，其中交替堆叠(32,46)内的每个层存在于存储器阵列区100内，并且交替堆叠(32,46)包括楼梯区300中的阶梯式表面，其中导电层46具有取决于距衬底8的竖直距离的可变横向范围；存储器开口填充结构58，这些存储器开口填充结构位于竖直延伸穿过存储器阵列区100中的交替堆叠(32,46)的相应存储器开口49内，其中存储器开口填充结构58中的每一个包括相应竖直半导体沟道60和相应存储器膜50；和支撑柱结构20d，这些支撑柱结构位于楼梯区300中并且竖直延伸穿过交替堆叠(32,46)，其中支撑柱结构20d中的每一个包括相应虚设竖直半导体沟道160、相应虚设存储器膜150和介电间隔物翅片130的竖直堆叠，该竖直堆叠位于导电层46的层级处并且插置在导电层46与相应虚设存储器膜50之间。
[0273]
在一个实施方案中，三维存储器器件包括位于衬底8内或衬底8与交替堆叠(32,46)之间的源极层级材料层10，并且支撑柱结构20d中的每一个还包括嵌入在源极层级材料层10内的源极层级介电间隔物翅片218。在一个实施方案中，源极层级材料层10包括源极接触层114，该源极接触层包括掺杂半导体材料并且接触支撑柱结构20d的源极层级介电间隔物翅片218的侧壁。在一个实施方案中，源极层级材料层10包括：较低源极层级半导体层112，其位于源极接触层114下方并且接触源极接触层114的底部表面；和较高源极层级半导体层116，其覆盖源极接触层114并且接触源极接触层114的顶部表面。
[0274]
在一个实施方案中，源极层级介电间隔物翅片218和介电间隔物翅片130包括相同的介电材料(诸如未掺杂硅酸盐玻璃)。在一个实施方案中，源极层级介电间隔物翅片218中的每一个横向包围并接触虚设存储器膜50中的相应一个虚设存储器膜。
[0275]
在一个实施方案中，存储器开口填充结构58的竖直半导体沟道60中的每一个与源极接触层114的圆柱形表面直接接触，并且支撑柱结构20d的虚设竖直半导体沟道160中的每一个通过相应源极层级介电间隔物翅片218来从源极接触层114的圆柱形表面偏移。
[0276]
在一个实施方案中，三维存储器器件包括覆盖交替堆叠(32,46)的阶梯式表面的后向阶梯式介电材料部分65，其中支撑柱结构20d竖直延伸穿过后向阶梯式介电材料部分65。
[0277]
在一个实施方案中，介电间隔物翅片130的竖直堆叠内的至少最底部介电间隔物翅片130具有用于一个或多个支撑柱结构20d的环形圆柱形状。在一个实施方案中，支撑柱结构20d的虚设存储器膜150中的每一个与绝缘层32的子组的侧壁直接接触。
[0278]
在图29所示的一个实施方案中，三维存储器器件包括位于楼梯区300中并且竖直延伸穿过交替堆叠(32,46)的附加支撑柱结构22，其中附加支撑柱结构22中的每一个包括相应附加虚设竖直半导体沟道60'和与交替堆叠(32,46)的至少一个导电层46直接接触的相应附加虚设存储器膜50'。
[0279]
在一个实施方案中，附加虚设存储器膜50中的每一个具有直侧壁，该直侧壁从包括交替堆叠(32,46)的最顶部表面的第一水平平面竖直延伸到包括交替堆叠(32,46)的最底部表面的第二水平平面。
[0280]
在一个实施方案中，三维存储器器件包括：第一背侧沟槽填充结构76，该第一背侧沟槽填充结构沿着第一水平方向hd1横向延伸并且接触交替堆叠(32,46)的侧壁的第一子组；和第二背侧沟槽填充结构76，该第二背侧沟槽填充结构沿着第一水平方向hd1横向延伸并且沿着第二水平方向hd2与第一背侧沟槽填充结构76横向间隔开，并且接触交替堆叠(32,46)的侧壁的第二子组，其中相对于第一背侧沟槽填充结构76或相对于第二背侧沟槽填充结构76，支撑柱结构20d比附加支撑柱结构22更靠近第一背侧沟槽填充结构76和第二背侧沟槽填充结构76中的一者。
[0281]
在一个实施方案中，竖直半导体沟道60、附加虚设竖直半导体沟道60'和虚设竖直半导体沟道160包括相同的半导体材料并且具有相同的第一厚度；并且存储器膜50、附加虚设存储器膜50'和虚设存储器膜150包括相同组的至少一种材料并且具有相同的第二厚度。在一个实施方案中，介电间隔物翅片130的竖直堆叠内的至少最底部介电间隔物翅片具有环形圆柱形状。
[0282]
在图30d所示的一个实施方案中，交替堆叠包括第一层结构t1和位于第一层结构上方的第二层结构t2，并且介电间隔物翅片130的竖直堆叠仅位于第一层结构t1中而不位于第二层结构t2中。
[0283]
本公开的各种实施方案可用于形成包括半导体材料和至少一种介电材料的复合支撑柱结构。半导体材料可增加支撑柱结构对变形的抵抗力，增加三维存储器器件的工艺产量，并且增加三维存储器器件的可靠性。介电材料翅片(130,218)防止各种导电层(46,114)与支撑柱结构20d的半导体材料160之间的短路。这些翅片还防止或减少支撑柱结构20d的半导体材料160与背侧沟槽填充结构76之间的短路。存储器开口填充结构58和支撑柱结构20d可在相同的沉积步骤期间形成，这减少了工艺步骤的数量并且降低了工艺成本和复杂性。此外，减少或消除了由图30a至图30d的多层结构实施方案中的牺牲支撑开口填充材料部分127的牺牲材料(例如，非晶硅)残留物引起的字线短路。
[0284]
虽然前面提及特定优选实施方案，但是将理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代
不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

技术特征：
1.一种三维存储器器件，所述三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠，其中所述交替堆叠内的每个层存在于存储器阵列区内，并且所述交替堆叠包括楼梯区中的阶梯式表面，其中所述导电层具有取决于距所述衬底的竖直距离的可变横向范围；存储器开口填充结构，所述存储器开口填充结构位于竖直延伸穿过所述存储器阵列区中的所述交替堆叠的相应存储器开口内，其中所述存储器开口填充结构中的每一个包括相应竖直半导体沟道和相应存储器膜；和支撑柱结构，所述支撑柱结构位于所述楼梯区中并且竖直延伸穿过所述交替堆叠，其中所述支撑柱结构中的每一个包括相应虚设竖直半导体沟道、相应虚设存储器膜和位于所述导电层的层级处并且插置在所述导电层与所述相应虚设存储器膜之间的介电间隔物翅片的竖直堆叠。2.根据权利要求1所述的三维存储器器件，还包括位于所述衬底内或位于所述衬底与所述交替堆叠之间的源极层级材料层，其中所述支撑柱结构中的每一个还包括嵌入在所述源极层级材料层内的源极层级介电间隔物翅片。3.根据权利要求2所述的三维存储器器件，其中所述源极层级材料层包括源极接触层，所述源极接触层包括掺杂半导体材料并且接触所述支撑柱结构的所述源极层级介电间隔物翅片的侧壁。4.根据权利要求3所述的三维存储器器件，其中所述源极层级材料层包括：较低源极层级半导体层，所述较低源极层级半导体层位于所述源极接触层下方并且接触所述源极接触层的底部表面；和较高源极层级半导体层，所述较高源极层级半导体层覆盖所述源极接触层并且接触所述源极接触层的顶部表面。5.根据权利要求2所述的三维存储器器件，其中所述源极层级介电间隔物翅片和所述介电间隔物翅片包括相同的介电材料。6.根据权利要求2所述的三维存储器器件，其中所述源极层级介电间隔物翅片中的每一个横向包围并接触所述虚设存储器膜中的相应一个虚设存储器膜。7.根据权利要求3所述的三维存储器器件，其中：所述存储器开口填充结构的所述竖直半导体沟道中的每一个与所述源极接触层的圆柱形表面直接接触；并且所述支撑柱结构的所述虚设竖直半导体沟道中的每一个通过相应源极层级介电间隔物翅片从所述源极接触层的圆柱形表面偏移。8.根据权利要求1所述的三维存储器器件，还包括覆盖所述交替堆叠的所述阶梯式表面的后向阶梯式介电材料部分，其中所述支撑柱结构竖直延伸穿过所述后向阶梯式介电材料部分。9.根据权利要求1所述的三维存储器器件，还包括位于所述楼梯区中并且竖直延伸穿过所述交替堆叠的附加支撑柱结构，其中所述附加支撑柱结构中的每一个包括相应附加虚设竖直半导体沟道和与所述交替堆叠的至少一个导电层直接接触的相应附加虚设存储器膜。10.根据权利要求9所述的三维存储器器件，其中所述附加虚设存储器膜中的每一个具
有直侧壁，所述直侧壁从包括所述交替堆叠的最顶部表面的第一水平平面竖直延伸到包括所述交替堆叠的最底部表面的第二水平平面。11.根据权利要求9所述的三维存储器器件，还包括：第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿着第一水平方向横向延伸，从而接触所述交替堆叠的侧壁的第一子组；和第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿着所述第一水平方向横向延伸并且沿着第二水平方向与所述第一背侧沟槽填充结构横向间隔开，从而接触所述交替堆叠的所述侧壁的第二子组，其中相对于所述第一背侧沟槽填充结构或相对于所述第二背侧沟槽填充结构，所述支撑柱结构比所述附加支撑柱结构更靠近所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的一者。12.根据权利要求9所述的三维存储器器件，其中：所述竖直半导体沟道、所述附加虚设竖直半导体沟道和所述虚设竖直半导体沟道包括相同的半导体材料并且具有相同的第一厚度；并且所述存储器膜、所述附加虚设存储器膜和所述虚设存储器膜包括相同组的至少一种材料并且具有相同的第二厚度。13.根据权利要求1所述的三维存储器器件，其中所述介电间隔物翅片的竖直堆叠内的至少最底部介电间隔物翅片具有环形圆柱形状。14.根据权利要求1所述的三维存储器器件，其中：所述交替堆叠包括第一层结构和位于所述第一层结构上方的第二层结构；并且所述介电间隔物翅片的竖直堆叠仅位于所述第一层结构中，而不位于所述第二层结构中。15.一种形成三维存储器器件的方法，所述方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过所述交替堆叠形成存储器开口和支撑开口；通过使所述牺牲材料层围绕所述支撑开口的第一子组横向凹陷同时使用掩模材料层覆盖所述存储器开口，来围绕所述支撑开口的所述第一子组内的每个支撑开口形成环形腔体的竖直堆叠；在环形腔体的每个竖直堆叠中形成介电间隔物翅片的竖直堆叠；在形成所述介电间隔物翅片的竖直堆叠之后，同时在所述存储器开口中形成存储器开口填充结构并且在所述支撑开口中形成支撑柱结构；以及用导电层替换所述牺牲材料层。16.根据权利要求15所述的方法，其中：所述存储器开口填充结构中的每一个包括相应竖直半导体沟道和相应存储器膜；并且所述支撑柱结构中的每一个包括相应虚设竖直半导体沟道、相应虚设存储器膜和介电间隔物翅片的竖直堆叠。17.根据权利要求15所述的方法，还包括：在所述衬底内或所述衬底上方形成源极层级牺牲层，其中所述交替堆叠形成在所述源极层级牺牲层上方，并且所述存储器开口和所述支撑开口竖直延伸穿过所述源极层级牺牲
层；通过使所述源极层级牺牲层的部分横向凹陷来围绕所述支撑开口的所述第一子组中的每一个支撑开口形成源极层级环形腔体；以及在所述源级层级环形腔体中的每一个内形成源级层级介电间隔物翅片。18.根据权利要求17所述的方法，还包括：在所述环形腔体的竖直堆叠中以及在所述源级层级环形腔体中保形地沉积介电间隔物材料层；以及从所述支撑开口的所述第一子组内部以及从所述掩模材料层上方蚀刻所述介电间隔物材料层的部分，其中所述介电间隔物材料层在所述环形腔体的竖直堆叠中的剩余部分包括所述介电间隔物翅片的竖直堆叠，并且所述介电间隔物材料层在所述源极层级环形腔体中的剩余部分包括所述源极层级介电间隔物翅片。19.根据权利要求17所述的方法，其中：所述牺牲材料层和所述源级层级牺牲层包括相同的材料；并且通过执行各向同性选择性蚀刻工艺来同时形成所述环形腔体的竖直堆叠和所述源极层级环形腔体，所述各向同性选择性蚀刻工艺相对于所述绝缘层的材料选择性地蚀刻所述牺牲材料层和所述源极层级牺牲层的材料。20.根据权利要求15所述的方法，其中：所述交替堆叠包括第一层结构和位于所述第一层结构上方的第二层结构；并且所述介电间隔物翅片的竖直堆叠仅位于所述第一层结构中，而不位于所述第二层结构中。21.一种三维存储器器件，所述三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠，其中所述交替堆叠内的每个层存在于存储器阵列区内，并且所述交替堆叠包括楼梯区中的阶梯式表面，其中所述导电层具有随着距所述衬底的竖直距离的可变横向范围；存储器开口填充结构，所述存储器开口填充结构位于竖直延伸穿过所述存储器阵列区中的所述交替堆叠的相应存储器开口内，其中所述存储器开口填充结构中的每一个包括相应竖直半导体沟道和相应存储器膜；介电支撑柱结构，所述介电支撑柱结构位于所述楼梯区中，竖直延伸穿过所述交替堆叠并且其内不含任何半导体材料；和复合支撑柱结构，所述复合支撑柱结构位于所述楼梯区中并且竖直延伸穿过所述交替堆叠，其中所述复合支撑柱结构中的每一个包括虚设竖直半导体沟道，所述虚设竖直半导体沟道包括与所述竖直半导体沟道相同的材料。22.根据权利要求21所述的三维存储器器件，其中：所述存储器膜中的每一个包括存储器材料层，所述存储器材料层包括存储器材料的相应层；所述复合支撑柱结构中的每一个包括相应虚设存储器材料层，所述相应虚设存储器材料层包括所述存储器材料的相应附加层；并且所述介电支撑柱结构不含所述存储器材料。23.根据权利要求22所述的三维存储器器件，其中所述介电支撑柱结构中的每一个具
有比所述复合支撑柱结构中的每一个更大的最大横向范围。24.根据权利要求21所述的三维存储器器件，还包括：后向阶梯式介电材料部分，所述后向阶梯式介电材料部分覆盖所述交替堆叠的所述阶梯式表面；和接触层级介电层，所述接触层级介电层覆盖所述交替堆叠和所述后向阶梯式介电材料部分，其中所述介电支撑柱结构中的每一个的整个顶部表面和所述复合支撑柱结构中的每一个的整个顶部表面与所述接触层级介电层的底部表面接触。25.根据权利要求21所述的三维存储器器件，其中：所述存储器开口填充结构中的每一个包括相应漏极区，所述相应漏极区接触所述相应竖直半导体沟道的顶端；并且所述复合支撑柱结构中的每一个包括相应虚设漏极区，所述相应虚设漏极区接触所述相应虚设竖直半导体沟道的顶端。26.根据权利要求25所述的三维存储器器件，还包括：接触层级介电层，所述接触层级介电层覆盖所述交替堆叠和所述后向阶梯式介电材料部分；和漏极接触通孔结构，所述漏极接触通孔结构竖直延伸穿过所述接触层级介电层并且接触所述漏极区中的相应一个漏极区的顶部表面，其中所述虚设漏极区的整个顶部表面接触所述接触层级介电层的底部表面，并且所述虚设漏极区不接触所述漏极接触通孔结构。27.根据权利要求21所述的三维存储器器件，还包括：第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿着第一水平方向横向延伸，从而接触所述交替堆叠的侧壁的第一子组；和第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿着所述第一水平方向横向延伸并且沿着第二水平方向与所述第一背侧沟槽填充结构横向间隔开，从而接触所述交替堆叠的所述侧壁的第二子组。28.根据权利要求27所述的三维存储器器件，其中：所述交替堆叠内的每个层包括与所述第一背侧沟槽填充结构接触的相应第一侧壁和与所述第二背侧沟槽填充结构接触的相应第二侧壁；并且相对于所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的相应近侧背侧沟槽填充结构，所述介电支撑柱结构中的每一个比所述复合支撑柱结构更靠近所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的相应近侧背侧沟槽填充结构。29.根据权利要求28所述的三维存储器器件，其中所述介电支撑柱结构中的至少一个接触所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的一者。30.根据权利要求21所述的三维存储器器件，其中：半导体材料层位于所述交替堆叠下方；并且所述介电支撑柱结构和所述复合支撑柱结构中的每一者包括相应介电衬垫，所述相应介电衬垫位于所述交替堆叠下方并且嵌入在所述半导体材料层中并与所述半导体材料层接触。
31.根据权利要求21所述的三维存储器器件，其中：所述存储器膜中的每一个包括层堆叠，所述层堆叠包括阻挡介电层、存储器材料层和介电衬垫；并且所述介电支撑柱结构中的每一个包括虚设阻挡介电层、氧化硅衬垫和介电填充材料部分，所述虚设阻挡介电层包括与所述阻挡介电层相同的材料。32.根据权利要求21所述的三维存储器器件，还包括：第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿着第一水平方向横向延伸；和第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿着所述第一水平方向横向延伸并且沿着第二水平方向与所述第一背侧沟槽填充结构横向间隔开，其中所述介电支撑柱结构中的每一个包括接触所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的相应一者的相应平坦竖直表面。33.根据权利要求21所述的三维存储器器件，其中：所述衬底包括源极接触层，所述源极接触层接触所述存储器开口填充结构中的所述竖直半导体沟道中的每一个和所述复合支撑柱结构中的所述虚设竖直半导体沟道中的每一个的圆柱形表面区段；并且所述介电支撑柱结构中的每一个包括相应圆柱形凹入区，在所述相应圆柱形凹入区中，圆柱形侧壁区段相对于相应介电支撑柱结构的上覆部分横向向内凹陷。34.一种形成三维存储器器件的方法，所述方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过所述交替堆叠形成存储器开口、第一类型支撑开口和第二类型支撑开口；使用掩模材料层覆盖所述存储器开口和所述第一类型支撑开口，而不覆盖所述第二类型支撑开口；在所述第二类型支撑开口中沉积介电填充材料层；移除所述介电填充材料层的位于所述第二类型支撑开口外部的部分以及所述掩膜材料层，其中在所述第二类型支撑开口中形成介电支撑柱结构；通过沉积和平面化包括存储器材料层和半导体沟道材料层的材料层，来分别在所述存储器开口和所述第一类型支撑开口中形成存储器开口填充结构和复合支撑柱结构；以及用导电层替换所述牺牲材料层。35.根据权利要求34所述的方法，其中所述介电填充材料层沉积在所述掩模材料层上。36.根据权利要求34所述的方法，其中：通过执行采用图案化蚀刻掩模层的各向异性蚀刻工艺，来同时形成所述存储器开口、所述第一类型支撑开口和所述第二类型支撑开口；并且所述第二类型支撑开口被形成为具有比所述第一类型支撑开口更大的最大横向范围。37.根据权利要求34所述的方法，还包括在所述第一类型支撑开口和所述第二类型支撑开口中的每一者内的所述交替堆叠的物理暴露的侧壁上沉积连续阻挡介电层，其中所述掩模材料层形成在所述连续阻挡介电层上。38.根据权利要求37所述的方法，还包括：在形成所述介电支撑柱结构之后，在所述存储器开口和所述第一类型支撑开口内的所述连续阻挡介电层的剩余部分上沉积连续存储器材料层；
在所述连续存储器材料层上沉积半导体沟道材料层；以及从所述存储器开口和所述第一类型支撑开口外部移除所述半导体沟道材料层和所述连续存储器材料层的部分，其中所述存储器开口填充结构和所述复合支撑柱结构包括所述半导体沟道材料层和所述连续存储器材料层的剩余部分。39.根据权利要求34所述的方法，还包括：形成背侧沟槽，所述背侧沟槽沿着第一水平方向横向延伸并且沿着第二水平方向穿过所述交替堆叠而横向间隔开，其中相对于所述背侧沟槽，所述介电支撑柱结构比所述复合支撑柱结构更靠近所述背侧沟槽中的最近侧背侧沟槽；通过相对于所述绝缘层选择性地移除所述牺牲材料层来形成背侧凹陷部，同时所述存储器开口填充结构、所述介电支撑柱结构和所述复合支撑柱结构向所述绝缘层提供结构支撑；以及通过在所述背侧凹陷部中沉积至少一种导电材料来形成所述导电层。40.根据权利要求39所述的方法，其中所述背侧沟槽将所述介电支撑柱结构的至少一个子组分割成沿着所述第二水平方向横向间隔开的相应一对分开的介电支撑柱结构。41.一种三维存储器器件，所述三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠，其中所述交替堆叠内的每个层存在于存储器阵列区内，并且所述交替堆叠包括楼梯区中的阶梯式表面，其中所述导电层具有随着距所述衬底的竖直距离的可变横向范围；存储器开口填充结构，所述存储器开口填充结构位于竖直延伸穿过所述存储器阵列区中的所述交替堆叠的相应存储器开口内，其中所述存储器开口填充结构中的每一个包括相应竖直半导体沟道和相应存储器膜；第一类型支撑柱结构，所述第一类型支撑柱结构位于所述楼梯区中并且竖直延伸穿过所述交替堆叠，其中所述第一类型支撑柱结构中的每一个包括相应第一虚设竖直半导体沟道和相应第一虚设存储器膜；和第二类型支撑柱结构，所述第二类型支撑柱结构位于所述楼梯区中并且竖直延伸穿过所述交替堆叠，其中所述第二类型支撑柱结构中的每一个包括相应第二虚设竖直半导体沟道、相应第二虚设存储器膜和至少一个相应介电间隔物材料部分，所述至少一个相应介电间隔物材料部分横向包围所述相应第二虚设存储器膜并且插置在所述导电层与所述相应第二虚设存储器膜之间。42.根据权利要求41所述的三维存储器器件，其中所述第二类型支撑柱结构中的每一个具有比所述第一类型支撑柱结构中的每一个更大的最大横向范围。43.根据权利要求41所述的三维存储器器件，还包括：第一背侧沟槽填充结构，所述第一背侧沟槽填充结构沿着第一水平方向横向延伸，从而接触所述交替堆叠的侧壁的第一子组；和第二背侧沟槽填充结构，所述第二背侧沟槽填充结构沿着所述第一水平方向横向延伸并且沿着第二水平方向与所述第一背侧沟槽填充结构横向间隔开，从而接触所述交替堆叠的所述侧壁的第二子组，其中相对于所述第一背侧沟槽填充结构和所述第二背侧沟槽填充结构中的相应近侧背侧沟槽填充结构，所述第二类型支撑柱结构比所述第一类型支撑柱结构更靠近所述第一
背侧沟槽填充结构和所述第二背侧沟槽填充结构中的一者。44.根据权利要求41所述的三维存储器器件，其中：所述竖直半导体沟道、所述第一虚设竖直半导体沟道和所述第二虚设竖直半导体沟道包括相同的半导体材料并且具有相同的第一厚度；并且所述存储器膜、所述第一虚设存储器膜和所述第二虚设存储器膜包括相同组的至少一种材料并且具有相同的第二厚度。45.根据权利要求41所述的三维存储器器件，其中所述第二类型支撑柱结构中的每一个在所述导电层中的最底部导电层的层级处具有比在所述交替堆叠下方的半导体材料层的层级处更大的横向范围。46.根据权利要求41所述的三维存储器器件，其中所述第二类型支撑柱结构中的每一个内的所述至少一个相应介电间隔物材料部分包括介电间隔物材料层的相应竖直延伸部分，所述相应竖直延伸部分从所述第二类型支撑柱结构中的相应一个第二类型支撑柱结构的最顶部表面连续延伸到所述交替堆叠下方的半导体材料层中。47.根据权利要求46所述的三维存储器器件，其中所述介电间隔物材料层包括向下突出部分，所述向下突出部分突出到所述半导体材料层中并且具有比所述介电间隔物材料层的竖直延伸穿过所述交替堆叠的部分更小的横向范围。48.根据权利要求47所述的三维存储器器件，其中所述相应第二虚设存储器膜的整个外表面与所述介电间隔物材料层的所述相应竖直延伸部分接触。49.根据权利要求47所述的三维存储器器件，其中：竖直延伸穿过所述交替堆叠的所述介电间隔物材料层的所述相应竖直延伸部分的外部侧壁具有横向波状竖直横截面轮廓，其中所述外部侧壁在所述导电层的层级处相对于所述绝缘层的层级横向向外突出或横向向内凹陷；并且竖直延伸穿过所述交替堆叠的所述介电间隔物材料层的所述相应竖直延伸部分的内部侧壁具有直的竖直横截面轮廓。50.根据权利要求46所述的三维存储器阵列，其中：所述第一类型支撑柱结构中的每一个还包括相应第一虚设漏极区，所述相应第一虚设漏极区接触所述相应第一虚设竖直半导体沟道的顶端；所述第二类型支撑柱结构中的每一个还包括相应第二虚设漏极区，所述相应第二虚设漏极区接触所述相应第二虚设竖直半导体沟道的顶端；并且所述第二虚设漏极区的顶部表面位于包括所述第一虚设漏极区的顶部表面的水平平面下方。51.根据权利要求41所述的三维存储器器件，其中所述第二类型支撑柱结构中的每一个内的所述至少一个相应介电间隔物材料部分包括位于所述导电层的层级处的介电间隔物翅片的竖直堆叠。52.根据权利要求51所述的三维存储器器件，其中所述介电间隔物翅片的竖直堆叠内的至少最底部介电间隔物翅片具有环形圆柱形状。53.根据权利要求51所述的三维存储器器件，其中所述第二虚设存储器膜中的每一个与所述绝缘层的子组的侧壁直接接触。54.根据权利要求41所述的三维存储器器件，其中所述第一类型支撑柱结构中的每一
个不具有所述介电间隔物材料部分，并且所述第一虚设存储器膜与所述绝缘层和所述导电层的子组的侧壁直接接触。55.一种形成三维存储器器件的方法，所述方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过所述交替堆叠形成存储器开口、第一类型支撑开口和第二类型支撑开口；通过沉积和图案化介电间隔物材料以使得所述介电间隔物材料存在于所述第二类型支撑开口内并且不存在于所述存储器开口和所述第一类型支撑开口内，来在所述第二类型支撑开口中的每一个内形成至少一个相应介电间隔物材料部分；通过在所述存储器开口、所述第一类型支撑开口以及所述第二类型支撑开口的剩余体积内沉积包括存储器膜和半导体沟道材料层的材料层并且通过平面化所述材料层，来分别在所述存储器开口、所述第一类型支撑开口和所述第二类型支撑开口中形成存储器开口填充结构、第一类型支撑柱结构和第二类型支撑柱结构；以及用导电层替换所述牺牲材料层。56.根据权利要求55所述的方法，还包括使所述牺牲材料层围绕所述第二类型支撑开口中的每一个横向凹陷，同时所述存储器开口和所述第一类型支撑开口用覆盖材料层覆盖。57.根据权利要求56所述的方法，还包括使所述绝缘层围绕所述第二类型支撑开口中的每一个横向凹陷，同时所述存储器开口和所述第一类型支撑开口用所述掩模材料层覆盖。58.根据权利要求57所述的方法，其中：所述至少一个相应介电间隔物材料部分包括通过保形沉积工艺沉积的介电间隔物材料层的相应竖直延伸部分；并且所述存储器膜沉积在所述介电间隔物材料层上。59.根据权利要求56所述的方法，还包括：将介电间隔物材料层保形地沉积在通过使所述牺牲材料层围绕所述第二类型支撑开口中的每一个横向凹陷而形成的环形腔体的竖直堆叠中；以及蚀刻所述介电间隔物材料层的位于所述环形腔体的竖直堆叠外部的部分，其中所述介电间隔物材料层的剩余部分包括介电间隔物翅片的竖直堆叠。60.根据权利要求59所述的方法，其中所述存储器膜直接沉积在所述绝缘层的物理暴露的表面上和围绕所述第二类型支撑开口的所述介电间隔物翅片的竖直堆叠的内部侧壁上，并且直接沉积在围绕所述存储器开口和所述第一类型支撑开口的所述绝缘层和所述牺牲材料层的物理暴露的表面上。

技术总结
本发明公开了一种三维存储器器件，该三维存储器器件包括：位于衬底上方的绝缘层和导电层的交替堆叠；存储器开口填充结构，这些存储器开口填充结构包括相应竖直半导体沟道和相应存储器膜；和支撑柱结构，这些支撑柱结构包括相应虚设竖直半导体沟道、相应虚设存储器膜和介电间隔物翅片的竖直堆叠，该介电间隔物翅片的竖直堆叠位于这些导电层的层级处并且插置在这些导电层与该相应虚设存储器膜之间。置在这些导电层与该相应虚设存储器膜之间。置在这些导电层与该相应虚设存储器膜之间。


技术研发人员：下村宪一 松野光一 J
受保护的技术使用者：桑迪士克科技有限责任公司
技术研发日：2022.01.26
技术公布日：2023/10/11