SRAM阵列的数据访问装置、系统、方法、设备、芯片和介质与流程

sram阵列的数据访问装置、系统、方法、设备、芯片和介质
技术领域
1.本发明属于数据存储领域，特别是静态随机存取存储器（static random-access memory，sram）阵列的数据访问装置、系统、方法、设备、芯片和介质。


背景技术：

2.sram是芯片设计中常用的存储装置。受限于sram制造工艺，单块sram 容量通常有限。系统级芯片（system on chip，soc）对sram 需求空间大，通常使用包含多组sram的sram阵列实现大空间存储。
3.目前，对于包含多组sram的sram阵列，在访问sram阵列中的一组sram时，其它sram组处于闲置状态且不可访问（不可读且不可写），导致访问效率低。


技术实现要素：

4.本发明实施方式提出sram阵列的数据选择装置、存储系统和系统级芯片。
5.本发明实施方式的技术方案如下：一种sram阵列的数据访问装置，所述sram阵列包含m个sram组，所述装置包括：m个仲裁模块，对应于所述m个sram组；解析模块，用于并行接收n个数据访问请求，从每个数据访问请求中解析出读命令和/或写命令，其中所述读命令和/或所述写命令具有各自的目的sram组，将所述读命令和/或所述写命令分别发送到对应于各自的目的sram组的仲裁模块；其中所述m个仲裁模块中的每个仲裁模块，用于当判定不同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，将以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令；其中m是大于或等于2的正整数，n是大于或等于1的正整数。
6.在一个实施方式中，所述每个仲裁模块，用于当判定同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，基于预定的仲裁策略对所述以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令执行仲裁，将基于仲裁结果确定的、以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令。
7.在一个实施方式中，所述仲裁策略包括下列中的至少一个：轮询执行策略；读命令优先策略；写命令优先策略；分时策略。
8.在一个实施方式中，所述解析模块，用于从全双工数据传输总线并行接收所述n个数据访问请求；其中所述全双工数据传输总线包括下列中的至少一个：高级可扩展接口协议（axi）-简化版（lite）；axi-完整版（full）；axi-数据流版（stream）。
9.在一个实施方式中，所述读命令包括第一组选择信号和读控制指令，所述第一组选择信号用于在读操作中选择对应的sram组，所述读控制指令用于在所述对应的sram组中读取数据；所述写命令包括第二组选择信号和写控制指令，所述第二组选择信号用于在写操作中选择对应的sram组，所述写控制指令用于在所述对应的sram组中写入数据；所述仲裁模块包括：读命令组选信号输入端，用于接收所述第一组选择信号；读控制指令输入端，用于接收所述读控制指令；仲裁策略输入端，用于接收仲裁策略选择信号；写命令组选信号输入端，用于接收所述第二组选择信号；写控制指令输入端，用于接收所述写控制指令；命令输出端，用于向对应的sram组发送读控制指令或写控制指令；读状态指示信号输出端，用于向对应的sram组输出读状态指示信号；写状态指示信号输出端，用于向对应的sram组输出写状态指示信号。
10.一种sram阵列的数据访问系统，包括：sram阵列，所述sram阵列包含多个sram组，每个sram组包含多个sram；m个仲裁模块，对应于所述m个sram组；解析模块，用于并行接收n个数据访问请求，从每个数据访问请求中解析出读命令和/或写命令，其中所述读命令和/或所述写命令具有各自的目的sram组，将所述读命令和/或所述写命令分别发送到对应于各自的目的sram组的仲裁模块；其中所述m个仲裁模块中的每个仲裁模块，用于当判定不同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，将以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令；其中m是大于或等于2的正整数，n是大于或等于1的正整数。
11.在一个实施方式中，所述每个仲裁模块，用于当判定同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，基于预定的仲裁策略对所述以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令执行仲裁，将基于仲裁结果确定的、以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令。
12.一种系统级芯片，包括如上任一项所述的sram阵列的数据访问装置或如上任一项所述的sram阵列的数据访问系统。
13.一种sram阵列的数据访问方法，所述sram阵列包含m个sram组，所述方法包括：
接收n个数据访问请求；从每个数据访问请求中解析出读命令和/或写命令，其中所述读命令和/或所述写命令具有各自的目的sram组；针对以每个相同sram为目的sram组的读命令和/或写命令，分别执行仲裁处理，其中：当判定不同时存在以所述相同的sram组为目的sram组的读命令和以所述相同的sram组为目的sram组的写命令时，将以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令发送到所述相同的sram组，以由所述相同的sram组执行所述以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令。
14.在一个实施方式中，所述执行仲裁处理包括：当判定同时存在以所述相同的sram组为目的sram组的读命令和以所述相同的sram组为目的sram组的写命令时，基于预定的仲裁策略对所述以相同的sram组为目的sram组的读命令和以相同的sram组为目的sram组的写命令执行仲裁；将基于仲裁结果确定的、以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令发送到所述相同的sram组，以由所述相同的sram组执行所述以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令。
15.一种电子设备，包括：存储器；处理器；其中所述存储器中存储有可被所述处理器执行的应用程序，用于使得所述处理器执行如上任一项所述的sram阵列的数据访问方法。
16.一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机可读指令，所述计算机可读指令在被处理器执行时，使所述处理器执行如商任一项所述的sram阵列的数据访问方法。
17.从上述技术方案可以看出，在本发明实施方式中，并行接收多个数据访问请求，解析每个数据访问请求以将读命令和/或写命令分别发送到对应于各自的目的sram组的仲裁模块，实现了针对多个数据访问请求的并行处理，可以并行访问多个sram组，提高sram阵列的访问效率，还可以基于仲裁模块解决读命令和写命令同时访问相同sram组的冲突问题。
附图说明
18.图1是现有技术中访问sram阵列的示意图。
19.图2是本发明实施方式的sram阵列的数据访问装置的示范性结构图。
20.图3是本发明实施方式的仲裁模块的输入输出端口的示范性结构图。
21.图4是本发明实施方式的sram阵列的数据访问方法的示范性结构图。
22.图5是本发明实施方式的电子设备的示范性结构图。
具体实施方式
23.为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
24.为了描述上的简洁和直观，下文通过描述若干代表性的实施方式来对本发明的方
案进行阐述。实施方式中大量的细节仅用于帮助理解本发明的方案。但是很明显，本发明的技术方案实现时可以不局限于这些细节。为了避免不必要地模糊了本发明的方案，一些实施方式没有进行细致地描述，而是仅给出了框架。下文中，“包括”是指“包括但不限于”，“根据
……”
是指“至少根据
……
，但不限于仅根据
……”
。由于汉语的语言习惯，下文中没有特别指出一个成分的数量时，意味着该成分可以是一个也可以是多个，或可理解为至少一个。
25.图1是现有技术中访问sram阵列的示意图。sram阵列通常包含多个sram组，每个sram组中包含多个sram。如图1所示的sram阵列包含m个sram组，分别为sram组1、sram组2、sram组3
……
sram组m。每个sram组中分别包含p个sram。因此，sram阵列总共包含m*p个sram。
26.目前，sram组为技术实践中数据访问请求的直接访问对象。在同一时刻，sram阵列只能处理一条数据访问请求（数据访问请求包含读命令或写命令，而不能同时包含读命令和写命令），并基于该条数据访问请求，访问sram阵列中的一个sram组，而其它的sram组不可以被同时访问。
27.比如，假定数据访问方（比如，主机）需要从sram阵列中的sram组1中读取数据，数据访问方向sram阵列发送以sram组1为目的地址的读命令。sram阵列响应于该命令，向数据访问方返回sram组1中的数据。然而，当数据访问需要同时（即并行）从sram阵列中的sram组1中读数据以及向sram组2写数据时，基于现有技术无法实现。
28.为解决上述问题，申请人考虑并行向sram阵列发送以sram组1为目的地址的读命令以及以sram组2为目的地址的写命令。然而，申请人进一步发现：由于sram阵列中并无协同处理多条并行的数据访问请求的相应机制，这种简单向sram阵列并行发送多条数据访问请求的解决思路，并不能够实现并行访问多个sram组。
29.本发明实施方式提出sram阵列的数据访问技术方案，接收多个数据访问请求，解析每个数据访问请求以将读命令和/或写命令分别发送到对应于各自的目的sram组的仲裁模块，实现了针对多个数据访问请求的并行处理，并行访问多个sram组，提高sram阵列的访问效率。
30.图2是本发明实施方式的sram阵列的数据访问装置的示范性结构图。如图2所示的sram阵列包含m个sram组，分别为sram组1、sram组2、sram组3
……
sram组m。每个sram组中分别包含p个sram。因此，sram阵列总共包含m*p个sram。数据访问装置包括：m个仲裁模块，对应于m个sram组，其中每个仲裁模块与对应的sram组耦接；与m个仲裁模块连接的解析模块，用于并行接收n个数据访问请求，从每个数据访问请求中解析出读命令和/或写命令，其中读命令和/或写命令具有各自的目的sram组，将每个数据访问请求中的读命令和/或写命令分别发送到对应于各自的目的sram组的仲裁模块。
31.m个仲裁模块中的每个仲裁模块，用于当判定不同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，将以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到对应的sram组，以由对应的sram组执行以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令；其中m是大于或等于2的正整数，n是大于或等于1的正整数。
32.在一个可选的实施方式中，m个仲裁模块可以集成为一个整体的仲裁单元，该整体
的仲裁单元对应于m个sram组，以整体处理m个sram组的访问仲裁处理。在另一个可选的实施方式中， m个仲裁模块中的一部分仲裁模块可以集成为一或多个（具体数目可以取决于具体的集成策略）仲裁单元，而剩余部分的仲裁模块保持功能独立，此时集成出的一或多个仲裁单元整体处理对应于这一或多个仲裁单元的sram组的访问仲裁处理，而剩余部分的仲裁模块继续独立处理对应于剩余部分的仲裁模块的sram组的访问仲裁处理。
33.可见，实现了针对多个数据访问请求的并行处理，可以并行访问多个sram组，提高sram阵列的访问效率。
34.在一个实施方式中，解析模块可以从全双工数据传输总线并行接收n个数据访问请求；其中全双工数据传输总线包括下列中的至少一个：axi-lite；axi-full；axi-stream。其中：axi-lite和axi-full都是基于内存映射的形式实现数据传输（即包括地址总线），而axi-stream是以数据流的形式实现传输，无地址总线。axi-lite是axi-full的简化版，适合小批量的数据传输，常用来进行命令的传输；axi-full则适用于大批量，高性能的数据传输。
35.以上示范性描述了全双工数据传输总线的典型实例，本领域技术人员可以意识到，这种描述仅是示范性的，并不用于对本发明实施方式进行限定。
36.在一个实施方式中，每个数据访问请求中都可以同时包含写命令和读命令，其中写命令的目的sram组和读命令的目的sram组可以相同，还可以不同。
37.举例1：图2中的数据访问请求1可以同时包含写命令和读命令，其中写命令的目的sram组是sram组1，读命令的目的sram组是sram组2。也就是，数据访问请求1指示针对sram组1发起写操作，并针对sram组2发起读操作。
38.举例2：图2中的数据访问请求1同时包含写命令和读命令，其中写命令的目的sram组是sram组1，读命令的目的sram组是sram组1。也就是，数据访问请求1指示针对sram组1发起写操作，并针对sram组1发起读操作。在这种情况下，针对同一个sram组既有读命令又有写命令，通常会导致冲突问题，该冲突问题可以被后续详细描述的仲裁模块的仲裁机制所解决。
39.在一个实施方式中，数据访问请求中可以只包含写命令和读命令中的一个。
40.举例1：图2中的数据访问请求2只包含写命令，其中写命令的目的sram组是sram组1。也就是，数据访问请求2指示针对sram组1发起写操作。
41.举例2：图2中的数据访问请求2只包含读命令，其中读命令的目的sram组是sram组2。也就是，数据访问请求2指示针对sram组2发起读操作。
42.解析模块从n个数据访问请求中分别解析出各自数据访问请求中的读命令和/或写命令，将解析出的全部读命令和/或全部写命令分别发送到对应于各自的目的sram组的仲裁模块。
43.举例：假定解析模块接收到的数据访问请求共有4个，分别为数据访问请求1、数据访问请求2、数据访问请求3和数据访问请求4。
44.数据访问请求1包含：（1）以sram组1为目的sram组的写命令1；（2）以sram组2为目的sram组的读命令1。
45.数据访问请求2包含：（1）以sram组3为目的sram组的写命令2。
46.数据访问请求3包含：（1）以sram组4为目的sram组的写命令3；（2）以sram组5为目
的sram组的读命令2。
47.数据访问请求4包含：（1）以sram组6为目的sram组的写命令4；（2）以sram组7为目的sram组的读命令3。
48.解析模块将写命令1（以sram组1为目的sram组）发送到对应于sram组1的仲裁模块1；将读命令1（以sram组2为目的sram组）发送到对应于sram组2的仲裁模块2；将写命令2（以sram组3为目的sram组）发送到对应于sram组3的仲裁模块3；将写命令3（以sram组4为目的sram组）发送到对应于sram组4的仲裁模块4；将读命令2（以sram组5为目的sram组）发送到对应于sram组5的仲裁模块5；将写命令4（以sram组6为目的sram组）发送到对应于sram组6的仲裁模块6；将读命令3（以sram组7为目的sram组）发送到对应于sram组7的仲裁模块7。
49.仲裁模块1到仲裁模块7中的每个仲裁模块，都判定自身不同时存在写命令和读命令，因此可以分别将各自的写命令或读命令发送到各自对应的sram组，以由sram组并行执行这些命令。具体地：sram组1执行写命令1；sram组2执行读命令1；sram组3执行写命令2；sram组4执行写命令3；sram组5执行读命令2；sram组6执行写命令4；sram组7执行读命令3，从而实现对sram阵列中的7个sram组的并行访问。
50.以上描述了仲裁模块没有从解析模块中同时收到读命令和写命令的示范性示例。实际上，基于数据访问请求的具体配置，仲裁模块还可能从解析模块中同时收到读命令和写命令，即存在读写冲突问题。
51.在一个实施方式中，每个仲裁模块，用于当判定同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，基于预定的仲裁策略对以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令执行仲裁，将基于仲裁结果确定的、以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到对应的sram组，以由对应的sram组执行以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令。
52.当仲裁模块从解析模块中同时收到读命令和写命令时，可以基于预定的仲裁策略，选择具体优先执行的命令。可见，本发明实施方式可以基于仲裁模块执行仲裁，解决读命令和写命令同时访问相同sram组的冲突问题。
53.通常情况下，为了保证逻辑一致性，各个仲裁模块中所采用的仲裁策略都是相同的。不过，各个仲裁模块中所采用的仲裁策略，还可以是不相同的。
54.优选地，仲裁策略包括：（1）轮询执行策略；（2）读命令优先策略；（3）写命令优先策略；（4）分时策略。
55.在轮询执行策略中，轮询执行读命令和写命令。在读命令优先策略中，优先执行读命令。在写命令优先策略中，优先执行写命令。在分时策略中，基于时间段处理对应的命令。比如：起始时间段只处理读命令，而下一时间段处理写命令；或者，起始时间段只处理写命令，而下一时间段处理读命令，等等。
56.以上示范性描述了仲裁策略的典型实例，本领域技术人员可以意识到，这种描述仅是示范性的，并不用于限定本发明实施方式的保护范围。
57.举例：假定解析模块接收到的数据访问请求共有4个，分别为数据访问请求1、数据访问请求2、数据访问请求3和数据访问请求4。
58.数据访问请求1包含：（1）以sram组1为目的sram组的写命令1；（2）以sram组2为目的sram组的读命令1。
59.数据访问请求2包含：（1）以sram组1为目的sram组的读命令2。
60.数据访问请求3包含：（1）以sram组4为目的sram组的写命令2；（2）以sram组5为目的sram组的读命令3。
61.数据访问请求4包含：（1）以sram组6为目的sram组的写命令3；（2）以sram组7为目的sram组的读命令4。
62.解析模块将写命令1和读命令2（均以sram组1为目的sram组）发送到对应于sram组1的仲裁模块1；将读命令1（以sram组2为目的sram组）发送到对应于sram组2的仲裁模块2；将写命令2（以sram组4为目的sram组）发送到对应于sram组4的仲裁模块4；将读命令3（以sram组5为目的sram组）发送到对应于sram组5的仲裁模块5；将写命令3（以sram组6为目的sram组）发送到对应于sram组6的仲裁模块6；将读命令4（以sram组7为目的sram组）发送到对应于sram组7的仲裁模块7。
63.仲裁模块2、仲裁模块4、仲裁模块5、仲裁模块6和仲裁模块7，都判定自身不同时存在写命令和读命令，因此可以执行各自的写命令或读命令，从而各自对sram阵列中的5个对应sram组进行并行访问。
64.仲裁模块1判定自身同时存在写命令和读命令（写命令1和读命令2），基于预先确定的仲裁策略（假定为读命令优先策略）执行仲裁，仲裁结果为：先执行读命令2以从sram组1中读数据，等读命令2执行完毕后，再执行写命令1以向sram组1中写数据。因此，仲裁模块1先向sram组1发送读命令2，以从sram组1读取数据，然后仲裁模块1再向sram组1发送写命令1，以向sram组1写入数据。
65.在一个实施方式中，读命令包括第一组选择信号和读控制指令。第一组选择信号用于在读操作中选择对应的sram组，读控制指令用于在对应的sram组中读取数据。比如，读控制指令可以包括：（1）sram组中的sram片选使能信号，用于从sram组选择sram；（2）sram读使能信号，用于使能sram的读操作；（3）sram中的读取地址。
66.在一个实施方式中，写命令包括第二组选择信号和写控制指令。第二组选择信号用于在写操作中选择对应的sram组，写控制指令用于在对应的sram组中写入数据。比如，写控制指令可以包括：（1）sram组中的sram片选使能信号，用于从sram组选择sram；（2）sram写使能信号，用于使能sram的写操作；（3）sram中的写入地址。
67.基于上述具体的命令类型，本发明实施方式还提出一种仲裁模块的输入输出端口结构。
68.图3是本发明实施方式的仲裁模块的输入输出端口的示范性结构图。
69.如图3所示，仲裁模块的输入输出端口包括：读命令组选信号输入端，用于接收第一组选择信号；读控制指令输入端，用于接收读控制指令；仲裁策略输入端，用于接收仲裁策略选择信号；写命令组选信号输入端，用于接收第二组选择信号；写控制指令输入端，用于接收写控制指令；命令输出端，用于向对应的sram组发送读控制指令或写控制指令；读状态指示信号输出端，用于向对应的sram组输出读状态指示信号；写状态指示信号输出端，用
于向对应的sram组输出写状态指示信号。其中：读状态指示信号用于指示sram组是否处于可读取状态，比如读状态指示信号为高电平时，表示sram组处于可读取状态；写状态指示信号用于指示sram组是否处于可写入状态，比如写状态指示信号为高电平时，表示sram组处于可写入状态。
70.可以将上述sram阵列的数据访问装置和数据访问系统应用于系统级芯片。本发明实施方式还提出一种系统级芯片，包括如上任一项所述的数据访问系统或如上任一项所述的sram阵列的数据访问装置。
71.图4是本发明实施方式的sram阵列的数据访问方法的示范性结构图。如图4所示，该方法包括：步骤401：接收n个数据访问请求。
72.步骤402：从每个数据访问请求中解析出读命令和/或写命令，其中读命令和/或写命令具有各自的目的sram组。
73.步骤403：针对以每个相同sram为目的sram组的读命令和/或写命令，分别执行仲裁处理，其中：当判定不同时存在以相同的sram组为目的sram组的读命令和以相同的sram组为目的sram组的写命令时，将以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令发送到相同的sram组，以由相同的sram组执行以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令。
74.在一个实施方式中，执行仲裁处理包括：当判定同时存在以相同的sram组为目的sram组的读命令和以相同的sram组为目的sram组的写命令时，基于预定的仲裁策略对以相同的sram组为目的sram组的读命令和以相同的sram组为目的sram组的写命令执行仲裁；将基于仲裁结果确定的、以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令发送到相同的sram组，以由相同的sram组执行以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令。
75.图5是本发明实施方式的电子设备的示范性结构图。电子设备500包括：处理器501和存储器502。处理器501可以包括一个或多个处理核心，比如4核心处理器、8核心处理器等。处理器501可以采用数字信号处理（digital signal processing，dsp）、现场可编程门阵列（field-programmable gate array，fpga）、可编程逻辑阵列（programmable logic array，pla）中的至少一种硬件形式来实现。处理器501也可以包括主处理器和协处理器，主处理器是用于对在唤醒状态下的数据进行处理的处理器，也称中央处理器（central processing unit，cpu）；协处理器是用于对在待机状态下的数据进行处理的低功耗处理器。在一些实施方式中，处理器501可以在集成有图像处理器（graphics processing unit，gpu），gpu用于负责显示屏所需要显示的内容的渲染和绘制。一些实施方式中，处理器501还可以包括ai处理器，该ai处理器用于处理有关机器学习的计算操作。比如，ai处理器可以实施为神经网络处理器。
76.存储器502可以包括一个或多个计算机可读存储介质，该计算机可读存储介质可以是非暂态的。存储器502还可包括高速随机存取存储器，以及非易失性存储器，比如一个或多个磁盘存储设备、闪存存储设备。
77.在一些实施方式中，存储器502中的非暂态的计算机可读存储介质用于存储至少
一个指令，至少一个指令用于被处理器501所执行以实现本公开中各个实施方式提供的sram阵列的数据访问方法。
78.以上，仅为本发明的较佳实施方式而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种sram阵列的数据访问装置，所述sram阵列包含m个sram组，其特征在于，所述装置包括：m个仲裁模块，对应于所述m个sram组；解析模块，用于并行接收n个数据访问请求，从每个数据访问请求中解析出读命令和/或写命令，其中所述读命令和/或所述写命令具有各自的目的sram组，将所述读命令和/或所述写命令分别发送到对应于各自的目的sram组的仲裁模块；其中所述m个仲裁模块中的每个仲裁模块，用于当判定不同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，将以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令；其中m是大于或等于2的正整数，n是大于或等于1的正整数。2.根据权利要求1所述的装置，其特征在于，所述每个仲裁模块，用于当判定同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，基于预定的仲裁策略对所述以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令执行仲裁，将基于仲裁结果确定的、以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令。3.根据权利要求1所述的装置，其特征在于，所述仲裁策略包括下列中的至少一个：轮询执行策略；读命令优先策略；写命令优先策略；分时策略。4.根据权利要求1所述的装置，其特征在于，所述解析模块，用于从全双工数据传输总线并行接收所述n个数据访问请求；其中所述全双工数据传输总线包括下列中的至少一个：高级可扩展接口协议-简化版；高级可扩展接口协议-完整版；高级可扩展接口协议-数据流版。5.根据权利要求1-4中任一项所述的装置，其特征在于，所述读命令包括第一组选择信号和读控制指令，所述第一组选择信号用于在读操作中选择对应的sram组，所述读控制指令用于在所述对应的sram组中读取数据；所述写命令包括第二组选择信号和写控制指令，所述第二组选择信号用于在写操作中选择对应的sram组，所述写控制指令用于在所述对应的sram组中写入数据；所述仲裁模块包括：读命令组选信号输入端，用于接收所述第一组选择信号；读控制指令输入端，用于接收所述读控制指令；仲裁策略输入端，用于接收仲裁策略选择信号；写命令组选信号输入端，用于接收所述第二组选择信号；
写控制指令输入端，用于接收所述写控制指令；命令输出端，用于向对应的sram组发送读控制指令或写控制指令；读状态指示信号输出端，用于向对应的sram组输出读状态指示信号；写状态指示信号输出端，用于向对应的sram组输出写状态指示信号。6.一种sram阵列的数据访问系统，包括：sram阵列，所述sram阵列包含多个sram组，每个sram组包含多个sram；m个仲裁模块，对应于所述m个sram组；解析模块，用于并行接收n个数据访问请求，从每个数据访问请求中解析出读命令和/或写命令，其中所述读命令和/或所述写命令具有各自的目的sram组，将所述读命令和/或所述写命令分别发送到对应于各自的目的sram组的仲裁模块；其中所述m个仲裁模块中的每个仲裁模块，用于当判定不同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，将以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令；其中m是大于或等于2的正整数，n是大于或等于1的正整数。7.根据权利要求6所述的系统，其特征在于，所述每个仲裁模块，用于当判定同时存在以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令时，基于预定的仲裁策略对所述以对应的sram组为目的sram组的读命令和以对应的sram组为目的sram组的写命令执行仲裁，将基于仲裁结果确定的、以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令发送到所述对应的sram组，以由所述对应的sram组执行所述以对应的sram组为目的sram组的读命令或以对应的sram组为目的sram组的写命令。8.一种系统级芯片，其特征在于，包括如权利要求1-5中任一项所述的sram阵列的数据访问装置或如权利要求6-7中任一项所述的sram阵列的数据访问系统。9.一种sram阵列的数据访问方法，所述sram阵列包含m个sram组，其特征在于，所述方法包括：接收n个数据访问请求；从每个数据访问请求中解析出读命令和/或写命令，其中所述读命令和/或所述写命令具有各自的目的sram组；针对以每个相同sram为目的sram组的读命令和/或写命令，分别执行仲裁处理，其中：当判定不同时存在以所述相同的sram组为目的sram组的读命令和以所述相同的sram组为目的sram组的写命令时，将以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令发送到所述相同的sram组，以由所述相同的sram组执行所述以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令。10.根据权利要求9所述的方法，其特征在于，所述执行仲裁处理包括：当判定同时存在以所述相同的sram组为目的sram组的读命令和以所述相同的sram组为目的sram组的写命令时，基于预定的仲裁策略对所述以相同的sram组为目的sram组的读命令和以相同的sram组为目的sram组的写命令执行仲裁；
将基于仲裁结果确定的、以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令发送到所述相同的sram组，以由所述相同的sram组执行所述以相同的sram组为目的sram组的读命令或以相同的sram组为目的sram组的写命令。11.一种电子设备，其特征在于，包括：存储器；处理器；其中所述存储器中存储有可被所述处理器执行的应用程序，用于使得所述处理器执行如权利要求9至10中任一项所述的sram阵列的数据访问方法。12.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机可读指令，所述计算机可读指令在被处理器执行时，使所述处理器执行如权利要求9至10中任一项所述的sram阵列的数据访问方法。

技术总结
本发明实施方式提出SRAM阵列的数据访问装置、系统、方法、设备、芯片和介质。装置包括：M个仲裁模块，对应于M个SRAM组；解析模块，用于并行接收N个数据访问请求，从每个数据访问请求中解析出读命令和/或写命令，其中读命令和/或写命令具有各自的目的SRAM组，将读命令和/或写命令分别发送到对应于各自的目的SRAM的仲裁模块；每个仲裁模块，用于当判定不同时存在以对应的SRAM组为目的SRAM组的读命令和写命令时，将读命令或写命令发送到对应的SRAM组，以由SRAM组执行读命令或写命令；其中M是大于或等于2的正整数，N是大于或等于1的正整数。并行访问多个SRAM组，提高访问效率，并解决访问冲突问题。问冲突问题。问冲突问题。


技术研发人员：吕永志 范志军 寿建能 杨作兴
受保护的技术使用者：深圳比特微电子科技有限公司
技术研发日：2023.09.05
技术公布日：2023/10/11