判决反馈均衡器、接收机及芯片的制作方法

1.本技术涉及电子领域，尤其涉及一种判决反馈均衡器、接收机及芯片。


背景技术：

2.随着信号传输速率的不断提高，信号传输过程中所造成的幅度衰减也越来越大。在接收高速传输的信号时，通常会采用判决反馈均衡器对接收到的信号进行处理，以消除信号幅度衰减所带来的码间串扰现象。
3.相关技术中，判决反馈均衡器在接收到高速传输的信号时，会对信号进行采样处理，并将采样后的信号的幅度放大至满摆幅(即，判决反馈均衡器所接的电源到地之间的差值)，之后，将采样后得到的信号处理后反馈至高速传输信号接收端，以消除当前接收到的高速传输的信号的码间串扰。
4.然而，随着信号传输速率的不断提高，信号传输所对应的单位间隔(unit interval，简称ui)也不断减小，进而采样后的信号反馈至高速传输信号接收端所需要满足的时间也越小。但是由于信号的幅度衰减随着传输速率的增大而不断增大，将信号幅度放大至满摆幅所需要的时间也不断增加，进而导致采样信号的产生时间增加。采样信号反馈至接收端的时间无法满足1个单位间隔的要求，进而导致判决反馈均衡器失效。因此，亟需一种适合于接收高速传输信号的判决反馈均衡器，以消除接收到的信号的码间串扰。


技术实现要素：

5.本技术提供的判决反馈均衡器、接收机及芯片，用以解决相关技术中在接收信号传输速率较高的信号时，容易出现码间串扰的问题。
6.第一方面，本技术提供一种判决反馈均衡器，包括：加法单元以及n个分支单元；其中，所述分支单元包括：第一锁存器、第二锁存器以及第一反馈模块；
7.所述第一锁存器分别与所述加法单元、所述第一反馈模块、和所述第二锁存器连接，所述第一锁存器用于在第一时钟信号的触发下，对所述加法单元传输的输出信号进行采样，得到第一采样信号；所述第一采样信号的幅度小于满摆幅值；所述第二锁存器用于在第二时钟信号的触发下，对所述第一采样信号进行放大处理，得到第二采样信号；所述第二采样信号的幅度等于所述满摆幅值；
8.所述第一反馈模块和所述加法单元连接，所述第一反馈模块用于根据所述第一采样信号生成第一消除信号，并将所述第一消除信号返回至所述加法单元；所述加法单元，用于根据外部输入信号和所述第一消除信号，生成输出信号。
9.一个示例中，所述分支单元还包括：缓冲单元；所述缓冲单元包括多个依次连接的缓冲器；其中，所述第一锁存器和所述第二锁存器通过所述缓冲单元连接；
10.所述第一反馈模块通过所述缓冲单元与所述第一锁存器连接；所述第一反馈模块连接至所述缓冲单元的反馈端；所述反馈端为所述多个依次连接的缓冲器中预设缓冲器的输出端；所述预设缓冲器为所述多个依次连接的缓冲器除最后一个缓冲器以外的其余缓冲
器。
11.一个示例中，所述分支单元还包括：第二反馈模块；所述第二反馈模块分别与所述第二锁存器和所述加法单元连接；所述第一时钟信号和所述第二时钟信号的相位相差360/n度；
12.所述第二反馈模块，用于根据所述第二采样信号生成第二消除信号，并将所述第二消除信号返回至所述加法单元；
13.所述加法单元，用于根据外部输入信号、所述第一消除信号和所述第二消除信号，生成输出信号。
14.一个示例中，所述分支单元还包括触发器以及第三反馈模块；
15.所述触发器分别与所述分支单元中的第二锁存器和所述第三反馈模块连接，所述触发器用于在第三时钟信号的触发下，对所述第二锁存器输出的第二采样信号进行采样，得到第三采样信号；所述第三时钟信号和所述第二时钟信号的相位相差360/n度；
16.所述第三反馈模块，用于根据所述第三采样信号，生成第三消除信号，并将所述第三消除信号传输至所述加法单元；
17.所述加法单元，用于根据外部输入信号、所述第一消除信号、所述第二消除信号和所述第三消除信号，生成输出信号。
18.一个示例中，所述分支单元的数量为2；两个分支单元中的第一分支单元的第一时钟信号和所述两个分支单元中的第二分支单元的第一时钟信号的相位相差180度。
19.一个示例中，所述加法单元包括：第一加法器和第二加法器；
20.其中，所述第一加法器分别与所述第一分支单元中的第一锁存器、所述第二分支单元中的第一反馈模块连接，所述第一加法器用于根据所述外部输入信号、所述第二分支单元中的第一反馈模块输出的第一消除信号，生成第一信号传输至所述第一分支单元中的第一锁存器；
21.所述第二加法器分别与所述第二分支单元中的第一锁存器、所述第一分支单元中的第一反馈模块连接，所述第二加法器用于根据所述外部输入信号、所述第一分支单元中的第一反馈模块输出的第一消除信号，生成第二信号传输至所述第二分支单元中的第一锁存器。
22.一个示例中，所述第一分支单元中还包括第四反馈模块；
23.所述第四反馈模块分别与所述第一分支单元中的第二锁存器和所述第一加法器连接，所述第四反馈模块，用于根据所述第一分支单元中的第二锁存器输出的第二采样信号生成第四消除信号，并将所述第四消除信号返回至所述第一加法器；
24.所述第一加法器，用于根据所述外部输入信号、所述第二分支单元中的第一反馈模块输出的第一消除信号和所述第四反馈模块输出的第四消除信号，生成第三信号传输至所述第一分支单元中的第一锁存器。
25.一个示例中，所述第二分支单元还包括：第五反馈模块；
26.所述第五反馈模块分别与所述第二分支单元中的第二锁存器和所述第二加法器连接，所述第五反馈模块，用于根据所述第二分支单元中的第二锁存器输出的第二采样信号生成第五消除信号，并将所述第五消除信号返回至所述第二加法器；
27.所述第二加法器，用于根据所述外部输入信号、所述第二分支单元中的第一反馈
模块输出的第一消除信号和所述第五反馈模块输出的第五消除信号，生成第四信号传输至所述第一分支单元中的第一锁存器。
28.一个示例中，所述第一反馈模块为有限长单位冲激响应滤波器。
29.第二方面，本技术提供一种接收机，包括如第一方面任一项所述的判决反馈均衡器。
30.第三方面，本技术提供一种芯片，包括如第一方面任一项所述的判决反馈均衡器。
31.本技术提供的判决反馈均衡器、接收机及芯片，在判决反馈均衡器中包括：加法单元以及n个分支单元；其中，所述分支单元包括：第一锁存器、第二锁存器以及第一反馈模块；所述第一锁存器分别与所述加法单元、所述第一反馈模块、和所述第二锁存器连接，所述第一锁存器用于在第一时钟信号的触发下，对所述加法单元传输的输出信号进行采样，得到第一采样信号；所述第一采样信号的幅度小于满摆幅值；所述第二锁存器用于在第二时钟信号的触发下，对所述第一采样信号进行放大处理，得到第二采样信号；所述第二采样信号的幅度等于所述满摆幅值；所述第一反馈模块和所述加法单元连接，所述第一反馈模块用于根据所述第一采样信号生成第一消除信号，并将所述第一消除信号返回至所述加法单元；所述加法单元，用于根据外部输入信号和所述第一消除信号，生成输出信号。本技术所提供的判决反馈均衡器中，第一锁存器所生成的第一采样信号的幅值大于其所接收到信号的幅值，但小于满摆幅，进而减少了第一锁存器输出第一采样信号的耗时，避免了相关技术中判决反馈均衡器接收高速传输的信号时，由于直接将信号幅值放大至满摆幅所导致的时序出错的现象。此外，由于第一锁存器仅将接收到的信号幅值放大一部分，信号幅度变化较小，进而可以减少后级回踢噪声(kickback noise)对第一锁存器以及加法单元的影响。并且，通过第一锁存器以及第一反馈模块对加法单元之前所接收到的信号进行采样处理，再将生成的消除信号反馈至加法单元，以便加法单元可以基于前期所接收到的信号对当前时刻下所接收到的信号进行串扰消除处理，进而确保可以准确的识别出接收到的信号。在分支单元中的第二锁存器也可以将第一锁存器输出的信号的幅值放大至满摆幅，以便所生成的信号可以供后续的数字电路使用。
附图说明
32.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
33.图1为本技术实施例提供的一种判决反馈均衡器的结构示意图；
34.图2为本技术实施例提供的第二种判决反馈均衡器的结构示意图；
35.图3为本技术实施例提供的第三种判决反馈均衡器的结构示意图；
36.图4为本技术实施例提供的第四种判决反馈均衡器的结构示意图；
37.图5为本技术实施例提供的第五种判决反馈均衡器的结构示意图；
38.图6为本技术实施例提供的第六种判决反馈均衡器的结构示意图；
39.图7为本技术实施例提供的第七种判决反馈均衡器的结构示意图。
40.通过上述附图，已示出本技术明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本技术构思的范围，而是通过参考特定实施例为本领域技术人员说明本技术的概念。
具体实施方式
41.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与本技术的一些方面相一致的装置和方法的例子。
42.目前，随着高速串行接口的广泛使用，在信号高速收发过程中，信号幅度的衰减随着信号传输速率的增加而增大，所造成的码间串扰(intersymbol interference，简称isi)也非常明显。为了消除码间串扰的影响，在数据接收端通常设置有判决反馈均衡器(decision feedback equalization，简称dfe)电路，判决反馈均衡器电路根据当前接收到的信号的判决结果，对后续接收后的信号中的干扰进行消减，进而减少先接收到的信号的拖尾对后续接收到的信号所造成的影响。
43.相关技术中，在判决反馈均衡器中设置有中间采用重置为零(reset-to-zero,简称rz)锁存器，该锁存器会将当前接收到的信号进行处理并生成满摆幅信号反馈给加法器，之后，加法器可以基于rz锁存器反馈的采样信号，对后续接收到的信号进行干扰消除处理。然而，在rz锁存器工作过程中，在时钟信号的驱动作用下，rz锁存器会将接收到信号幅度转换至满摆幅幅度，其中，满摆幅的幅值可以理解为判决均衡器电路的供电电源与判决均衡器电路接地端之间的压差值。
44.可以理解的是，在上述技术中，随着信号传输速率的不断增加，信号在传输过程中的幅值衰减也越来越大，rz锁存器在将接收到的信号的幅值放大至满摆幅所需的时间也越来越大，即加法器接收到采样信号的耗时也越来越长。当采样信号反馈至加法器的时间较长时，则无法满足1个单位间隔的要求，即，出现后续信号已经通过加法器的处理，而反馈的采样信号还未到达加法器的现象(即，时序出错现象)，进而无法实现利用先前判决的信号来消除后续信号的码间串扰的效果，导致判决反馈均衡器失效，即，上述判决反馈均衡器无法适用于高速传输信号的接收。
45.本技术提供的判决反馈均衡器、接收机及芯片，用以解决上述技术问题。
46.下面以具体地实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本技术的实施例进行描述。
47.图1为本技术实施例提供的一种判决反馈均衡器的结构示意图，如图1所示，判决反馈均衡器包括：加法单元以及n个分支单元；其中，分支单元包括：第一锁存器、第二锁存器以及第一反馈模块；第一锁存器分别与加法单元、第一反馈模块、和第二锁存器连接，第一锁存器用于在第一时钟信号的触发下，对加法单元传输的输出信号进行采样，得到第一采样信号；第一采样信号的幅度小于满摆幅值；第二锁存器用于在第二时钟信号的触发下，对第一采样信号进行放大处理，得到第二采样信号；第二采样信号的幅度等于满摆幅值；第一反馈模块和加法单元连接，第一反馈模块用于根据第一采样信号生成第一消除信号，并将第一消除信号返回至加法单元；加法单元，用于根据外部输入信号和第一消除信号，生成输出信号。
48.示例性地，本实施例中，在判决反馈均衡器中设置有一个加法单元，以及n个分支单元。其中，在每一分支单元中均包括有第一锁存器、第二锁存器以及第一反馈模块。其中，
n为分支单元的总个数，n为正整数。
49.其中，第一锁存器与加法单元连接，加法单元所接收到的高速传输信号可输入至加法单元中。第一锁存器可用于在第一时钟信号的触发下，对加法单元输出的输出信号进行采样处理，进而得到幅度小于满摆幅幅值的第一采样信号。其中，需要说明的是，第一锁存器可以为高电平触发，也可以为低电平触发，本技术中不做具体限制。与相关技术中类似，当第一锁存器为高电平触发时，若第一锁存器接收到的第一时钟信号的电平从低电平转换为高电平时，此时，第一锁存器的输出信号随着输入信号的变化而变化，且第一锁存器仅将输入信号的幅值放大为幅值小于满摆幅幅值的第一采样信号。当第一锁存器接收到的第一时钟信号的电平从高电平切换至低电平状态时，此时，第一锁存器所输出的信号保持不变。此处，具体工作原理可以参照相关技术中的描述，此处不再赘述。举例来说，在实际应用中，第一锁存器可以为模拟cml(current mode logic,电流模式逻辑)锁存器，可以将接收到的信号转换为幅值小于满摆幅的模拟信号(即，上述第一采样信号)。其中，满摆幅幅值即第二锁存器的供电端和接地端之间的电压差值，第二锁存器可以通过内部控制放大原理将其所接收到的信号的幅值放大直至放大后的幅值达到上述差值之后输出对应的信号。
50.此外，第一锁存器还与第一反馈模块连接，且第一反馈模块与加法单元连接。第一反馈模块在接收到第一锁存器输出的第一采样信号之后，可以根据第一采样信号生成第一消除信号，并将生成的第一消除信号传输至与其连接的加法单元，以便加法单元可以根据各分支单元反馈的第一消除信号对当前接收到的信号中的干扰进行消除，进而输出信号。举例来说，在实际应用中可以采用iir(infinite impulse response，无限脉冲响应)滤波器作为第一反馈模块，以便对第一采样信号进行滤波处理得到第一消除信号。
51.此外，本技术中还包括第二锁存器。其中，第二锁存器和第一锁存器连接，在第二时钟信号的触发下，第二锁存器可以对第一锁存器输出的第一采样信号进行放大处理，进而生成幅值为满摆幅的第二采样信号，即将信号恢复至满摆幅以便后续使用，即将n个分支单元各自生成的第二采样信号按照时序结合之后可作为判决反馈均衡器最终判决生成的信号。例如，当包括两个分支单元时，则此时一个分支单元输出的第二采样信号为奇时刻下的信号，而另一个分支单元输出的信号为偶时刻下输出的信号，则此时可以将上述两个第二采样信号按照时序先后结合起来，作为最终判决得到的信号。
52.并且，本技术中的分支单元的数量n的取值为正整数。当n的取值大于1时，各个分支单元中的第一锁存器可以对加法单元输出的不同位的信号进行处理，举例来说，当n的取值为2时，此时，两个分支单元中的第一锁存器可以分别针对输出信号中的奇数位信号和偶数位信号进行处理得到各自所对应的第一采样信号。
53.可以理解的是，本实施例所提供的判决反馈均衡器中，第一锁存器所生成的第一采样信号的幅值大于其所接收到信号的幅值，但小于满摆幅，进而减少了第一锁存器输出第一采样信号的耗时，避免了相关技术中判决反馈均衡器接收高速传输的信号时，由于直接将信号幅值放大至满摆幅所导致的时序出错的现象。此外，由于第一锁存器仅将接收到的信号幅值放大一部分，信号幅度变化较小，进而可以减少后级回踢噪声(kickback noise)对第一锁存器以及加法单元的影响。在分支单元中的第二锁存器也可以将第一锁存器输出的信号的幅值放大至满摆幅，以便所生成的信号可以供后续的数字电路使用。通过上述判决反馈均衡器的设计，使得判决反馈均衡器既可以适用于高速串行信号的接收，也
可以适用于低速信号。
54.需要说明的是，在一种可能的实现方式中，在一个分支单元中也可以设置多个第一锁存器依次对接收到的信号的幅值进行放大。
55.图2为本技术实施例提供的第二种判决反馈均衡器的结构示意图，如图2所示，在图1所示的结构示意图的基础上，本实施例中，所提供的分支单元中还包括：缓冲单元；缓冲单元包括多个依次连接的缓冲器(图中以两个缓冲器为例说明)；其中，第一锁存器和第二锁存器通过缓冲单元连接；第一反馈模块通过缓冲单元与第一锁存器连接；第一反馈模块连接至缓冲单元的反馈端；反馈端为多个依次连接的缓冲器中预设缓冲器的输出端；预设缓冲器为多个依次连接的缓冲器除最后一个缓冲器以外的其余缓冲器。
56.示例性地，本实施例中，在每一分支单元中还可以设置多个依次连接的缓冲器所组成的缓冲单元。其中，多个依次连接的缓冲器中的首个缓冲器可以与第一锁存器的输出端，且，多个依次连接的缓冲器中的最后一个缓冲器的输出端可以与第二锁存器的输入端连接，也就是说，第一锁存器和第二锁存器通过多个依次连接的缓冲器相连。并且，分支单元中的第一反馈模块可以选择任意一个预设缓冲器的输出端(即，缓冲单元的反馈端)进行连接，其中，预设缓冲器为多个依次连接的缓冲器中除最后一个缓冲器以外的缓冲器。进而，通过设置上述多个缓冲器，并且选择多个缓冲器中除最后一个缓冲器的输出端的其余缓冲器的输出端与第一反馈模块连接。通过设置多个缓冲器可以避免第二锁存器的回踢噪声对第一锁存器和加法单元的影响，也可以避免第一锁存器的回踢噪声对加法单元的影响，进而避免判决反馈均衡器受回踢噪声的影响导致所输出的信号不准确的现象。此外，由于第一锁存器并未直接将信号幅度放大至满摆幅，因此，可以避免锁存器在对信号进行采样放大时，耗时较长的问题。即，上述判决反馈均衡器的设计方法可以确保tsetup+tck2q+tdelay1+tdelay2+tdelay_adder《1ui。其中，tsetup表征第一锁存器的建立时间；tck2q表征第一锁存器传输信号时的延迟时间；tdelay1表征目标缓冲器传输信号时所需的延迟时间，其中，目标缓冲器为输出端与第一反馈模块连接的缓冲器以及该缓冲器和其所处分支单元中的第一锁存器之间连接的全部锁存器；tdelay2表征第一反馈模块在传输信号至加法单元所需的延迟时间；tdelay_adder表征加法单元进行去干扰处理所需要的延迟时间。
57.此外，在一些实施例中，所设置的缓冲器还可以具有放大功能，即，可以在一定程度上对其接收到的信号的幅值进行放大。在实际应用中，多个缓冲器可以选择模拟缓冲器，以对第一锁存器输出的模拟信号进行处理。
58.图3为本技术实施例提供的又一种判决反馈均衡器的结构示意图，如图3所示，在图1所示的结构示意图的基础上，分支单元还包括：第二反馈模块；第二反馈模块分别与第二锁存器和加法单元连接；第一时钟信号和第二时钟信号的相位相差360/n度；第二反馈模块，用于根据第二采样信号生成第二消除信号，并将第二消除信号返回至加法单元；加法单元，用于根据外部输入信号、第一消除信号和第二消除信号，生成输出信号。
59.示例性地，本实施例中，在分支单元中还可以设置第二反馈模块。其中，第二反馈模块可以和第二锁存器的输出端以及加法单元连接。第二反馈模块在接收到第二采样信号之后，会基于第二采样信号生成第二消除信号，并将得到的第二消除信号反馈至加法单元。此外，本实施例中，第二锁存器和第一锁存器所分别对应的第二时钟信号和第一时钟信号的相位相差360/n度，此时，当第一锁存器在第一时钟信号的触发下，输出信号随着输入信
号变化的过程中，第二锁存器此时在第二时钟信号的作用下输出保持不变，即，第二锁存器当前输出的信号仍为第一锁存器之前输出的信号，即，此时第一锁存器和第二锁存器输出的信号对应的是加法器在不同时刻下所输出的信号，其中，n为分支单元的总个数。
60.此时，将第二锁存器输出的信号通过第二反馈模块反馈至加法单元，并由加法单元根据第一消除信号和第二消除信号对当前信号进行干扰消除，相当于加法单元接收到的之前判决得到的多个信号来对当前的信号进行干扰消除操作，有利于提高判决反馈均衡器输出的信号的准确性。此外，第二时钟信号和第一时钟信号可以通过相位差来调节，对信号的占空比无要求。相比于通过控制时钟占空比来生成不同的时钟信号，通过时钟相位差来生成不同的时钟信号，可以实现时钟信号的精准控制，以确保锁存器触发时间的准确性。
61.在一些实施例中，图4为本技术实施例提供的第四种判决反馈均衡器的结构示意图。如图4所示，在图3所示的装置结构的基础上，分支单元还包括触发器以及第三反馈模块；其中，触发器分别与分支单元中的第二锁存器和第三反馈模块连接，触发器用于在第三时钟信号的触发下，对第二锁存器输出的第二采样信号进行采样，得到第三采样信号；第三时钟信号和第二时钟信号的相位相差360/n度；第三反馈模块，用于根据第三采样信号，生成第三消除信号，并将第三消除信号传输至加法单元；加法单元，用于根据外部输入信号、第一消除信号、第二消除信号和第三消除信号，生成输出信号，其中，n为分支单元的总个数。
62.示例性地，本实施例中，在上述图3所示的判决反馈均衡器的装置结构基础上，还可以设置有触发器以及第三反馈模块。其中，触发器用于在第三时钟信号的触发下，接收与触发器连接的第二锁存器输出的第二采样信号，并对第二采样信号进行采样，进而得到第三采样信号。此外，第三反馈模块和触发器连接，第三反馈模块可以接收触发器输出的第三采样信号，并根据第三采样信号生成第三消除信号。之后，第三反馈模块可以将生成的第三消除信号传输至与第三反馈模块连接的加法单元，以便加法单元可以根据接收到的第一消除信号、第二消除信号以及第三消除信号对当前接收到的信号(即外部输入信号)进行干扰消除处理。
63.此外，本技术中第三时钟信号和第二时钟信号之间的相位相差360/n度。并且，在分支单元中还可以设置多个触发器、与多个触发器一一对应的第三反馈模块。多个触发器依次串联连接，用于在各自对应的第三时钟信号的触发下，根据前一级的触发器输出的信号生成采样信号，并通过与其对应的第三反馈模块生成消除信号反馈至加法单元。此外，当分支单元中设置多个触发器时，此时，相邻两个触发器之间的时钟信号的相位差差值均为360/n。并且，多个触发器生成的信号的幅度均为满摆幅值。
64.可以理解的是，本实施例中，在分支单元中还可以进一步设置有触发器以及第三反馈模块，以便可以向加法单元中反馈之前所判决得到的多个时刻下所对应的信号，由于码间串扰通常是由于一个时刻下的信号的拖尾至后续一个或者多个时刻下所导致的，相比于图3中所提供的方案，本实施例中所提供的电路可以向加法单元反馈更多的不同时刻下的消除信号，以便加法单元可以基于多个时刻下的消除信号对其当前所接收到的信号进行码间串扰消除处理，有利于提高判决反馈均衡器消除码间串扰的能力。
65.在一些实施例中，当判决反馈均衡器中所包含的分支单元的数量为1时，此时，可以理解的是，第一锁存器、第二锁存器以及触发器所对应的接收到的时钟信号为同一时钟
信号，并且，上述第一锁存器、第二锁存器以及触发器反馈至加法单元的消除信号所对应的信号接收时刻为相邻时刻。
66.在一些实施例中，当判决反馈均衡器中所包含的分支单元的数量为2时，此时，可以分别将两个分支单元称为第一分支单元以及第二分支单元。为了令两个分支单元中的第一锁存器对不同时刻下的信号进行采样，此时，可以令第一分支单元的第一时钟信号和第二分支单元的第一时钟信号的相位相差180度，进而，两个第一锁存器可以分别对外部输入信号中的奇数位信号以及偶数位信号进行采样。
67.图5为本技术实施例提供的第五种判决反馈均衡器的结构示意图。在图2所示的判决反馈均衡器的结构示意图的基础上，本实施例中所提供的判决反馈均衡器中包括两个分支单元，即下述的第一分支单元以及第二分支单元。此外，本实施例中所提供的加法单元包括：第一加法器和第二加法器；其中，第一加法器分别与第一分支单元中的第一锁存器、第二分支单元中的第一反馈模块连接，第一加法器用于根据外部输入信号、第二分支单元中的第一反馈模块输出的第一消除信号，生成第一信号传输至第一分支单元中的第一锁存器；第二加法器分别与第二分支单元中的第一锁存器、第一分支单元中的第一反馈模块连接，第二加法器用于根据外部输入信号、第一分支单元中的第一反馈模块输出的第一消除信号，生成第二信号传输至第二分支单元中的第一锁存器。
68.示例性地，本实施例中，当判决反馈均衡器中包括第一分支单元和第二分支单元时，此时，对应的加法单元中也可以设置有第一加法器以及第二加法器。
69.其中，第一加法器与第一分支单元中的第一锁存器连接，且第一加法器还与第二分支单元中的第一反馈模块连接。具体地，第一加法器可以用于将接收外部输入信号减去第二分支单元中的第一反馈模块输出的第一消除信号(相当于外部输入信号的前一时刻的信号所对应消除信号)，进而得到第一信号。并将生成的第一信号传输至与第一加法器连接的第一分支单元中的第一锁存器。
70.第二加法器与第二分支单元中的第一锁存器连接，且第二加法器还与第一分支单元中的第一反馈模块连接。具体地，第二加法器可以用于将接收外部输入信号减去第一分支单元中的第一反馈模块输出的第一消除信号(相当于外部输入信号的前一时刻的信号所对应消除信号)，进而得到第二信号。并将生成的第二信号传输至与第二加法器连接的第二分支单元中的第一锁存器。
71.可以理解的是，本实施例中在加法单元中可以包括第一加法器以及第二加法器，第一加法器和第二加法器可以分别用于接收其所连接的分支单元以外的另一分支单元中的第一反馈模块，进而对当前接收到的信号进行干扰消除处理。
72.图6为本技术实施例提供的第六种判决反馈均衡器的结构示意图。在图5所示的判决反馈均衡器的结构示意图的基础上，本实施例中，第一分支单元中还包括第四反馈模块；第四反馈模块分别与第一分支单元中的第二锁存器和第一加法器连接，第四反馈模块，用于根据第一分支单元中的第二锁存器输出的第二采样信号生成第四消除信号，并将第四消除信号返回至第一加法器；第一加法器，用于根据外部输入信号、第二分支单元中的第一反馈模块输出的第一消除信号和第四反馈模块输出的第四消除信号，生成第三信号传输至第一分支单元中的第一锁存器。
73.示例性地，本实施例中，在上述图5所示的装置结构示意图的基础上，本实施例中，
第一分支单元中还设置有第四反馈模块。其中，第四反馈模块与第一分支单元中的第二锁存器连接，用于接收第二锁存器所输出的第二采样信号，并根据第二采样信号生成第四消除信号。此外，第四反馈模块还与第一加法器连接，以便第四反馈模块可以将生成的第四消除信号输出至第一加法器。之后，第一加法器可以在当前接收到的信号中减去所接收到的第一消除信号(该信号为第二分支单元中的第一反馈模块输出的)、第四消除信号，并生成第三信号，之后，将生成的第三信号传输至与第一加法器连接的第一分支单元中的第一锁存器中。可以理解的是，通过上述连接方式，第一加法器可以接收到当前输入信号的前两个时刻的信号所对应的消除信号，有利于提高判决反馈均衡器消除干扰的能力。
74.同样地，在第二分支单元中也可以设置第五反馈模块；其中，第五反馈模块分别与第二分支单元中的第二锁存器和第二加法器连接，第五反馈模块，用于根据第二分支单元中的第二锁存器输出的第二采样信号生成第五消除信号，并将第五消除信号返回至第二加法器；第二加法器，用于根据外部输入信号、第二分支单元中的第一反馈模块输出的第一消除信号和第五反馈模块输出的第五消除信号，生成第四信号传输至第一分支单元中的第一锁存器。
75.示例性地，第五反馈模块可以与第二分支单元中的第二锁存器连接，用于接收该第二锁存器所输出的第二采样信号，并根据第二采样信号生成第五消除信号。此外，第五反馈模块还与第二加法器连接，以便第五反馈模块可以将生成的第五消除信号输出至第二加法器。之后，第二加法器可以在当前接收到的信号中减去所接收到的第一消除信号(该信号为第一分支单元中的第一反馈模块输出的)、第五消除信号，并生成第四信号，之后，将生成的第四信号传输至与第二加法器连接的第二分支单元中的第一锁存器中。需要说明的是，图中第一分支单元中的第一时钟信号和第二时钟信号为相位相差180度的信号。且第二分支单元中的第一时钟信号和第二时钟信号为相位相差180度的信号，同时，第一分支单元中的第一时钟信号和第二分支单元中的第一时钟信号之间相位相差180度。即，第一分支单元中的第二时钟信号和第二分支单元中的第一时钟信号可以采用同一信号，第一分支单元中的第一时钟信号和第二分支单元中的第二时钟信号可以采用同一信号。
76.可以理解的是，通过上述连接方式，第二加法器可以接收到当前输入信号的前两个时刻的信号所对应的消除信号，有利于提高判决反馈均衡器消除干扰的能力。
77.在一些实施例中，在上述任一实施例的基础上，判决反馈均衡器中所设置的第一反馈模块可以采用有限长单位冲激响应(finite impulse response，简称fir)滤波器。可以理解的是，上述任一实施例所提供的其余反馈模块，例如，第二反馈模块、第三反馈模块等均可以采用fir滤波器。可以理解的是，相比于采用iir滤波器而言，fir滤波器具有较高的稳定性，进而有利于提高判决反馈均衡器的稳定性。
78.图7为本技术实施例提供的第七种判决反馈均衡器的结构示意图，在图6所示的装置的基础上，第一分支单元设置有第一触发器、第六反馈模块。第一触发器分别与第一分支单元中的第四反馈模块、第二锁存器、第六反馈模块连接。第六反馈模块还与第二加法器连接。此外，在第二分支单元中设置有第二触发器、第七反馈模块。第二触发器分别与第二分支单元中的第二锁存器、第五反馈模块以及第七反馈模块连接，第七反馈模块还与第一加法器连接。此外，第一分支单元中的第一时钟信号、第一分支单元中的第三时钟信号以及第二分支单元中的第二时钟信号可以为同一时钟信号。第二分支单元中的第一时钟信号、第
二分支单元中的第三时钟信号以及第一分支单元中的第二时钟信号可以为同一时钟信号。且上述两种信号为相位相差180度的信号。该电路的工作原理可以参照上述实施例中技术方案的描述，此处不再赘述。
79.本技术提供一种接收机，在该接收机中包括上述任一实施例所提供的判决反馈均衡器。
80.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由所附的权利要求书指出。
81.应当理解的是，本技术并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术的范围仅由所附的权利要求书来限制。

技术特征：
1.一种判决反馈均衡器，其特征在于，包括：加法单元以及n个分支单元；其中，所述分支单元包括：第一锁存器、第二锁存器以及第一反馈模块；所述第一锁存器分别与所述加法单元、所述第一反馈模块、和所述第二锁存器连接，所述第一锁存器用于在第一时钟信号的触发下，对所述加法单元传输的输出信号进行采样，得到第一采样信号；所述第一采样信号的幅度小于满摆幅值；所述第二锁存器用于在第二时钟信号的触发下，对所述第一采样信号进行放大处理，得到第二采样信号；所述第二采样信号的幅度等于所述满摆幅值；所述第一反馈模块和所述加法单元连接，所述第一反馈模块用于根据所述第一采样信号生成第一消除信号，并将所述第一消除信号返回至所述加法单元；所述加法单元，用于根据外部输入信号和所述第一消除信号，生成输出信号。2.根据权利要求1所述的判决反馈均衡器，其特征在于，所述分支单元还包括：缓冲单元；所述缓冲单元包括多个依次连接的缓冲器；其中，所述第一锁存器和所述第二锁存器通过所述缓冲单元连接；所述第一反馈模块通过所述缓冲单元与所述第一锁存器连接；所述第一反馈模块连接至所述缓冲单元的反馈端；所述反馈端为所述多个依次连接的缓冲器中预设缓冲器的输出端；所述预设缓冲器为所述多个依次连接的缓冲器除最后一个缓冲器以外的其余缓冲器。3.根据权利要求1所述的判决反馈均衡器，其特征在于，所述分支单元还包括：第二反馈模块；所述第二反馈模块分别与所述第二锁存器和所述加法单元连接；所述第一时钟信号和所述第二时钟信号的相位相差360/n度；所述第二反馈模块，用于根据所述第二采样信号生成第二消除信号，并将所述第二消除信号返回至所述加法单元；所述加法单元，用于根据外部输入信号、所述第一消除信号和所述第二消除信号，生成输出信号。4.根据权利要求3所述的判决反馈均衡器，其特征在于，所述分支单元还包括触发器以及第三反馈模块；所述触发器分别与所述分支单元中的第二锁存器和所述第三反馈模块连接，所述触发器用于在第三时钟信号的触发下，对所述第二锁存器输出的第二采样信号进行采样，得到第三采样信号；所述第三时钟信号和所述第二时钟信号的相位相差360/n度；所述第三反馈模块，用于根据所述第三采样信号，生成第三消除信号，并将所述第三消除信号传输至所述加法单元；所述加法单元，用于根据外部输入信号、所述第一消除信号、所述第二消除信号和所述第三消除信号，生成输出信号。5.根据权利要求1所述的判决反馈均衡器，其特征在于，所述分支单元的数量为2；两个分支单元中的第一分支单元的第一时钟信号和所述两个分支单元中的第二分支单元的第一时钟信号的相位相差180度。6.根据权利要求5所述的判决反馈均衡器，其特征在于，所述加法单元包括：第一加法器和第二加法器；其中，所述第一加法器分别与所述第一分支单元中的第一锁存器、所述第二分支单元中的第一反馈模块连接，所述第一加法器用于根据所述外部输入信号、所述第二分支单元
中的第一反馈模块输出的第一消除信号，生成第一信号传输至所述第一分支单元中的第一锁存器；所述第二加法器分别与所述第二分支单元中的第一锁存器、所述第一分支单元中的第一反馈模块连接，所述第二加法器用于根据所述外部输入信号、所述第一分支单元中的第一反馈模块输出的第一消除信号，生成第二信号传输至所述第二分支单元中的第一锁存器。7.根据权利要求6所述的判决反馈均衡器，其特征在于，所述第一分支单元中还包括第四反馈模块；所述第四反馈模块分别与所述第一分支单元中的第二锁存器和所述第一加法器连接，所述第四反馈模块，用于根据所述第一分支单元中的第二锁存器输出的第二采样信号生成第四消除信号，并将所述第四消除信号返回至所述第一加法器；所述第一加法器，用于根据所述外部输入信号、所述第二分支单元中的第一反馈模块输出的第一消除信号和所述第四反馈模块输出的第四消除信号，生成第三信号传输至所述第一分支单元中的第一锁存器。8.根据权利要求6所述的判决反馈均衡器，其特征在于，所述第二分支单元还包括：第五反馈模块；所述第五反馈模块分别与所述第二分支单元中的第二锁存器和所述第二加法器连接，所述第五反馈模块，用于根据所述第二分支单元中的第二锁存器输出的第二采样信号生成第五消除信号，并将所述第五消除信号返回至所述第二加法器；所述第二加法器，用于根据所述外部输入信号、所述第二分支单元中的第一反馈模块输出的第一消除信号和所述第五反馈模块输出的第五消除信号，生成第四信号传输至所述第一分支单元中的第一锁存器。9.根据权利要求1-8中任一项所述的判决反馈均衡器，其特征在于，所述第一反馈模块为有限长单位冲激响应滤波器。10.一种接收机，其特征在于，包括如权利要求1-9中任一项所述的判决反馈均衡器。11.一种芯片，其特征在于，包括如权利要求1-9中任一项所述的判决反馈均衡器。

技术总结
本申请提供的判决反馈均衡器、接收机及芯片，包括：加法单元以及N个分支单元；分支单元包括：第一锁存器、第二锁存器以及第一反馈模块；第一锁存器分别与加法单元、第一反馈模块、和第二锁存器连接，用于在第一时钟信号的触发下，对加法单元传输的输出信号进行采样，得到第一采样信号；第一采样信号的幅度小于满摆幅值；第二锁存器用于在第二时钟信号的触发下，对第一采样信号进行放大处理，得到第二采样信号；第一反馈模块和加法单元连接，用于根据第一采样信号生成第一消除信号，并将第一消除信号返回至加法单元；加法单元，用于根据外部输入信号和第一消除信号，生成输出信号。本申请所提供的判决反馈均衡器可适用于高速串行信号传输电路。号传输电路。号传输电路。


技术研发人员：孙欣茁 林长龙
受保护的技术使用者：龙芯中科技术股份有限公司
技术研发日：2023.07.18
技术公布日：2023/10/11