一种屏蔽栅功率器件及其制备方法与流程

1.本发明属于半导体集成电路制造领域，涉及一种屏蔽栅沟槽功率器件及其制备方法。


背景技术：

2.在功率mosfet器件中，由于屏蔽栅沟槽mosfet比传统沟槽mosfet具有更低的导通电阻、更快的开关速度等优点，受到越来越多的重视。为了提高器件的耐压能力以及降低器件的内阻，多种结构的屏蔽栅沟槽mosfet相继出现，如图1所示，为上下结构的屏蔽栅沟槽mosfet的沟槽结构的剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅导电层014、栅介质层015、层间介质层016以及源级接触孔017。
3.在公开号为cn115799307a的专利中，研发人员提出可以在栅导电层和屏蔽栅层之间制备空气腔体作为隔离层，由于空气具有由于空气具有很好的隔离耐压效果，且介电常数非常低，在确保器件的源漏间耐压的基础上，即可以显著提高器件的栅源间耐压，又可以大大降低栅源寄生电容cgs，从而提高器件的开关速度，降低开关损耗。
4.但是在一些特殊的应用场景或为了降低成本考虑，屏蔽栅沟槽mosfet结构中无法通过设置空气腔来解决这一问题，介电层整体包围栅屏蔽层，因此迫使研发人员需要从其他角度考虑降低栅源寄生电容cgs。


技术实现要素：

5.鉴于上述现有技术的不足，本发明的目的在于提供一种屏蔽栅功率器件及其制备方法，旨在解决现有技术中的屏蔽栅沟槽mosfet由于在栅极和屏蔽栅极之间设置隔离介质层进行隔离，而导致的栅源之间产生寄生电容cgs，从而大大影响了器件的开关性能的问题。
6.第一方面，本发明提供一种屏蔽栅功率器件，包括：半导体层；沟槽，位于所属半导体层内；屏蔽栅极，位于所述沟槽内，所述屏蔽栅极的上表面低于所述沟槽的顶面；栅极，位于所述沟槽内，且位于所述屏蔽栅极的上方，与所述屏蔽栅极具有间距；所述栅极包括至少2个水平方向设置的子栅极。
7.本发明的屏蔽栅功率器件，通过将栅极的结构改成至少2个水平方向间隔设置子栅极，减小了栅极和屏蔽栅极间的相对面积，从而减小极板间电容cgs，输入电容减小，开关速度加快，损耗降低。
8.在其中一个实施例中，所述栅极包括2个子栅极。
9.在其中一个实施例中，所述子栅极均匀或不均匀布置。
10.在其中一个实施例中，所述子栅极在竖直方向的投影面积与所述屏蔽栅极在竖直的投影面积的交叠部分面积趋于0。
11.另一方面，本发明还提供了一种屏蔽栅功率器件的制备方法，包括：提供半导体层；
于所述半导体层内形成沟槽；于所述沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面低于所述沟槽的顶面；其特征在于，于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极。
12.本发明的屏蔽栅功率器件的制备方法，通过将栅极的结构改成至少2个水平方向间隔设置子栅极，减小了栅极和屏蔽栅极间的相对面积，从而减小极板间电容cgs，输入电容减小，开关速度加快，损耗降低。
13.在其中一个实施例中，于所述沟槽内形成屏蔽栅极之前还包括：于所述半导体层的上表面所述沟槽的侧壁及底部形成场氧化材料层；所述屏蔽栅极形成于所述场氧化材料层远离所述半导体层的表面；于所述沟槽内形成屏蔽栅极之后还包括：于所述屏蔽栅极上面填充场氧化材料层；去除位于所述半导体层的上表面的场氧化材料层，以得到场氧化层，所述场氧化层包覆所述屏蔽栅极并且于所述半导体层上表面平齐。
14.在其中一个实施例中，于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极：去除所述场氧化层远离沟槽底部的部分材料以使得所述场氧化层高度低于所述半导体层上表面；于所述半导体层的上表面所述沟槽的侧壁及底部形成栅氧化层；于被去除部分材料的所述场氧化层上形成栅极，所述栅极的上表面低于所述沟槽的顶面；对所述栅极进行光刻和刻蚀，形成至少2个水平方向间隔设置的子栅极具体包括；于所述子栅极的间隔间填充场氧化材料层。
15.在其中一个实施例中，被去除部分材料的所述场氧化层仍然包覆所述屏蔽栅极。
16.在其中一个实施例中，于被去除部分材料的所述场氧化层上形成栅极具体包括：淀积形成栅极材料层，回刻所述栅极材料层以得到所述栅极。
附图说明
17.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，而不是全部实施例。对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
18.图1为现有的一种屏蔽栅沟槽mosfet的截面结构示意图；图2为本发明一实施例中屏蔽栅功率器件的结构示意图；图3为本发明一实施例中提供的屏蔽栅功率器件的制备方法的流程图；图4-图11为本发明的一个实施例提供的经过屏蔽栅功率器件的制备方法步每一步骤后的结构示意图。
具体实施方式
19.为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
20.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
21.应当明白，当元件或层被称为
“ꢀ
在...上”、
“ꢀ
与...相邻”、
“ꢀ
连接到”或
“ꢀ
耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为
“ꢀ
直接在...上”、
“ꢀ
与...直接相邻”、
“ꢀ
直接 连接到”或
“ꢀ
直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺 杂类型可以为p型。
22.空间关系术语例如
“ꢀ
在 ...下”、
“ꢀ
在 ...下面”、
“ꢀ
下面的”、
“ꢀ
在 ...之下”、
“ꢀ
在 ...之上”、
“ꢀ
上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同 取向。例如，如果附图中的器件翻转，描述为
“ꢀ
在其它元件下面”或
“ꢀ
在其之下”或
“ꢀ
在其下”元件或特征将取向为在其它元件或特征
“ꢀ
上”。因此，示例性术语
“ꢀ
在 ...下面”和
“ꢀ
在 ...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
23.在此使用时，单数形式的
“ꢀ
一”、
“ꢀ
一个”和
“ꢀ
所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语
“ꢀ
组成”和/或
“ꢀ
包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语
“ꢀ
和/或”包括相关所列项目的任何及所有组合。
24.下面以具体的实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
25.在功率mosfet器件中，由于屏蔽栅沟槽mosfet比传统沟槽mosfet具有更低的导通电阻、更快的开关速度等优点，受到越来越多的重视。为了提高器件的耐压能力以及降低器件的内阻，多种结构的屏蔽栅沟槽mosfet相继出现，如图1所示，为上下结构的屏蔽栅沟槽mosfet的沟槽结构的剖面结构示意图，包括半导体层01、沟槽011、介电层012、屏蔽栅层013、栅导电层014、栅介质层015、层间介质层016以及源级接触孔017。
26.在公开号为cn115799307a的专利中，研发人员提出可以在栅导电层和屏蔽栅层之
间制备空气腔体作为隔离层，由于空气具有由于空气具有很好的隔离耐压效果，且介电常数非常低，在确保器件的源漏间耐压的基础上，即可以显著提高器件的栅源间耐压，又可以大大降低栅源寄生电容cgs，从而提高器件的开关速度，降低开关损耗。
27.但是在一些特殊的应用场景或为了降低成本考虑，屏蔽栅沟槽mosfet结构中未设置隔离层，而是整个介电层整体包围栅屏蔽层，因此迫使研发人员需要从其他角度考虑降低栅源寄生电容cgs。
28.基于现有技术存在的问题，本发明实施例提供一种屏蔽栅沟槽功率器件制备方法及屏蔽栅沟槽功率器件。
29.在一个实施例中，请参阅图2，本发明提供了一种屏蔽栅功率器件，该屏蔽栅功率器件包括：半导体层20；沟槽21，位于所属半导体层20内；屏蔽栅极23，位于所述沟槽21内，所述屏蔽栅极23的上表面低于所述沟槽21的顶面；栅极25，位于所述沟槽21内，且位于所述屏蔽栅极23的上方，与所述屏蔽栅极23具有间距；所述栅极25包括至少2个水平方向设置的子栅极251。
30.本发明的屏蔽栅功率器件，通过将栅极25的结构改进为包含至少2个水平方向间隔设置的子栅极251，减小了栅极25和屏蔽栅极23间的相对面积，从而减小极板间电容cgs，输入电容减小，开关速度加快，损耗降低。
31.作为示例，所述半导体层20可以为至少一层的掺杂层，譬如，以为至少一层的外延掺杂层；此时，所述半导体层20可以形成于衬底（未示出）上。当然，在其他示例中，所述半导体层20也可以为掺杂衬底。需要说明的是，所述半导体层20中的掺杂浓度范围可以根据实际情况进行设置，此处不做限定。
32.作为示例，所述半导体层20的材料可以包括但不仅限于硅、硅锗、碳化硅、氮化镓或其他适合的半导体材料等等。
33.作为示例，所述沟槽21的深度小于所述半导体层20的厚度。
34.作为示例，所述子栅极251的数量可以根据实际需要进行设置，可以为2个、3个、4个或更多个等等。
35.请继续参阅图2，在其中一个实施例中，所述子栅极251均匀布置，在其他实施例中所述子栅极251也可以不均匀布置。
36.作为示例，在本发明一个实施例中，子栅极251在竖直方向的投影面积与所述屏蔽栅极23在竖直的投影面积的交叠部分面积趋于0。从两极板间电容公式c=εrs/4πkd 可以看出，平板间电容跟两极板间的相对面积成正比，跟两极板的距离成反比。设置断开栅极25以形成多个子栅极251，可以看成是减小了两极板间的相对面积，从而减小极板间电容。器件输入电容包含cgs和cgd，输入电容大小影响栅极电容的充放电时间，即影响栅极开关速度。cgs越小，输入电容越小，开关速度越快，损耗也会降低。
37.在本发明另一个实施例中，请参阅图3，还提供了一种屏蔽栅功率器件的制备方法，包括：s10：提供半导体层；s20：于所述半导体层内形成沟槽；s30：于所述沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面低于所述沟槽的顶面；其特征在于，
s40：于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极。
38.本发明的屏蔽栅功率器件的制备方法，通过将栅极的结构改成至少2个水平方向间隔设置子栅极，减小了栅极和屏蔽栅极间的相对面积，从而减小极板间电容cgs，输入电容减小，开关速度加快，损耗降低。
39.作为示例，步骤s10和s20请参照图4和图5，通过在半导体层20上，涂覆掩膜层30，并通过图案化手段例如光刻和刻蚀形成如图5所示的沟槽21。
40.作为示例，所述半导体层20可以为至少一层的掺杂层，譬如，以为至少一层的外延掺杂层；此时，所述半导体层20可以形成于衬底（未示出）上。当然，在其他示例中，所述半导体层20也可以为掺杂衬底。需要说明的是，所述半导体层20中的掺杂浓度范围可以根据实际情况进行设置，此处不做限定。
41.作为示例，所述半导体层20的材料可以包括但不仅限于硅、硅锗、碳化硅、氮化镓或其他适合的半导体材料等等。
42.在步骤s30于所述沟槽内形成屏蔽栅极之前还包括：s21于所述半导体层的上表面所述沟槽的侧壁及底部形成场氧化材料层；其中，所述屏蔽栅极形成于所述场氧化材料层远离所述半导体层的表面；在步骤s30于所述沟槽内形成屏蔽栅极之后还包括：s31于所述屏蔽栅极上面填充场氧化材料层,去除位于所述半导体层的上表面的场氧化材料层，以得到场氧化层，所述场氧化层包覆所述屏蔽栅极并且于所述半导体层上表面平齐。
43.作为示例，上述步骤s21可以参考图6，可选的，可以使用hdp工艺沉淀场氧化材料层40；步骤s30可以参考图7，图中屏蔽栅极23通过化学气相沉积或其他方式形成；步骤s31可以参考图8和图9，其中在去除部分的场氧化材料层40后，形成了场氧化层22。
44.可选的，可以使用hdp工艺沉淀场氧化材料层，可以通过cmp化学机械研磨去除位于所述半导体层的上表面的场氧化材料层。
45.在其中一个实施例中，步骤s40于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极具体包括：s401去除所述场氧化层远离沟槽底部的部分材料以使得所述场氧化层高度低于所述半导体层上表面；作为示例，被去除部分材料的所述场氧化层仍然包覆所述屏蔽栅极。
46.s402于所述半导体层的上表面所述沟槽的侧壁及底部形成栅氧化层；s403于被去除部分材料的所述场氧化层上形成栅极，所述栅极的上表面低于所述沟槽的顶面；在其中一个可选的实施例中，s403于被去除部分材料的所述场氧化层上形成栅极具体包括：s4031淀积形成栅极材料层，回刻所述栅极材料层以得到所述栅极。具体的，栅极表面稍低于硅表面。
47.s404对所述栅极进行光刻和刻蚀，形成至少2个水平方向间隔设置的子栅极；可选的的，子栅极可以均匀或不均匀间隔设置，子栅极的数量也可以是2个、3个、4个或更多个。
48.s405于所述子栅极的间隔间填充场氧化材料层。
49.具体的，在填充完成后，还需要进行回刻以去处半导体层上表面的部分场氧化层和沟槽内的栅极和场氧化层上表面的部分材料。
50.参考图10-图11，上述s40及具体步骤中，形成了栅极25，并进一步被分割为多个子栅极251，子栅极251可以是2个、3个、4个或更多。
51.后续制程还包括p body implant，n plus implant，ild淀积，ct光刻，铝层淀积，铝层光刻，钝化层淀积，钝化层光刻，与常规制程大同小异，不予赘述。
52.最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

技术特征：
1.一种屏蔽栅功率器件，包括：半导体层；沟槽，位于所属半导体层内；屏蔽栅极，位于所述沟槽内，所述屏蔽栅极的上表面低于所述沟槽的顶面；栅极，位于所述沟槽内，且位于所述屏蔽栅极的上方，与所述屏蔽栅极具有间距；其特征在于，所述栅极包括至少2个水平方向间隔设置的子栅极。2.根据权利要求1所述的屏蔽栅功率器件，其特征在于，所述栅极包括2个所述子栅极。3.根据权利要1所述的屏蔽栅功率器件，其特征在于，所述子栅极均匀或不均匀布置。4.根据权利要1所述的屏蔽栅功率器件，其特征在于，所述子栅极在竖直方向的投影面积与所述屏蔽栅极在竖直的投影面积的交叠部分面积趋于0。5.一种屏蔽栅功率器件的制备方法，包括：提供半导体层；于所述半导体层内形成沟槽；于所述沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面低于所述沟槽的顶面；其特征在于，于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极。6.根据权利要求5所述的屏蔽栅功率器件的制备方法，其特征在于，于所述沟槽内形成屏蔽栅极之前还包括：于所述半导体层的上表面所述沟槽的侧壁及底部形成场氧化材料层；所述屏蔽栅极形成于所述场氧化材料层远离所述半导体层的表面；于所述沟槽内形成屏蔽栅极之后还包括：于所述屏蔽栅极上面填充场氧化材料层；去除位于所述半导体层的上表面的场氧化材料层，以得到场氧化层，所述场氧化层包覆所述屏蔽栅极并且于所述半导体层上表面平齐。7.根据权利要求6所述的屏蔽栅功率器件的制备方法，其特征在于，于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极的上方，分割所述栅极形成至少2个水平方向间隔设置的子栅极具体包括：去除所述场氧化层远离沟槽底部的部分材料以使得所述场氧化层高度低于所述半导体层上表面；于所述半导体层的上表面所述沟槽的侧壁及底部形成栅氧化层；于被去除部分材料的所述场氧化层上形成栅极，所述栅极的上表面低于所述沟槽的顶面；对所述栅极进行光刻和刻蚀，形成至少2个水平方向间隔设置的子栅极；于所述子栅极的间隔间填充场氧化材料层。8.根据权利要求7所述的屏蔽栅功率器件的制备方法，其特征在于，被去除部分材料的所述场氧化层仍然包覆所述屏蔽栅极。9.根据权利要求7所述的屏蔽栅功率器件的制备方法，其特征在于，于被去除部分材料的所述场氧化层上形成栅极具体包括：
淀积形成栅极材料层，回刻所述栅极材料层以得到所述栅极。

技术总结
本发明提供了一种屏蔽栅功率器件及制备方法，该屏蔽栅功率器件包括：半导体层20；沟槽21，位于所属半导体层20内；屏蔽栅极23，位于所述沟槽21内，所述屏蔽栅极23的上表面低于所述沟槽21的顶面；栅极25，位于所述沟槽21内，且位于所述屏蔽栅极23的上方，与所述屏蔽栅极23具有间距；所述栅极25包括至少2个水平方向设置的子栅极251。本发明的屏蔽栅功率器件，通过将栅极25的结构改进为包含至少2个水平方向间隔设置的子栅极251，减小了栅极25和屏蔽栅极23间的相对面积，从而减小极板间电容Cgs，输入电容减小，开关速度加快，损耗降低。损耗降低。损耗降低。


技术研发人员：高学 柴展 罗杰馨
受保护的技术使用者：上海功成半导体科技有限公司
技术研发日：2023.07.17
技术公布日：2023/10/11