埋层碳化硅器件及其制造方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种埋层碳化硅器件及其制造方法。


背景技术：

2.由于碳化硅材料优越的物理特性，碳化硅功率器件得到了广泛研究和应用。其高温大功率电子器件具备输入阻抗高、开关速度快、工作频率高、耐高温高压等优点，在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛应用。
3.然而，由于碳化硅(sic)与二氧化硅(sio2)材料特殊的界面特性，受限于器件反型层沟道的电子迁移率，中低压碳化硅mosfet的比导通电阻较高，导致碳化硅器件阈值电压漂移及阈值电压过低，且碳化硅器件的电流能力不足的问题。


技术实现要素：

4.本发明的主要目的在于提供一种埋层碳化硅器件及其制造方法，旨在解决现有的碳化硅器件比导通电阻过高，导致阈值电压过低和电流能力不足的问题。
5.为实现上述目的，本发明提供一种埋层碳化硅器件的制造方法，包括以下步骤：
6.制备n型sic衬底并在所述n型sic衬底上生长n型sic形成漂移区；
7.在所述漂移区的顶部刻蚀形成多个间隔设置的凹槽；
8.在各所述凹槽内生长n型sic形成n+区，其中，任意相邻的两个所述n+区之间形成间隔部；
9.在所述漂移区的顶部生长与所述漂移区浓度相同的n型sic形成n-区；
10.在所述n-区上对应各所述间隔部的位置注入掺al的sic形成pw区；
11.在各所述pw区内注入掺n的sic形成两个间隔设置的n型欧姆接触区，并在各所述pw区内注入掺al的sic形成p型欧姆接触区，获得中间器件，其中，所述p型欧姆接触区位于两个所述n型欧姆接触区之间并与两个所述n型欧姆接触区接触；
12.氧化激活所述中间器件，并在所述n-区上生长一层sio2层；
13.制备源电极、栅电极和漏电极，获得所述埋层碳化硅器件。
14.优选地，所述制备n型sic衬底并在所述n型sic衬底上生长n型sic形成漂移区的步骤包括：
15.通过浓度为1e18/cm
3-1e19/cm3的n型sic生长形成所述n型sic衬底；
16.通过浓度为1e15/cm
3-1e17/cm3的n型sic生长形成厚度为9.5μm～13μm的所述漂移区。
17.优选地，所述在所述漂移区的顶部生长与所述漂移区浓度相同的n型sic形成n-区的步骤包括：
18.通过浓度为1e15/cm
3-1e17/cm3的n型sic生长厚度为0.5μm～1μm的所述n-区，其中，所述n-区覆盖各所述n+区和各所述凹槽。
19.优选地，所述在所述漂移区的顶部刻蚀形成多个间隔设置的的凹槽的步骤包括：
20.通过光刻工艺在所述漂移区的顶部图形化获得多个间隔设置的刻蚀区；
21.将各所述刻蚀区对应的所述漂移区刻蚀，形成所述凹槽，其中，所述凹槽的深度为0.7μm～3μm，所述凹槽的横截面形状为矩形、三角形或梯形。
22.优选地，所述在各所述凹槽内生长n型sic形成n+区的步骤包括：
23.在所述漂移区上通过浓度为3e16/cm
3-2e17/cm3的n型sic获得过渡层，其中，所述过渡层填满各所述凹槽；
24.刻蚀外露于各所述凹槽的所述过渡层，获得所述n+区，其中，所述n+区的顶部与所述漂移区的顶部平齐。
25.优选地，所述在所述n-区上对应各所述间隔部的位置注入掺al的sic形成pw区的步骤包括：
26.通过光刻工艺在所述n-区上图形化获得多个间隔设置的第一注入区，其中，多个所述第一注入区一一对应的设置在多个所述间隔部的上方；
27.在各所述第一注入区内注入浓度为1e17/cm
3-3e18/cm3的掺al的sic，形成所述pw区，其中，所述pw区的底部与所述n+区的顶部平齐。
28.优选地，所述在各所述pw区内注入掺n的sic形成两个间隔设置的n型欧姆接触区，并在各所述pw区内注入掺al的sic形成p型欧姆接触区，获得中间器件的步骤包括：
29.通过光刻工艺在各所述pw区上图形化获得第三注入区和两个第二注入区，其中，所述第三注入区位于两个所述第二注入区之间，且所述第三注入区的两侧分别与两个所述第二注入区接触；
30.在各所述第二注入区上注入浓度为1e18/cm
3-3e21/cm3的掺n的sic，形成所述n型欧姆接触区；
31.在各所述第三注入区上注入浓度为1e18/cm
3-3e21/cm3的掺al的sic，形成所述p型欧姆接触区，获得所述中间器件。
32.优选地，所述氧化激活所述中间器件，并在所述n-区上生长一层sio2层的步骤包括：
33.将所述中间器件放入高温炉管中；
34.利用1800℃的温度对所述中间器件的杂质进行氧化激活；
35.通过1700℃～1900℃的温度对所述中间器件氧化200min～300min，以生长一层50nm～500nm厚的sio2层。
36.优选地，所述制备源电极、栅电极和漏电极，获得所述埋层碳化硅器件的步骤包括：
37.在所述sio2层上沉积电阻率小于20ohm/sq的多晶硅层；
38.刻蚀所述多晶硅层以将各所述pw区上的所述n型欧姆接触区和所述p型欧姆接触区露出，获得多个所述栅电极；
39.在所述栅电极上沉积4000apsg+2000asin形成绝缘介质层；
40.刻蚀所述绝缘介质层以将各所述pw区上的所述n型欧姆接触区和所述p型欧姆接触区露出，其中，刻蚀后的所述绝缘介质层将各所述栅电极包裹；
41.在所述栅电极上沉积4μm厚的ti、tin或alsi获得源电极；
42.通过背金工艺沉积形成漏电极。
43.为实现上述目的，本发明还提供一种埋层碳化硅器件，通过上述的埋层碳化硅器件的制造方法制成，包括依次层叠设置的漏电极、n型sic衬底、漂移区、sio2层、栅电极和源电极，其中，所述漂移区内间隔设置有多个n+区，任意相邻的两个所述n+区之间形成间隔部，所述漂移区内还间隔设置有多个pw区，所述pw区的数量与所述间隔部的数量一致且一一对应的设置在所述间隔部的上方，各所述pw区内包括两个间隔设置的n型欧姆接触区和位于两个所述n型欧姆接触区之间的p型欧姆接触区，所述p型欧姆接触区的两侧分别与两个所述n型欧姆接触区接触，所述栅电极上形成有多个间隔设置的避让槽，各所述避让槽对应设置在各所述pw区的上方并连通至所述sio2层，所述栅电极上形成有绝缘介质层，所述绝缘介质层将所述栅电极覆盖。
44.在本发明的技术方案中，在多个pw区之间的jfet区域下方(即间隔部)设置埋层结构和高浓度n+区结构，来将电流集中于jfet区域下方，并降低其损耗，从而提高了埋层碳化硅器件的电子迁移率，降低了其比导通电阻；在埋层碳化硅器件导通时，电子电流经沟道反型层、积累层及jfet区域下方的n+区流向漏极，由于n+区不会被耗尽，低压导通时，该区域的电位与漏极电压保持线性相关。由于栅极下方电子积累层低的电阻，加载在反型层沟道上的电压完全由n+区的电位支配而不受n+区与pw区之间的结型场效应晶体管效应(jfet效应)影响，因此导通时，反型层沟道上的电压相比于普通平面栅mosfet更高，提高了埋层碳化硅器件的阈值电压和电流能力。
附图说明
45.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
46.图1为本发明一实施例埋层碳化硅器件的制造方法的流程图；
47.图2为本发明一实施例例埋层碳化硅器件的制造方法的步骤s200的流程图；
48.图3为本发明一实施例例埋层碳化硅器件的制造方法的步骤s300的流程图；
49.图4为本发明一实施例例埋层碳化硅器件的制造方法的步骤s500的流程图；
50.图5为本发明一实施例例埋层碳化硅器件的制造方法的步骤s800的流程图；
51.图6为本发明一实施例例埋层碳化硅器件对应步骤s200的结构示意图；
52.图7为本发明一实施例例埋层碳化硅器件对应步骤s300的结构示意图；
53.图8为本发明一实施例例埋层碳化硅器件对应步骤s500的结构示意图；
54.图9为本发明一实施例例埋层碳化硅器件对应步骤s700的结构示意图；
55.图10为本发明一实施例例埋层碳化硅器件的结构示意图。
56.附图标号说明：
57.标号名称标号名称1埋层碳化硅器件51n型欧姆接触区10n型sic衬底52p型欧姆接触区20漂移区60源电极21凹槽61栅电极
30n+区62漏电极31间隔部63绝缘介质层40n-区70sio2层50pw区
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58.本发明目的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
59.下面将结合本实施例中的附图，对本实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
60.需要说明，本实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
61.另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
62.在本发明中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
63.另外，本发明各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
64.本发明提出一种埋层碳化硅器件的制造方法。
65.请结合图1和图6-10，本实施例的埋层碳化硅器件的制造方法，包括以下步骤：
66.s100：制备n型sic衬底并在所述n型sic衬底上生长n型sic形成漂移区；
67.n型sic衬底10和漂移区20的浓度不同，n型sic衬底10作为支撑结构及背面电极引出，n型sic衬底10的浓度要大于漂移区20的浓度，可以理解地，漂移区20也为n-区40；
68.s200：在所述漂移区的顶部刻蚀形成多个间隔设置的凹槽；
69.刻蚀多个形状一致且间隔设置的凹槽21，便于后续步骤填充浓掺sic制备n+区30；
70.s300：在各所述凹槽内生长n型sic形成n+区，其中，任意相邻的两个所述n+区之间形成间隔部；
71.生长n型sic填满各凹槽21，且n+区30的顶部需要与凹槽21的槽口平齐；
72.s400：在所述漂移区的顶部生长与所述漂移区浓度相同的n型sic形成n-区；
73.在漂移区20的顶部生长与所述漂移区浓度相同的n型sic形成n-区40，n-区40将n+
区30遮挡，可以理解地，漂移区20本身也为n-区40，可以看做为了在n-区40内形成n+区30，将n-区40分为两段制成；
74.s500：在所述n-区上对应各所述间隔部的位置注入掺al的sic形成pw区；
75.通过离子注入工艺注入掺al的sic形成p型阱区(pw区50)；
76.s600：在各所述pw区内注入掺n的sic形成两个间隔设置的n型欧姆接触区，并在各所述pw区内注入掺al的sic形成p型欧姆接触区，获得中间器件，其中，所述p型欧姆接触区位于两个所述n型欧姆接触区之间并与两个所述n型欧姆接触区接触；
77.每个pw区50内均有两个n型欧姆接触区51和一个p型欧姆接触区525，两个n型欧姆接触区1分别位于p型欧姆接触区52的两侧，以形成电流通路；
78.s700：氧化激活所述中间器件，并在所述n-区上生长一层sio2层；
79.氧化激活中间器件中各层的杂质，掺杂的杂质在初始状态下不一定是活性的，需要通过高温氧化来激活这些杂质，使其成为有效的载流子，以增加半导体材料的导电性能；
80.s800：制备源电极、栅电极和漏电极，获得所述埋层碳化硅器件。
81.在本发明的技术方案中，在多个pw区50之间的jfet区域下方(即间隔部31)设置埋层结构和高浓度n+区30结构，来将电流集中于jfet区域下方，并降低其损耗，从而提高了埋层碳化硅器件1的电子迁移率，降低了其比导通电阻；在埋层碳化硅器件1导通时，电子电流经沟道反型层、积累层及jfet区域下方的n+区30流向漏极，由于n+区30不会被耗尽，低压导通时，该区域的电位与漏极电压保持线性相关。由于栅极下方电子积累层低的电阻，加载在反型层沟道上的电压完全由n+区30的电位支配而不受n+区30与pw区50之间的结型场效应晶体管效应(jfet效应)影响，因此导通时，反型层沟道上的电压相比于普通平面栅mosfet更高，提高了埋层碳化硅器件1的阈值电压和电流能力。
82.在一实施例中，步骤s100包括：
83.s110：通过浓度为1e18/cm
3-1e19/cm3的n型sic生长形成所述n型sic衬底；
84.s120：通过浓度为1e15/cm
3-1e17/cm3的n型sic生长形成厚度为9.5μm～13μm的所述漂移区。
85.n型sic衬底10的浓度要高于漂移区20的浓度，漂移区20的主要作用是传输电流，因此需要具有较高的电导性和较高的电子迁移率，以实现高电流承载能力。而n型sic衬底10的主要作用是提供电压承受能力和支撑结构，因此需要具有较高的耐压能力。通过将衬底10和漂移区20设置不同的掺杂浓度，可以帮助均匀分布电场，减少击穿风险，漂移区20的厚度为9.5μm～13μm时，可以提供更大的击穿电场强度，从而增强器件的电压承受能力，还会使得漂移区20具有较低的电阻，从而减少电流在漂移区20中的损耗。
86.进一步地，步骤s400包括：
87.s410：通过浓度为1e15/cm
3-1e17/cm3的n型sic生长厚度为0.5μm～1μm的所述n-区，其中，所述n-区覆盖各所述n+区和各所述凹槽。
88.n-区40的浓度与漂移区20的浓度相同且作用都是传输电流，n-区40和漂移区20本质上是一体的，可以理解为将漂移区20分为两段制备，以在漂移区20中间开槽制备n+区30，当凹槽21内的n+区30制备完成后，再次通过浓度为1e15/cm
3-1e17/cm3的n型sic生长形成n-区40以将n+区30完全覆盖，n-区40的厚度为0.5μm～1μm，便于后续在n-区40内注入p型杂质制备pw区50。
89.请结合图2和图6，在一实施例中，步骤s200包括：
90.s210：通过光刻工艺在所述漂移区的顶部图形化获得多个间隔设置的刻蚀区；
91.通过ebl工艺或duv工艺，在漂移区20顶部涂布一层光刻胶，并将预设位置处的光刻胶去除，以露出其下方的漂移区20，预设区域为多个，且间隔设置
92.s220：将各所述刻蚀区对应的所述漂移区刻蚀，形成所述凹槽，其中，所述凹槽的深度为0.7μm～3μm，所述凹槽的横截面形状为矩形、三角形或梯形。通过等离子刻蚀工艺将预设区域下方的漂移区20刻蚀形成凹槽21，凹槽21的横截面形状为矩形、三角形或梯形，可以均匀电场分布和提高电流均匀性，同时形状简单便于刻蚀。
93.请结合图3和图7，进一步地，步骤s300包括：
94.s310：在所述漂移区上通过浓度为3e16/cm
3-2e17/cm3的n型sic获得过渡层，其中，所述过渡层填满各所述凹槽；
95.过渡层的浓度需高于n-区40的浓度，以使n+区30不会被耗尽；
96.s320：刻蚀外露于各所述凹槽的所述过渡层，获得所述n+区，其中，所述n+区的顶部与所述漂移区的顶部平齐。将过渡层外露于凹槽21的部分全部刻蚀，以均匀电场分布。
97.请结合图4和图8，在一实施例中，步骤s500包括：
98.s510：通过光刻工艺在所述n-区上图形化获得多个间隔设置的第一注入区，其中，多个所述第一注入区一一对应的设置在多个所述间隔部的上方；
99.第一注入区用于注入形成pw区50，由于各pw区50之间的jfet区域下方为n+区30，第一注入区之间形成jfet区，因此第一注入区位于间隔部31的上方；
100.s520：在各所述第一注入区内注入浓度为1e17/cm
3-3e18/cm3的掺al的sic，形成所述pw区，其中，所述pw区的底部与所述n+区的顶部平齐。
101.pw区50的底部与n+区30的顶部平齐时，可以提高碳化硅器件1的性能和稳定性，实现合适的电场分布、电压控制和电流传输。
102.请参阅图9，进一步地，步骤s600包括：
103.s610：通过光刻工艺在各所述pw区上图形化获得第三注入区和两个第二注入区，其中，所述第三注入区位于两个所述第二注入区之间，且所述第三注入区的两侧分别与两个所述第二注入区接触；
104.s620：在各所述第二注入区上注入浓度为1e18/cm
3-3e21/cm3的掺n的sic，形成所述n型欧姆接触区；
105.s630：在各所述第三注入区上注入浓度为1e18/cm
3-3e21/cm3的掺al的sic，形成所述p型欧姆接触区，获得所述中间器件。
106.通过不同掺杂的p型sic和n型sic注入形成n型欧姆接触区51和p型欧姆接触区52，以建立低电阻的电流通路，将外部电路与碳化硅器件1连接起来，从而实现所需的电流传输和效应。
107.进一步地，步骤s700包括：
108.s710：将所述中间器件放入高温炉管中；
109.s720：利用1800℃的温度对所述中间器件的杂质进行氧化激活；
110.s730：通过1700℃～1900℃的温度对所述中间器件氧化200min～300min，以生长一层50nm～500nm厚的sio2层。
111.通过氧化激活中间器件各区的杂质，可以调整其能级位置，使得杂质在半导体材料中表现出所需的导电性和电子状态，同时可以控制杂质的浓度和分布，从而控制半导体材料的载流子浓度。sio2层70具有较高的绝缘性能，可以在器件中引入电场控制区域，以影响电子流和电压分布，通过引入sio2层70界面，可以减少电子与界面杂质的散射，从而提高电子的迁移率，改善器件的性能。
112.请结合图5和图10，在一实施例中，步骤s800包括：
113.s810：在所述sio2层上沉积电阻率小于20ohm/sq的多晶硅层；
114.多晶硅具有良好的高温稳定性，可以耐受高温制程步骤，如热退火和蚀刻，而不易失去电性能，多晶硅可以通过化学气相沉积(cvd)等制备技术在硅表面生长。这使得多晶硅的制造工艺成本相对较低，并且可以精确控制其厚度；
115.s820：刻蚀所述多晶硅层以将各所述pw区上的所述n型欧姆接触区和所述p型欧姆接触区露出，获得多个所述栅电极；
116.露出pw区50上的n型欧姆接触区51和p型欧姆接触区52，以便于源电极60与其连通；
117.s830：在所述栅电极上沉积4000apsg+2000asin形成绝缘介质层；
118.s840：刻蚀所述绝缘介质层以将各所述pw区上的所述n型欧姆接触区和所述p型欧姆接触区露出，其中，刻蚀后的所述绝缘介质层将各所述栅电极包裹；
119.通过绝缘介质层63将栅电极61包括，以将栅电极61与后续制备的源电极60隔离，栅电极61和源电极60之间的电容效应可能导致性能损失，特别是在高频应用中。通过在栅电极61和源电极60之间引入绝缘介质层63，可以减少电容效应，提高器件的高频性能；
120.s850：在所述栅电极上沉积4μm厚的ti、tin或alsi获得源电极；
121.ti、tin和alsi均具有低电阻、良好的导电性和热稳定性等优点，可以提高源电极的性能；
122.s860：通过背金工艺沉积形成漏电极。
123.为实现上述目的，本发明还提供一种埋层碳化硅器件1，通过上述的埋层碳化硅器件1的制造方法制成，包括依次层叠设置的漏电极62、n型sic衬底10、漂移区20、sio2层70、栅电极61和源电极60，其中，所述漂移区20内间隔设置有多个n+区30，任意相邻的两个所述n+区30之间形成间隔部31，所述漂移区20内还间隔设置有多个pw区50，所述pw区50的数量与所述间隔部31的数量一致且一一对应的设置在所述间隔部31的上方，各所述pw区50内包括两个间隔设置的n型欧姆接触区51和位于两个所述n型欧姆接触区51之间的p型欧姆接触区52，所述p型欧姆接触区52的两侧分别与两个所述n型欧姆接触区51接触，所述栅电极61上形成有多个间隔设置的避让槽，各所述避让槽对应设置在各所述pw区50的上方并连通至所述sio2层70，所述栅电极61上形成有绝缘介质层63，所述绝缘介质层63将所述栅电极61覆盖。
124.在多个pw区50之间的jfet区域下方(即间隔部31)设置埋层结构和高浓度n+区30结构，来将电流集中于jfet区域下方，并降低其损耗，从而提高了埋层碳化硅器件1的电子迁移率，降低了其比导通电阻；在埋层碳化硅器件1导通时，电子电流经沟道反型层、积累层及jfet区域下方的n+区30流向漏极，由于n+区30不会被耗尽，低压导通时，该区域的电位与漏极电压保持线性相关。由于栅极下方电子积累层低的电阻，加载在反型层沟道上的电压
完全由n+区30的电位支配而不受n+区30与pw区50之间的结型场效应晶体管效应(jfet效应)影响，因此导通时，反型层沟道上的电压相比于普通平面栅mosfet更高，提高了埋层碳化硅器件1的阈值电压和电流能力。
125.以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

技术特征：
1.一种埋层碳化硅器件的制造方法，其特征在于，包括以下步骤：制备n型sic衬底并在所述n型sic衬底上生长n型sic形成漂移区；在所述漂移区的顶部刻蚀形成多个间隔设置的凹槽；在各所述凹槽内生长n型sic形成n+区，其中，任意相邻的两个所述n+区之间形成间隔部；在所述漂移区的顶部生长与所述漂移区浓度相同的n型sic形成n-区；在所述n-区上对应各所述间隔部的位置注入掺al的sic形成pw区；在各所述pw区内注入掺n的sic形成两个间隔设置的n型欧姆接触区，并在各所述pw区内注入掺al的sic形成p型欧姆接触区，获得中间器件，其中，所述p型欧姆接触区位于两个所述n型欧姆接触区之间并与两个所述n型欧姆接触区接触；氧化激活所述中间器件，并在所述n-区上生长一层sio2层；制备源电极、栅电极和漏电极，获得所述埋层碳化硅器件。2.如权利要求1所述的埋层碳化硅器件的制造方法，其特征在于，所述制备n型sic衬底并在所述n型sic衬底上生长n型sic形成漂移区的步骤包括：通过浓度为1e18/cm
3-1e19/cm3的n型sic生长形成所述n型sic衬底；通过浓度为1e15/cm
3-1e17/cm3的n型sic生长形成厚度为9.5μm～13μm的所述漂移区。3.如权利要求2所述的埋层碳化硅器件的制造方法，其特征在于，所述在所述漂移区的顶部生长与所述漂移区浓度相同的n型sic形成n-区的步骤包括：通过浓度为1e15/cm
3-1e17/cm3的n型sic生长厚度为0.5μm～1μm的所述n-区，其中，所述n-区覆盖各所述n+区和各所述凹槽。4.如权利要求1所述的埋层碳化硅器件的制造方法，其特征在于，所述在所述漂移区的顶部刻蚀形成多个间隔设置的的凹槽的步骤包括：通过光刻工艺在所述漂移区的顶部图形化获得多个间隔设置的刻蚀区；将各所述刻蚀区对应的所述漂移区刻蚀，形成所述凹槽，其中，所述凹槽的深度为0.7μm～3μm，所述凹槽的横截面形状为矩形、三角形或梯形。5.如权利要求4所述的埋层碳化硅器件的制造方法，其特征在于，所述在各所述凹槽内生长n型sic形成n+区的步骤包括：在所述漂移区上通过浓度为3e16/cm
3-2e17/cm3的n型sic获得过渡层，其中，所述过渡层填满各所述凹槽；刻蚀外露于各所述凹槽的所述过渡层，获得所述n+区，其中，所述n+区的顶部与所述漂移区的顶部平齐。6.如权利要求1至5中任一项所述的埋层碳化硅器件的制造方法，其特征在于，所述在所述n-区上对应各所述间隔部的位置注入掺al的sic形成pw区的步骤包括：通过光刻工艺在所述n-区上图形化获得多个间隔设置的第一注入区，其中，多个所述第一注入区一一对应的设置在多个所述间隔部的上方；在各所述第一注入区内注入浓度为1e17/cm
3-3e18/cm3的掺al的sic，形成所述pw区，其中，所述pw区的底部与所述n+区的顶部平齐。7.如权利要求1至5中任一项所述的埋层碳化硅器件的制造方法，其特征在于，所述在各所述pw区内注入掺n的sic形成两个间隔设置的n型欧姆接触区，并在各所述pw区内注入
掺al的sic形成p型欧姆接触区，获得中间器件的步骤包括：通过光刻工艺在各所述pw区上图形化获得第三注入区和两个第二注入区，其中，所述第三注入区位于两个所述第二注入区之间，且所述第三注入区的两侧分别与两个所述第二注入区接触；在各所述第二注入区上注入浓度为1e18/cm
3-3e21/cm3的掺n的sic，形成所述n型欧姆接触区；在各所述第三注入区上注入浓度为1e18/cm
3-3e21/cm3的掺al的sic，形成所述p型欧姆接触区，获得所述中间器件。8.如权利要求1至5中任一项所述的埋层碳化硅器件的制造方法，其特征在于，所述氧化激活所述中间器件，并在所述n-区上生长一层sio2层的步骤包括：将所述中间器件放入高温炉管中；利用1800℃的温度对所述中间器件的杂质进行氧化激活；通过1700℃～1900℃的温度对所述中间器件氧化200min～300min，以生长一层50nm～500nm厚的sio2层。9.如权利要求1至5中任一项所述的埋层碳化硅器件的制造方法，其特征在于，所述制备源电极、栅电极和漏电极，获得所述埋层碳化硅器件的步骤包括：在所述sio2层上沉积电阻率小于20ohm/sq的多晶硅层；刻蚀所述多晶硅层以将各所述pw区上的所述n型欧姆接触区和所述p型欧姆接触区露出，获得多个所述栅电极；在所述栅电极上沉积4000apsg+2000asin形成绝缘介质层；刻蚀所述绝缘介质层以将各所述pw区上的所述n型欧姆接触区和所述p型欧姆接触区露出，其中，刻蚀后的所述绝缘介质层将各所述栅电极包裹；在所述栅电极上沉积4μm厚的ti、tin或alsi获得源电极；通过背金工艺沉积形成漏电极。10.一种埋层碳化硅器件，通过如权利要求1至9中任一项所述的埋层碳化硅器件的制造方法制成，其特征在于，包括依次层叠设置的漏电极、n型sic衬底、漂移区、sio2层、栅电极和源电极，其中，所述漂移区内间隔设置有多个n+区，任意相邻的两个所述n+区之间形成间隔部，所述漂移区内还间隔设置有多个pw区，所述pw区的数量与所述间隔部的数量一致且一一对应的设置在所述间隔部的上方，各所述pw区内包括两个间隔设置的n型欧姆接触区和位于两个所述n型欧姆接触区之间的p型欧姆接触区，所述p型欧姆接触区的两侧分别与两个所述n型欧姆接触区接触，所述栅电极上形成有多个间隔设置的避让槽，各所述避让槽对应设置在各所述pw区的上方并连通至所述sio2层，所述栅电极上形成有绝缘介质层，所述绝缘介质层将所述栅电极覆盖。

技术总结
本发明提供一种埋层碳化硅器件及其制造方法，其中，埋层碳化硅器件的制造方法通过在多个PW区之间的jfet区域下方设置埋层结构和高浓度N+区结构，来将电流集中于jfet区域下方，并降低其损耗，从而提高了埋层碳化硅器件的电子迁移率，降低了其比导通电阻；在埋层碳化硅器件导通时，电子电流经沟道反型层、积累层及jfet区域下方的N+区流向漏极，由于N+区不会被耗尽，低压导通时，该区域的电位与漏极电压保持线性相关。由于栅极下方电子积累层低的电阻，加载在反型层沟道上的电压完全由N+区的电位支配而不受N+区与PW区之间的JFET效应影响，因此导通时，反型层沟道上的电压相比于普通平面栅MOSFET更高，提高了埋层碳化硅器件的阈值电压和电流能力。阈值电压和电流能力。阈值电压和电流能力。


技术研发人员：梁帅 樊永辉 许明伟 樊晓兵
受保护的技术使用者：深圳市汇芯通信技术有限公司
技术研发日：2023.08.21
技术公布日：2023/10/15