一种基于DFT设计的OCC架构的制作方法

一种基于dft设计的occ架构
技术领域
1.本发明属于芯片设计dft设计中occ领域，特别是涉及一种基于dft设计的occ架构。


背景技术：

2.dft是design for test的简称。design for test可以称为可测性设计。可测性是一种设计属性，用来衡量芯片量产筛片测试过程的复杂程度。可测性设计指的是为了全面便捷的对芯片进行量产筛片测试而进行的相关设计，与芯片的功能设计无关。为了确保芯片的最大可测试性，设计者必须在开发过程的特定阶段使用特殊的dft技术。
3.scan测试是dft测试的重要手段之一，可以有效的筛选出坏片，提高产品质量。在20世纪中后期，此时芯片工作在较低的频率，scan测试过程中需要面对的芯片故障只有单固定故障，只需利用基于单固定故障模型的扫描测试就可测试到芯片生产过程中的全部缺陷。进入21世纪以后，经生产测试经验可知，基于单固定故障模型测试通过的芯片不能在较高频率时正常工作。随着生产工艺更先进，芯片的工作速度更快，频率更高之后，基于单固定故障的扫描测试方法和模型不再能测试所有的生产制造缺陷，因此使用新的at-speed scan测试将频率增加到与芯片的实际工作频率一致，进而更全面的对芯片进行测试筛选。
4.at-speed scan测试就是让芯片在内部高速时钟上测试，但是该测试方法在fast capture mode下需要两个时钟脉冲，第一个时钟需要使得前一个scan flip-flop的值进行翻转来激活故障，第二个时钟需要使得前一个scan flip-flop的翻转值传播到后一个scan flip-flop，从而实现故障传播。这两个时钟来自于function clock，因此需要通过i/o pad提供这些at-speed clock脉冲，但是i/o pad可以支持的最大频率存在限制，occ电路应运而生。片上时钟控制器(on-chip clock controllers，occ)，也称为扫描时钟控制器(scan clock controllers，scc)。occ是插在soc上的逻辑电路。在ate(自动测试设备)上对芯片做atpg测试时，occ用于控制内部scan flip-flop时钟。occ电路可以实现ate clock和function clock之间的切换，并且控制在什么时刻跳转。
5.以mentor公司的tessent standard occ架构为例，如图1所示是tessent standard occ逻辑的简单功能框图，tessent standard occ所采用的occ架构一般由clock selection，clock chopping control(时钟使能控制)和clock gating(时钟门控)等部分组成。clock selection的作用是选择occ逻辑输出的时钟是pad端传递来的ate clock，还是芯片内部pll提供的function clock。clock chopping control的作用是控制快速时钟使能信号的产生。clock gating是clock chopping control产生的快速时钟使能信号来控制时钟门控输出。在现有occ架构中使用了非常多的逻辑单元，导致occ架构的逻辑非常复杂。如图2所示，该tessent standard occ逻辑电路中使用了大量的逻辑单元，导致其时钟控制时间长。
6.综上，现有技术中由于occ中逻辑单元多，导致occ的逻辑非常复杂，进一步导致信号处理时间长、开销大的问题。


技术实现要素：

7.本发明的目的在于提供一种基于dft设计的occ架构，以解决现有技术中由于occ的逻辑单元多，导致occ信号处理时间长、开销大的技术问题。
8.为实现上述目的，本发明所提供的一种基于dft设计的occ架构的技术方案是：
9.一种基于dft设计的occ架构，包括有时钟使能单元、时钟选择单元和时钟门控单元，时钟使能单元包括：反相器、第一寄存器组、第二寄存器组和寄存器阵列；反相器的输入为脉冲输入信号，输出与第一寄存器组的输入连接；第一寄存器组用于对取反信号进行同步处理输出同步信号；第二寄存器组的输入为同步信号，用于对同步信号进行拍打处理输出多个拍打信号；多个拍打信号分别与同步信号进行第一逻辑处理得到多个第一逻辑信号；寄存器阵列输入为扫描链输入信号，寄存器阵列最后一个寄存器输出信号作为扫描时钟信号，其他寄存器的输出信号作为第二逻辑信号；该多个第一逻辑信号、扫描时钟信号和第二逻辑信号进行综合逻辑处理输出时钟使能信号，扫描时钟信号输入到下降沿触发寄存器中输出扫描链输出信号；该时钟选择单元输出时钟类型；该时钟门控单元输入为时钟使能信号和时钟类型，输出为时钟控制信号；第一寄存器组、第二寄存器组为高速时钟驱动；寄存器阵列为低速时钟驱动。
10.有益效果是：通过将脉冲输入信号和扫描链输入信号输入到occ中，得到输出的时钟控制信号，该信号用来测试电路中时钟是否准确。通过时钟使能单元对两个输入的信号进行处理得到时钟使能信号，时钟选择单元用于选择输出时钟类型，根据时钟类型和时钟使能信号得到时钟控制信号。其中时钟使能单元中，使用了两个寄存器组和一个寄存器阵列完成了对两个输入信号的处理，相较于现有的时钟使能单元信号处理步骤更简洁，使用的逻辑控制单元较少，降低了occ的控制复杂程度。且高速时钟驱动的寄存器组能够对脉冲输入信号进行快速的时钟处理，保障与寄存器阵列输出的信号对应上。
11.作为进一步地改进，寄存器阵列由三个扫描寄存器构成，每个扫描寄存器包括d、q和si三个端口，各扫描寄存器的q端连接到本寄存器的d端和下一级寄存器的si端，寄存器自身的q端和d端相连形成反馈闭环；寄存器阵列中的第一、第二扫描寄存器输出为第二逻辑信号，第三扫描寄存器输出为扫描链输出信号。
12.有益效果是：相比于传统的寄存器阵列，该阵列中寄存器自身的q端和d端相连形成反馈闭环，在信号处理时更敏捷。
13.作为进一步地改进，时钟使能单元还包括有反相与门组，反相与门组包括有三个反相与门，用于完成第一逻辑处理；第一逻辑处理指的是：将拍打信号分别作为三个反相与门反相端的输入，同步信号作为三个反相与门另一输入端的输入，反相与门组输出三个第一逻辑信号。
14.有益效果是：通过反相与门实现对拍打信号和同步信号的第一逻辑处理。
15.作为进一步地改进，时钟使能单元还包括有与门和或门，该综合逻辑处理指的是：除了输出的第一个之外的另外两个第一逻辑信号分别和对应的第二逻辑信号作为与门的输入，对应输出两个第三逻辑信号；该多个第三逻辑信号和第一个第一逻辑信号作为或门的输入，对应输出第四逻辑信号；该第四逻辑信号和扫描时钟信号作为与门的输入，对应输出时钟使能信号。
16.有益效果是：通过与门和或门完成综合逻辑处理，具体的通过与门完成对除了输
出的第一个之外的其他第一逻辑信号和第二逻辑信号的逻辑处理；通过或门完成第三逻辑信号和第一个第一逻辑信号的逻辑处理。
17.作为进一步地改进，第一寄存器组包括两个级联的寄存器。
18.作为进一步地改进，第二寄存器组包括四个级联的寄存器，第二寄存器组中第二、第三和第四寄存器的输出信号作为拍打信号。
19.作为进一步地改进，第一寄存器组、第二寄存器组的寄存器均包括d和q端口，寄存器的q端连接下一级寄存器的d端。
20.有益效果是：包括d和q端口的寄存器为常用的普通寄存器，选择普通寄存器降低了occ器件的成本。
附图说明
21.图1现有occ架构的逻辑结构图；
22.图2现有occ架构的电路结构图；
23.图3本发明中基于dft设计的occ架构的电路结构图；
24.图4本发明中基于dft设计的occ架构的逻辑运算符号说明图；
25.图5本发明中基于dft设计的occ架构的常规寄存器的连接图。
具体实施方式
26.为了使本发明的目的、技术方案及优点更加清楚明了，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明，即所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
27.基于dft设计的occ架构的实施例：
28.如图2、图4所示为现有技术的tessent standard occ的逻辑详细电路原理图。
29.图2中部分信号的说明如下：
30.scan_en：scan_enable信号。
31.fast_clock：快速时钟，由芯片内部的function clock提供。
32.slow_clock：慢速时钟，由芯片外部进行测试的机台提供，即背景技术部分提到的ate clock。
33.scan_in：扫描链输入。
34.clock_out：时钟输出。
35.scan_out：扫描链输出。
36.test_mode：测试模式选择；具体地，当test_mode＝1的时候，芯片进入测试模式，occ的clock_out根据fast_capture_mode的值来选择输出fast_clock或slow_clock；当test_mode＝0的时候，芯片进入功能模式，occ的clock_out肯定输出fast_clock，因为fast_clock由function clock提供。
37.fast_capture_mode：快速时钟采样选择；具体地，当fast_capture_mode＝1且test_mode＝1时，occ的clock_out会输出fast_clock；当fast_capture_mode＝0且test_mode＝1时，occ的clock_out会输出slow_clock。
38.capture_cycle_width：快速时钟采样选择时钟窗口数量。
39.fast_clock_cgc/slow_clock_cgc/shift_reg_cgc：快速时钟门控模块/慢速时钟门控、shiftreg时钟门控单元。
40.图2中shiftreg模块，称之为寄存器阵列模块，只显示了模块的接口及接口与其他电路的连接方式，其内部电路原理图并未显示。shiftreg模块还包括了寄存器、选择器、与非门等逻辑。
41.统计得到图2中灰色方框内部的occ_control模块实现的时钟使能功能，对应的是图1中的clock chopping control部分。如下表1所示为tessent standard occ使用的逻辑单元数量统计。
42.表1
43.逻辑单元类型使用逻辑单元数量寄存器9与门2或门4选择器5或非门1与非门4时钟门控3
44.为解决现有tessent standard occ中使用了非常多的逻辑单元，导致occ架构的逻辑非常复杂程度的问题。本发明提出了如图3所示的基于dft设计的occ架构。
45.基于dft设计的occ架构，包括有时钟使能单元、时钟选择单元和时钟门控单元；上述时钟选择单元用于选择输出时钟类型，上述时钟使能单元控制生成时钟使能信号，上述时钟门控单元根据时钟类型和时钟使能信号输出时钟控制信号；
46.其中，时钟使能单元包括；反相器、第一寄存器组、第二寄存器组、寄存器阵列；上述反相器、第一寄存器组、第二寄存器组依次连接用于根据脉冲输入信号生成第一逻辑信号，寄存器阵列用于根据扫描链输入信号生成第二逻辑信号和扫描时钟信号；根据第一逻辑信号与第二逻辑信号和扫描时钟信号生成时钟使能信号。
47.其中，第一寄存器组、第二寄存器组为高速时钟驱动；寄存器阵列为低速时钟驱动。第一寄存器组、第二寄存器阵连接方式如图5所示，寄存器阵列由三个扫描寄存器构成，上述扫描寄存器包括d、q和si三个端口，该扫描寄存器的q端连接到本寄存器的d端和下一级寄存器的si端，寄存器自身的q端和d端相连形成反馈闭环。
48.结合逻辑电路图图3对本发明的技术方案进行详细的说明。其中，脉冲输入信号为scan_en，扫描链输入信号为scan_in，同步后的信号为sw_en_sync0，拍打信号为cap_en3、cap_en2、cap_en1和cap_en0，第一逻辑信号cycle2、cycle3、cycle4，第二逻辑信号为sel1、sel0，第三逻辑信号cycle3_en、cycle4_en，第一时钟信号为ac_clk，扫描时钟信号(扫描时钟)为occ_clk_en，时钟使能信号为ac_clk_in_1。时钟控制信号为clk_out。
49.首先，对图3中部分信号的说明如下，与图2中同名的信号名不再进行说明。
50.scan_mode：scan测试模式选择信号。具体的测试模式选择方法为：scan_mode＝1的时候，表示芯片进入scan测试模式；scan_mode＝0的时候，表示芯片未进入scan测试模
式。类似于图2中的test_mode。但scan_mode的定义比图2中的test_mode的定义更加严谨。按照一般芯片设计的情况，scan_mode＝1的时候，test_mode肯定等于1，但test_mode＝1的时候，scan_mode不一定等于1；test_mode＝0的时候，scan_mode肯定等于0。因为在芯片进行测试的时候，scan测试只是测试的一个项目，所以scan_mode＝1的时候，test_mode必然等于1，但test_mode＝1的时候，scan_mode不一定等于1，因为芯片测试过程中，除了scan测试，还包括其他ip测试等等。本发明使用scan_mode作为控制信号而不是使用图2中的test_mode，会更加精确控制occ结构。
51.sel1：左上方紫色方框内第一个寄存器的q端输出信号。
52.sel0：左上方紫色方框内第二个寄存器的q端输出信号。
53.occ_clk_en：左上方紫色方框内第三个寄存器的q端输出信号。
54.sw_en_sync0：左上方橙色方框内第二个寄存器的q端输出信号。
55.cap_en3～cap_en0：依次为粉色方框下方第一到第四个寄存器q端输出信号。
56.cycle2：cap_en2与sw_en_sync0进行逻辑与运算后与门的输出结果。
57.cycle3：cap_en1与sw_en_sync0进行逻辑与运算后与门的输出结果。
58.cycle4：cap_en0与sw_en_sync0进行逻辑与运算后与门的输出结果。
59.cycle3_en：sel1与cycle3进行逻辑与运算后与门的输出结果。
60.cycle4_en：sel0与cycle4进行逻辑与运算后与门的输出结果。
61.ac_clk：cycle2、cycle3_en和cycle4_en进行逻辑或运算后或门的输出结果。
62.ac_clk_in_1：ac_clk与occ_clk_en进行逻辑与运算后与门的输出结果。
63.ac_clk：ac_clk_in_1与fast_clock进行逻辑与运算后与门的输出结果。
64.图3中的红色线条代表fast_clock的信号线，浅蓝色线条代表slow_clock的信号线。
65.本发明的改进型occ逻辑相比较传统厂商的occ逻辑有如下区别点：
66.1)图3紫色方框、橙色方框及粉色方框内的逻辑合在一起实现occ control功能，与图2中灰色方框内的occ_control模块的功能等价。
67.2)对scan_en信号进行跨时钟域处理时，图2的传统方案中是先用一个slow_clock驱动的下降沿触发的时钟，对scan_en信号进行打拍处理，再经过两个由fast_clock驱动的寄存器进行同步处理。本发明的设计如图3中左上方的橙色虚线框所示，scan_en信号从端口输入后，将scan_en经过一个反相器进行取反运算，再经过两个fast_clock驱动的寄存器进行同步处理。
68.3)对于寄存器阵列模块的设计，如图3中左上方紫色虚线方框内，本发明采用三个slow_clock驱动的寄存器作为寄存器阵列，这一点与传统厂商类似，传统厂商既有用三个寄存器阵列的，也有用四个寄存器阵列的，但最大的区别不在于寄存器阵列使用的寄存器个数，而在于电路的连接关系。
69.在本发明的寄存器阵列中，寄存器的q端连接到本寄存器的d端和下一级寄存器的si端，寄存器自身的q端和d端相连形成反馈闭环。
70.而传统厂商设计的寄存器阵列，阵列里的寄存器之间的连接关系是常规的q端连接下级寄存器的d端或si端，如图5所示。同时图2的寄存器阵列中的寄存器采用的是普通寄存器，不带si端。
71.4)利用func_clk与ac_clk_in_1信号进行逻辑与操作达到对func_clk的控制，以替代传统厂商用时钟门控来控制时钟信号的输出。比如图2里fast_clock_cgc和slow_clock_cgc是用时钟门控来控制时钟信号的产生。
72.5)关于时钟使能信号的产生，在图2的传统方案中是利用fast_clock_en信号传递至fast_clock_cgc来控制fast_clock的输出，利用slow_clock_en信号传递至slow_clock_cgc来控制slow_clock的输出。而本发明中没有fast_clock_en信号slow_clock_en信号。本发明中的ac_clk_in_1信号类似于图2的fast_clock_en信号。本发明中没有设计类似于图2的slow_clock_en信号的内容。本发明的核心是产生ac_clk_in_1信号。在图3的本发明的详细电路原理图中，粉色方框内即是用于产生ac_clk_in_1信号的逻辑。在产生ac_clk_in_1信号的关键是利用sw_en_sync0信号进行打拍处理，sw_en_sync0传递至粉色方框内下方的四个寄存器进行打拍处理后，会产生cap_en3、cap_en2、cap_en1、cap_en0这四个信号，利用这四个信号在时序上前后彼此相差一个时钟周期的特点，利用sw_en_sync0分别与cap_en2、cap_en1、cap_en0进行逻辑与运算，这里的逻辑与运算中使用的与门是一个输入端带有反相功能的与门，其中cap_en2、cap_en1、cap_en0分别连接到这些与门带有反相功能的输入端，经过逻辑与运算后产生cycle2、cycle3、cycle4信号。同时再将寄存器阵列产生的sel1、sel0信号分别与cycle3、cycle4信号进行逻辑与运算产生cycle3_en、cycle4_en两个信号。接下来再将cycle2、cycle3_en、cycle4_en这三个信号进行逻辑或运算，产生ac_clk信号。ac_clk信号再与occ_clk_en信号进行逻辑与运算产生ac_clk_in_1信号。如下表2所示为本发明的改进型occ使用的逻辑单元数量统计。
73.表2
74.逻辑单元类型使用逻辑单元数量寄存器10与门8或门1选择器2或非门1反相器1
75.通过表2与表1的对比，我们可以清晰的发现，本发明的方案相比tessent standard occ，寄存器增加1个，与门增加6个，或门减少3个，选择器减少3个，与非门减少4个，反相器增加1个，时钟门控单元减少3个。根据芯片晶圆厂生产的普遍数据。或门和与门大致面积相当，1个寄存器面积大致相当于与门面积的6倍，1个时钟门控单元面积大致相当于与门面积的3倍，1个选择器面积大致相当于与门面积的2倍，一个与非门面积大致相当于与门面积的0.75倍，一个反相器面积大致相当于与门面积的0.5倍。综上上述经过计算，本发明的改进型occ相对于tessent standard occ减少了10％左右的逻辑面积。
76.综上，本发明中主要对使能时钟控制单元和时钟门控单元进行逻辑电路上的改进，其中时钟使能单元中改进了第二寄存器组输出ac_clk_in_1信号，使得时钟门控单元可以不采用传统的逻辑单元进行控制，门控单元通过与门就能实现控制时钟的效果。从而在实现原有occ架构功能的基础上，减少了逻辑单元的使用面积，降低了occ架构的逻辑复杂程度。
77.最后需要说明的是，以上所述仅为本发明的优选实施例，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细地说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行不需付出创造性劳动地修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种基于dft设计的occ架构，包括有时钟使能单元、时钟选择单元和时钟门控单元，其特征在于，所述时钟使能单元包括：反相器、第一寄存器组、第二寄存器组和寄存器阵列；所述反相器的输入为脉冲输入信号，输出与第一寄存器组的输入连接；所述第一寄存器组用于对取反信号进行同步处理输出同步信号；所述第二寄存器组的输入为同步信号，用于对同步信号进行拍打处理输出多个拍打信号；所述多个拍打信号分别与同步信号进行第一逻辑处理得到多个第一逻辑信号；所述寄存器阵列输入为扫描链输入信号，寄存器阵列最后一个寄存器输出信号作为扫描时钟信号，其他寄存器的输出信号作为第二逻辑信号；所述多个第一逻辑信号、扫描时钟信号和第二逻辑信号进行综合逻辑处理输出时钟使能信号，扫描时钟信号输入到下降沿触发寄存器中输出扫描链输出信号；所述时钟选择单元输出时钟类型；所述时钟门控单元输入为时钟使能信号和时钟类型，输出为时钟控制信号；第一寄存器组、第二寄存器组为高速时钟驱动；寄存器阵列为低速时钟驱动。2.根据权利要求1所述的基于dft设计的occ架构，其特征在于，所述寄存器阵列由三个扫描寄存器构成，每个扫描寄存器包括d、q和si三个端口，各扫描寄存器的q端连接到本寄存器的d端和下一级寄存器的si端，寄存器自身的q端和d端相连形成反馈闭环；寄存器阵列中的第一、第二扫描寄存器输出为第二逻辑信号，第三扫描寄存器输出为扫描链输出信号。3.根据权利要求2所述的基于dft设计的occ架构，其特征在于，所述时钟使能单元还包括有反相与门组，所述反相与门组包括有三个反相与门，用于完成第一逻辑处理；所述第一逻辑处理指的是：将拍打信号分别作为三个反相与门反相端的输入，同步信号作为三个反相与门另一输入端的输入，反相与门组输出三个第一逻辑信号。4.根据权利要求3所述的基于dft设计的occ架构，其特征在于，所述时钟使能单元还包括有与门和或门，所述综合逻辑处理指的是：除了输出的第一个之外的另外两个第一逻辑信号分别和对应的第二逻辑信号作为与门的输入，对应输出两个第三逻辑信号；所述多个第三逻辑信号和第一个第一逻辑信号作为或门的输入，对应输出第四逻辑信号；所述第四逻辑信号和扫描时钟信号作为与门的输入，对应输出时钟使能信号。5.根据权利要求1-4任意一项所述的基于dft设计的occ架构，其特征在于，所述第一寄存器组包括两个级联的寄存器。6.根据权利要求1-4任意一项所述的基于dft设计的occ架构，其特征在于，所述第二寄存器组包括四个级联的寄存器，第二寄存器组中第二、第三和第四寄存器的输出信号作为拍打信号。7.根据权利要求1-4任意一项所述的基于dft设计的occ架构，其特征在于，所述第一寄存器组、第二寄存器组的寄存器均包括d和q端口，寄存器的q端连接下一级寄存器的d端。

技术总结
本发明涉及一种基于DFT设计的OCC架构，属于芯片设计DFT设计中OCC领域，一种基于DFT设计的OCC架构，包括有时钟使能单元、时钟选择单元和时钟门控单元；时钟选择用于选择输出时钟类型，时钟使能单元控制生成时钟使能信号，时钟门控根据时钟类型和时钟使能信号输出时钟控制信号。在时钟使能单元中使用了两个寄存器组和一个寄存器阵列，在实现原有OCC架构功能的基础上，相比现有技术，减少了逻辑单元的使用面积，降低了OCC架构的逻辑复杂程度，降低了OCC处理信号的开销。OCC处理信号的开销。OCC处理信号的开销。


技术研发人员：张迪
受保护的技术使用者：深圳智微电子科技有限公司
技术研发日：2023.07.10
技术公布日：2023/10/15