时钟信号生成电路、电荷泵锁相环电路、芯片与终端设备的制作方法

1.本技术涉及集成电路技术领域，特别是涉及一种时钟信号生成电路、电荷泵锁相环电路、芯片与终端设备。


背景技术：

2.锁相环电路(phase-locked loop,pll)是一种反馈控制电路。目前常用的锁相环电路包括电荷泵锁相环电路。
3.目前，电荷泵锁相环电路一般为具有双极点的系统，则通常还需设置相应的补偿电路进行补偿，以提高电荷泵锁相环电路的稳定。
4.然而，当补偿电路无法为电荷泵锁相环电路中的环路提供足够的相位裕度时，电荷泵锁相环电路所输出的时钟信号的频率的稳定性较差。


技术实现要素：

5.本技术旨在提供一种时钟信号生成电路、电荷泵锁相环电路、芯片与终端设备，能够提高时钟信号的稳定性。
6.为实现上述目的，第一方面，本技术提供一种时钟信号生成电路，包括：
7.计时单元，计时单元用于接收时钟信号，并响应于时钟信号而执行至少一次计时操作，其中，每次计时操作的时长为第一预设时长，并且在计时单元执行计时操作时输出计时信号；
8.逻辑单元，逻辑单元与计时单元连接，逻辑单元用于接收时钟信号与计时信号，并基于计时信号确定第一预设时长，以及基于时钟信号处于第一电平的第一时长与第一预设时长输出控制信号；
9.电压变换单元，电压变换单元与逻辑单元连接，电压变换单元用于接收控制信号以输出电压信号，并基于控制信号调节电压信号；
10.振荡单元，振荡单元分别与计时单元、逻辑单元及电压变换单元连接，振荡单元用于接收电压信号以输出时钟信号，并基于电压信号调节时钟信号的频率；
11.其中，计时单元包括：
12.触发子单元，触发子单元与振荡单元连接，触发子单元用于接收时钟信号，并响应于时钟信号而输出触发信号；
13.储能子单元，储能子单元与触发子单元连接，储能子单元用于在接收到触发信号时改变电压；
14.比较子单元，比较子单元分别与储能子单元以及逻辑单元连接，比较子单元用于接收储能子单元上的第一电压以及接收第一参考电压，并在第一电压不等于第一参考电压时执行计时操作，以输出计时信号。
15.在一种可选的方式中，计时单元还用于在时钟信号每次处于第一边沿时开始计时，并在计时第一预设时长时停止计时，以执行一次计时操作。
16.在一种可选的方式中，计时单元还包括：
17.电流镜子单元，电流镜子单元与第一电流源连接，电流镜子单元用于基于第一电流源的电流输出相等的第一电流与第二电流，其中，第一电流用于在储能子单元接收到触发信号时改变储能子单元的电压；
18.电阻子单元，电阻子单元与电流镜子单元连接，电阻子单元用于基于第二电流输出第一参考电压；
19.复位子单元，复位子单元分别与比较子单元及触发子单元连接，复位子单元用于在比较子单元停止执行计时操作时输出复位信号至触发子单元，以使触发子单元停止输出触发信号。
20.在一种可选的方式中，触发子单元包括d触发器；
21.d触发器的时钟输入端与振荡单元连接，d触发器的数据输入端与第一电源连接，d触发器的反相数据输出端与储能子单元连接。
22.在一种可选的方式中，储能子单元包括第一开关管与第一电容；
23.第一开关管的第一端与触发子单元连接，第一开关管的第二端与第一电容的第二端均接地，第一开关管的第三端分别与第一电容的第一端及比较子单元连接。
24.在一种可选的方式中，比较子单元包括比较器与施密特触发器；
25.比较器的第一输入端输入第一参考电压，比较器的第二输入端与储能子单元连接，比较器的输出端与施密特触发器的输入端连接，施密特触发器的输出端用于输出计时信号。
26.在一种可选的方式中，电流镜子单元包括第二开关管、第三开关管与第四开关管；
27.第二开关管的第一端分别与第二开关管的第三端、第三开关管的第一端、第四开关管的第一端及第一电流源的负极连接，第一电流源的正极接地，第二开关管的第二端、第三开关管的第二端及第四开关管的第二端均与第二电源连接，第三开关管的第三端分别与储能子单元及比较子单元连接，第四开关管的第三端分别与电阻子单元及比较子单元连接。
28.在一种可选的方式中，电阻子单元包括第一电阻；
29.第一电阻的第一端与比较子单元连接，第一电阻的第二端接地。
30.在一种可选的方式中，复位子单元包括反相器、延时器和与非门；
31.反相器的输入端分别与比较子单元及延时器的输入端连接，反相器的输出端与与非门的第一输入端连接，延时器的输出端与与非门的第二输入端连接，与非门的输出端与触发子单元连接。
32.在一种可选的方式中，时钟信号生成电路还包括分频单元；
33.分频单元连接于计时单元与振荡单元之间，分频单元还连接于逻辑单元与振荡单元之间；
34.分频单元用于对时钟信号分频，并输出分频信号，其中，分频信号分别输入至计时单元与逻辑单元，且分频信号的频率为时钟信号的频率整数分之一；
35.计时单元还用于响应于分频信号而执行至少一次计时操作；
36.逻辑单元还用于基于分频信号处于第一电平的时长与第一预设时长输出控制信号。
37.在一种可选的方式中，电压变换单元为电荷泵，和/或，振荡单元为压控振荡器。
38.第二方面，本技术提供一种电荷泵锁相环电路，包括如上所述的时钟信号生成电路。
39.第三方面，本技术提供一种芯片，包括如上所述的电荷泵锁相环电路。
40.第四方面，本技术提供一种终端设备，包括如上所述的芯片。
41.本技术的有益效果是：本技术提供的时钟信号生成电路包括计时单元、逻辑单元、电压变换单元与振荡单元。在振荡单元输出时钟信号时，时钟信号分别输入至计时单元与逻辑单元。一方面，计时单元响应于时钟信号而执行至少一次计时操作，并且在执行计时操作时输出计时信号至逻辑单元，以使逻辑单元根据所接收到的计时信号可确定每次执行计时操作的时长，即第一预设时长。另一方面，逻辑单元还继续根据时钟信号处于第一电平的时长与第一预设时长输出控制信号至电压变换单元，以使电压变换单元调节其输出的电压信号。由于电压信号输入至振荡单元，且振荡单元基于电压信号而输出时钟信号，则通过调节电压信号也能够达到调节振荡单元输出的时钟信号的频率的目的。至此，通过上述方式，能够在每一个循环都对时钟信号进行修正，从而时钟信号不会存在相位累加的过程，可消除振荡单元提供的极点。则该时钟信号生成电路中只包括一个极点，所生成的时钟信号的稳定性较高。亦即，相对于相关技术中具有双极点的系统，本技术所提供的时钟信号生成电路为单极点系统，能够达到提高时钟信号的稳定性的目的。
附图说明
42.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
43.图1为本技术一实施例提供的时钟信号生成电路的结构示意图；
44.图2为本技术一实施例提供的时钟信号的示意图；
45.图3为本技术一实施例提供的时钟信号生成电路的结构示意图；
46.图4为本技术一实施例提供的时钟信号与分频信号的示意图；
47.图5为本技术一实施例提供的时钟信号生成电路的结构示意图；
48.图6为本技术一实施例提供的时钟信号生成电路的结构示意图；
49.图7为本技术一实施例提供的时钟信号生成电路的电路结构示意图；
50.图8为本技术一实施例提供的时钟信号生成电路中各信号的示意图；
51.图9为本技术一实施例提供的时钟信号生成电路中各信号的示意图。
具体实施方式
52.为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
53.请参照图1，图1为本技术实施例提供的时钟信号生成电路100的结构示意图。如图1所示时钟信号生成电路100包括计时单元10、逻辑单元20、电压变换单元30与振荡单元40。
其中，逻辑单元20分别与计时单元10及电压变换单元30连接。振荡单元40分别与计时单元10、逻辑单元20及电压变换单元30连接。
54.具体地，计时单元10接收时钟信号f1，并响应于时钟信号f1而执行至少一次计时操作。请参照图2，图2中示例性示出了时钟信号f1的一种曲线。时钟信号f1为交替切换高低电平的信号。时钟信号f1中的高电平对应的电压可根据不同应用场景的要求而不同，例如ttl标准的高电平对应的电压是5v。
55.继而，在一些实施方式中，计时单元10可以响应于时钟信号f1而执行至少一次计时操作。其中，每次计时操作的时长为第一预设时长，并且在计时单元10执行计时操作时输出计时信号t1。第一预设时长为预设设置的计时时长，计时信号t1可以为任意一种信号，第一预设时长与计时信号t1可根据实际应用情况进行设置，本技术实施例对此不作具体限制。
56.在一实施例中，计时单元10还用于在时钟信号f1每次处于第一边沿时开始计时，并在计时第一预设时长时停止计时，以执行一次计时操作。其中，第一边沿可以为上升沿或下降沿。
57.仍以图2所示的时钟信号为例。并以第一预设时长设置为时长ts1，并且计时单元10在每次时钟信号处于上升沿时开始计时为例。如图2所示，在t1时刻时钟信号f1处于上升沿，则开始计时，并在计时时长达到时长ts1时，即在t2时刻停止计时。在t1时刻至t2时刻之间，计时单元10执行一次计时操作，并保持输出计时信号t1。继而，在t3时刻开始计时，并在计时时长达到时长ts1时，即在t4时刻停止计时。在t3时刻至t4时刻之间，计时单元10再次执行一次计时操作，计时单元10保持输出计时信号t1。以此类推，能够基于时钟信号f1获得对应的计时信号t1。
58.需要说明的是，该实施例仅示例性示出了计时单元10响应于时钟信号f1而执行计时操作的一种方式，而在其他的实施例中，也可以采用其他的方式促使计时单元10开始计时，本技术实施例对此不作具体限制。例如，在一些实施例中，计时单元10还可以基于时钟信号f1对应的电压大于预先设置的电压阈值时执行计时操作。
59.接着，逻辑单元20同时接收时钟信号f1与计时信号t1。逻辑单元20先基于计时信号t1确定第一预设时长，再基于时钟信号f1处于第一电平的第一时长与第一预设时长输出控制信号c1。其中，第一电平可以为高电平或低电平。以图2所述的时钟信号为例，若第一电平为高电平，则时钟信号f1处于第一电平的第一时长为时长ts2。在一实施方式中，逻辑单元20可基于第一时长与第一预设时长之间的大小关系输出对应的控制信号c1。
60.在一些实施方式中，逻辑单元20可以采用微控制单元(microcontroller unit，mcu)或者数字信号处理(digital signal processing，dsp)控制器等。
61.然后，逻辑单元20输出的控制信号c1输入至电压变换单元30。电压变换单元30接收控制信号c1以输出电压信号v1。并且，电压变换单元30基于控制信号c1调节电压信号v1。
62.在一些实施方式中，电压变换单元30为电荷泵。电荷泵(charge pump)是一种直流-直流转换器，其利用电容器为储能元件，通常用来产生比输入电压大的输出电压，或是产生负的输出电压。在该实施例中，控制信号c1作为电荷泵的输入电压，电压信号v1作为电荷泵的输出电压。
63.继而，电压信号v1输入至振荡单元40，振荡单元40接收电压信号以输出时钟信号，
即振荡单元40能够基于电压信号v1输出对应的时钟信号f1。从而，通过调节电压信号v1就能够调节振荡单元40输出的时钟信号f1的频率。
64.在一些实施方式中，震动单元40为压控振荡器。压控振荡器指输出频率与输入控制电压有对应关系的振荡电路(vco)。压控振荡器输出的时钟信号的频率是输入信号电压的函数，即压控振荡器的工作状态或振荡回路的元件参数受输入控制电压的控制。在该实施例中，电压信号v1为压控振荡器的输入控制电压，时钟信号f1的频率为压控振荡器的输出频率。
65.通过上述方式，能够基于计时单元10生成的计时信号t1实现对时钟信号f1的调节。继而能够在每一个循环都对时钟信号f1进行调节(也称之为进行修正)。其中，一个循环包括从计时单元10输出计时信号t1开始，直至至振荡单元40输出时钟信号f1。从而，时钟信号f1不会存在相位累加的过程，可消除振荡单元40提供的极点。则该时钟信号生成电路100中只包括电压变换单元30所提供的一个极点，此时该时钟信号生成电路100生成的时钟信号f1的稳定性较高。亦即，相对于相关技术中具有双极点的系统，本技术所提供的时钟信号生成电路为单极点系统，能够达到提高时钟信号的稳定性的目的。此外，由于只有一个极点，还无需如相关技术中一样设置相应的补偿电路，既简化了电路结构又节省了成本。
66.本技术实施例还提供一种对时钟信号f1的频率进行调节的具体方式。在该方式中，控制信号包括第一控制子信号与第二控制子信号。
67.具体地，逻辑单元20还用于在第一时长大于第一预设时长时输出第一控制子信号，以及在第一时长小于第一预设时长时输出第二控制子信号。电压变换单元30还用于在接收到第一控制子信号时减小电压信号v1，以及在接收到第二控制子信号时增大电压信号v1。振荡单元40还用于在电压信号v1增大时增大时钟信号f1的频率，以及在电压信号v1减小时减小时钟信号f1的频率。
68.以图2所示的时钟信号f1，且以第一时长为时长ts2为例。
69.若第一预设时长为时长ts1，则第一时长ts2大于第一预设时长ts1，可确定此时时钟信号f1的频率偏大。在该种情况下，逻辑单元20输出第一控制子信号。电压变换单元30接收第一控制子信号，并响应于第一控制子信号而减小其输出的电压信号v1。振荡单元40由于所输入的电压信号v1减小而减小其输出的时钟信号f1的频率。
70.若第一预设时长为时长ts3，则第一时长ts2小于第一预设时长ts3，可确定此时时钟信号f1的频率偏小。在该种情况下，逻辑单元20输出第二控制子信号。电压变换单元30接收第二控制子信号，并响应于第二控制子信号而增大其输出的电压信号v1。振荡单元40由于所输入的电压信号v1增大而增大其输出的时钟信号f1的频率。
71.综上，通过第一时长与第一预设时间之间的大小关系，可确定当前的时钟信号f1的频率是否偏大或偏小，进而在时钟信号f1偏大时调节其减小，并在时钟信号f1偏小时调整其增大。从而，实现了对时钟信号f1的频率调节的过程，消除了振荡单元40提供的极点，提高了提高时钟信号f1的稳定性。
72.请参照图3，图3中示出了本技术另一实施例提供的时钟信号生成电路的结构示意图。如图3所示，该时钟信号生成电路100还包括分频单元50。
73.其中，分频单元50连接于计时单元10与振荡单元40之间，分频单元50还连接于逻辑单元20与振荡单元40之间。具体为，分频单元50的输入端与振荡单元40连接，分频单元50
的输出端分别与计时单元10及逻辑单元20连接。
74.在该实施例中，分频单元50用于对时钟信号f1分频，并输出分频信号f2。分频信号f2的频率为时钟信号f1的频率整数分之一。分频信号f2也为交替切换高低电平的信号。
75.图4中示例性示出了时钟信号f1与分频信号f2的一种曲线。如图4所示，在t11时刻与t12时刻之间的时间段为时钟信号f1的一个周期，t11时刻与t13时刻之间的时间段为分频信号f2的一个周期。在该实施例中，分频信号f2的周期为时钟信号f1的周期的5倍，而频率为周期的倒数，所以分频信号f2的频率为时钟信号f1的五分之一。总而之，图4示出了分频单元50对时钟信号f1的频率进行分频，且分频后的分频信号f2的频率为时钟信号f1的五分之一的一种实施方式。
76.继而，分频信号f1分别输入至计时单元10与逻辑单元20。其中，计时单元10还用于响应于分频信号f1而执行至少一次计时操作。并且计时单元10在执行计时操作时输出计时信号t1。
77.在一实施例中，计时单元10还用于在分频信号f1每次处于第一边沿时开始计时，并在计时第一预设时长时停止计时，以执行一次计时操作。其中，第一边沿可以为上升沿或下降沿。具体实现过程可参照上述对图2的详细描述，其在本领域技术人员容易理解的范围内，这里不再赘述。
78.接着，逻辑单元20还用于基于分频信号f1处于第一电平的时长与第一预设时长输出控制信号c1。在一实施方式中，逻辑单元20可基于分频信号f1处于第一电平的时长与第一预设时长之间的大小关系输出对应的控制信号c1。控制信号c1输入至电压变换单元30，以调节电压变换单元30输出的电压信号v1。并通过调节电压信号v1，以达到调节振荡单元40输出的时钟信号f1的目的。
79.在此实施例中，基于分频信号f1与计时信号t1实现了对时钟信号f1的调节。同样能够在每一个循环都对时钟信号f1进行修正，以消除振荡单元40提供的极点，从而有利于提高时钟信号的稳定性。
80.在一实施例中，基于图3所示的结构，也能够实现与上述实施例中的对时钟信号f1的频率进行调节的具体方式类似的方式。在该实施例中，控制信号同样包括第一控制子信号与第二控制子信号。
81.具体地，逻辑单元20还用于在分频信号f1处于第一电平的时长大于第一预设时长时输出第一控制子信号，以及在分频信号f1处于第一电平的时长小于第一预设时长时输出第二控制子信号。电压变换单元30还用于在接收到第一控制子信号时减小电压信号v1，以及在接收到第二控制子信号时增大电压信号v1。振荡单元40还用于在电压信号v1增大时增大时钟信号f1的频率，以及在电压信号v1减小时减小时钟信号f1的频率。具体实现过程可参照上述实施例的具体描述，其在本领域技术人员容易理解的范围内，这里不再赘述。
82.请结合图3参照图5，在一实施例中，计时单元10包括触发子单元11、储能子单元12与比较子单元13。
83.其中，触发子单元11通过分频单元50与振荡单元40连接。储能子单元12与触发子单元11连接。比较子单元13分别与储能子单元12以及逻辑单元20连接。
84.具体地，触发子单元11用于接收分频信号f2，并响应于分频信号f2而输出触发信号tr1。在一些实施方式中，触发子单元11可以在每次分频信号f2处于上升沿或下降沿时开
始输出触发信号tr1。在另一些实施例中，若计时单元10如图1所示用于接收时钟信号f1，则触发子单元11用于接收时钟信号f1，并响应于时钟信号f1而输出触发信号tr1。
85.储能子单元12用于在接收到触发信号tr1时改变电压。例如，在一些实施方式中，储能子单元12在接收到触发信号tr1时被充电，储能子单元12的电压增大。又如，在另一些实施方式中，储能子单元12在接收到触发信号tr1时放电，储能子单元12的电压减小。
86.比较子单元13用于接收储能子单元12上的第一电压v1以及接收第一参考电压vref。第一电压v1为储能子单元12上的电压。比较子单元13还用于在第一电压v1不等于第一参考电压verf时执行计时操作，以输出计时信号t1。在一些实施例中，比较子单元13在第一电压v1大于第一参考电压vref时执行计时操作。在另一些实施例中，比较子单元13在第一电压v1小于第一参考电压vref时执行计时操作。
87.在另一实施例中，如图6所示，该计时单元10还包括电流镜子单元14、电阻子单元15与复位子单元16。
88.其中，电流镜子单元14与第一电流源i1连接。电阻子单元15与电流镜子单元14连接。复位子单元16分别与比较子单元13及触发子单元11连接。
89.具体地，电流镜子单元14用于基于第一电流源i1的电流输出相等的第一电流与第二电流。其中，第一电流用于在储能子单元12接收到触发信号tr1时改变储能子单元12的电压。例如，在一些实施方式中，第一电流在储能子单元12接收到触发信号tr1时为储能子单元12充电，以改变了储能子单元12的电压。
90.电阻子单元15用于基于第二电流输出第一参考电压vref。通过配置电阻子单元13的电阻值，能够配置第一参考电压vref的大小。
91.复位子单元16用于在比较子单元13停止执行计时操作时输出复位信号至触发子单元11，以使触发子单元11停止输出触发信号tr1。
92.在一些实施方式中，触发子单元11具体被配置为在每次分频信号f2处于上升沿时开始输出触发信号tr1。并且，第一电流被配置为给储能子单元12充电。
93.在该实施例中，当分频信号f2处于上升沿时，触发子单元11开始输出触发信号tr1。第一电流开始为储能子单元12充电。且此时储能子单元12的电压为零，小于第一参考电压vref。比较子单元13开始执行计时操作，并输出计时信号t1。与此同时，复位子单元16接收到计时信号t1，复位子单元16不输出复位信号。继而，随着电流镜子单元14输出的第一电流为储能子单元12充电，储能子单元12的电压逐渐增大。当储能子单元12的电压增大至不小于第一参考电压vref时，比较子单元13停止执行计时操作，并停止输出计时信号t1。此时，复位子单元16未接收到计时信号t1，复位子单元16输出复位信号至触发子单元11，以使触发子单元11停止输出触发信号tr1。储能子单元12停止被第一电流充电，并快速放电至其电压为零。直至下个分频信号f2的上升沿再次到来时，再重新执行上述过程。在该实施例中，储能子单元12从开始被充电到停止被充电之间的时长即对应上述实施例中的第一预设时长。
94.需要说明的是，图5与图6中所示出的计时单元10的结构同样能过适用于图1所示的时钟信号生成电路100。具体实现过程可参照对上述实施例的详细说明，这里不再赘述。
95.请参照图7，图7中示例性示出了计时单元10的一种电路结构。
96.在一实施例中，如图7所示，触发子单元11包括d触发器u1。
97.其中，d触发器u1的数据输入端与第一电源vc1连接，d触发器u1的反相数据输出端与储能子单元12连接。当触发子单元11与振荡单元40连接时，d触发器u1的时钟输入端与振荡单元40连接，d触发器u1的时钟输入端输入时钟信号f1(图未示)；当触发子单元11与分频单元50连接时，d触发器u1的时钟输入端与分频单元50连接，d触发器u1的时钟输入端输入分频信号f2(如图7所示)。
98.具体地，在分频信号f1的上升沿未到达之前，d触发器u1的数据输出端保持输出为高电平，在该实施例中对应于d触发器u1的数据输出端未输出触发信号tr1。当分频信号f1的上升沿到来时，d触发器u1的数据输出端输出与第一电源vc1相反的电平，即为低电平，在该实施例中对应于d触发器u1的数据输出端输出触发信号tr1，触发信号tr1为低电平信号。
99.在一实施例中，储能子单元12包括第一开关管q1与第一电容c1。
100.其中，第一开关管q1的第一端与触发子单元11连接，第一开关管q1的第二端与第一电容c1的第二端均接地gnd，第一开关管q1的第三端分别与第一电容c1的第一端及比较子单元13连接。
101.具体地，当d触发器u1的数据输出端未输出触发信号tr1时，第一开关管q1第一端的电压为高电平，第一开关管q1保持导通，第一电容c1被短路。当d触发器u1的数据输出端输出触发信号tr1时，第一开关管q1第一端的电压为低电平，第一开关管q1保持关断，第一电容c1可开始被充电。
102.其中，在该实施例中，以第一开关管q1为nmos管为例。nmos管的栅极为第一开关管q1的第一端，nmos管的源极为第一开关管q1的第二端，nmos管的漏极为第一开关管q1的第三端。
103.除此之外，第一开关管q1还可以是任何可控开关，比如，绝缘栅双极型晶体管(igbt)器件、集成门极换流晶闸管(igct)器件、门极关断晶闸管(gto)器件、可控硅整流器(scr)器件、结栅场效应晶体管(jfet)器件、mos控制晶闸管(mct)器件等。
104.在一实施例中，电阻子单元15包括第一电阻r1。
105.其中，第一电阻r1的第一端与比较子单元13连接，第一电阻r1的第二端接地gnd。
106.具体地，当第二电流流经第一电阻r1时，第一电阻r1的两端生成一个固定电压。该固定电压为第一电阻r1的电阻值与第二电流的乘积。
107.在一实施例中，电流镜子单元14包括第二开关管q2、第三开关管q3与第四开关管q4。
108.其中，第二开关管q2的第一端分别与第二开关管q2的第三端、第三开关管q3的第一端、第四开关管q4的第一端及第一电流源i1的负极连接，第一电流源i1的正极接地gnd，第二开关管q2的第二端、第三开关管q3的第二端及第四开关管q4的第二端均与第二电源vc2连接，第三开关管q3的第三端分别与储能子单元12及比较子单元13连接，第四开关管q4的第三端分别与电阻子单元15及比较子单元13连接。
109.具体地，第一电流源i1的用于生成流经第二开关管q2的电流。继而，由于第三开关管q3与第四开关管q4均与第二开关管q2形成镜像，所以第三开关管q3与第四开关管q4的电流大小与第二开关管q2上的电流大小相同。其中，第三开关管q3上的电流为第一电流，第一电流用于在第一开关管q1关断时为第一电容c1充电。第四开关管q4上的电流为第二电流，第二电流流经第一电阻r1，以生成第一参考电压vref。
110.可以理解的是，在该实施例中，以第二开关管q2、第三开关管q3与第四开关管q4为同样的开关管为例，即第二开关管q2、第三开关管q3与第四开关管q4的等效内阻相等为例，那么第一电流、第二电流与第一电流源i1上的电流均相等。而在其他实施例中，若第二开关管q2、第三开关管q3与第四开关管q4的等效内阻不相等，则第一电流源i1的电流、第一电流与第二电流之间的比值与第二开关管q2、第三开关管q3与第四开关管q4的等效内阻之间的比值呈现反比关系。例如，第二开关管q2与第三开关管q3的等效内阻的比值为1：2，则第一电流源i1的电流与第一电流的比值为2：1，由此可得到第一电流为第一电流源i1的电流的两倍。
111.其中，在该实施例中，以第二开关管q2、第三开关管q3与第四开关管q4为nmos管为例。nmos管的栅极为第二开关管q2(第三开关管q3与第四开关管q4)的第一端，nmos管的源极为第二开关管q2(第三开关管q3与第四开关管q4)的第二端，nmos管的漏极为第二开关管q2(第三开关管q3与第四开关管q4)的第三端。
112.除此之外，第二开关管q2、第三开关管q3与第四开关管q4还可以是任何可控开关，比如，绝缘栅双极型晶体管(igbt)器件、集成门极换流晶闸管(igct)器件、门极关断晶闸管(gto)器件、可控硅整流器(scr)器件、结栅场效应晶体管(jfet)器件、mos控制晶闸管(mct)器件等。
113.在一实施例中，比较子单元13包括比较器u2与施密特触发器u3。
114.其中，比较器u2的第一输入端输入第一参考电压vref，比较器u2的第二输入端与储能子单元12连接，比较器u2的第二输入端用于输入第一电压v1，比较器u2的输出端与施密特触发器u3的输入端连接，施密特触发器u4的输出端用于输出计时信号t1。并且，比较器u2的复位端还与触发子单元11连接。在该实施例中，以比较器u2的同相输入端为第一端，反向输入端为第二端为例。
115.具体地，当第一电流开始为第一电容c1充电时，第一电压v1小于第一参考电压vref，比较器u2输出高电平，施密特触发器u3也输出高电平。此时对应于施密特触发器u3开始输出计时信号t1。在第一电容c1的电压被充电至等于第一参考电压vref之前，施密特触发器u3保持输出高电平，即施密特触发器u3保持输出计时信号t1。
116.直至第一电容c1的电压被充电至等于第一参考电压vref，即第一电压v1与第一参考电压vref相等，比较器u2输出低电平，施密特触发器u3也输出低电平。此时，对应于施密特触发器u3停止输出计时信号t1。
117.需要说明的是，在该实施例中，通过设置施密特触发器u3，能够利用施密特触发器u3的滞回特性，以实现抑制干扰的目的。而在其他的实施例中，比较子单元13也可以只包括比较器u2。
118.在一实施例中，复位子单元16包括反相器u4、延时器u5和与非门u6。
119.其中，反相器u4的输入端分别与比较子单元13及延时器u5的输入端连接，反相器u4的输出端与与非门u6的第一输入端连接，延时器u5的输出端与与非门u6的第二输入端连接，与非门u6的输出端与触发子单元11连接。
120.具体地，当施密特触发器u3输出计时信号t1，即施密特触发器u3输出高电平时，反相器u4输出低电平，与非门u6输出高电平。高电平无法使d触发器u1复位。此时，对应于复位子单元16未输出复位信号。
121.当施密特触发器u3未输出计时信号t1，即施密特触发器u3输出低电平时，反相器u4输出高电平，与非门u6输出低电平。低电平无法使d触发器u1复位。此时，对应于复位子单元16未输出复位信号。
122.其次，当d触发器u1被复位时，d触发器u1的输出端再次输出高电平。一方面，该高电平作用于第一开关管q1，以使第一开关管q1导通，并将第一电容c1短路，第一电容c1也通过第一开关管q1的内阻迅速放电；另一方面，该高电平作用于比较器u2的复位端，以对比较器u2进行复位，从而保持比较器u2输出低电平。直至分频信号f2下一个上升沿的到来。
123.以下结合图8与图9所示的时钟信号生成电路100中各信号的示意图，对图7所示的电路结构的原理进行再次说明。
124.请一并参照图7与图8，在t21时刻，分频信号f2的上升沿到达。d触发器u1输出触发信号，即低电平。第一开关管q1关断，第一电容c1开始被充电。第一电压v1逐渐增大。此时，由于第一电压v1小于第一参考电压vref，比较器u1与施密特触发器u2均输出高电平。计时信号t1处于高电平，也对应于施密特触发器u2开始出计时信号t1。
125.直至t22时刻，第一电压v1增大至与第一参考电压vref相等。此时，比较器u1与施密特触发器u2均输出低电平。与非门u6也输出低电平，以使d触发器u1复位。d触发器u1停止输出触发信号，即d触发器u1输出高电平，第一开关管q1的第一端为高电平，第一开关管q1导通，第一电容c1通过第一开关管q1放电。第一电压v1降低至零。同时，比较器u1的复位端也输入高电平，比较器u1被复位。此时，即使第一电压v1小于第一参考电压vref，比较器u1也保持输出低电平。
126.直至t24时刻，分频信号f2的上升沿再次到达时，d触发器u1又重新输出触发信号。并重复上述过程。
127.其中，t21时刻与t22时刻之间的时间段即为本技术实施例中的第一预设时长。具体地，第一参考电压vref为：vref＝r1*ip2(1)，其中r1为第一电阻r1的电阻值，ip2为第二电流。第一电容c1上的电压(即第一电压v1)为：其中，ip1为第一电流，c1为第一电容c1的容值，t为第一电容c1被充电的时长。当第一电容c1被充电至第一电压v1等于第一参考电压vref时，v1＝vref(3)。结合公式(1)(2)(3)可得此时第一预设时长为：tset＝r1*c1*ip2/ip1(4)。由公式(4)可知第一预设时长可由第一电容c1的容值、第一电阻r1的电阻值、第一电流及第二电流决定。因此，当第一电容c1、第一电阻r1、第一电流源i1、第二开关管q2、第三开关管q3与第四开关管q4均选型完成时，第一预设时长为固定的时长。
128.同时，在该实施例中，图8所示出的分频信号f2处于高电平的时长为t21时刻到t23时刻之间的时间段。则分频信号f2处于高电平的时长大于第一预设时长。逻辑单元20应输出第一控制子信号至电压变换单元30，以使电压变换单元30减小电压信号v1，进而使振荡单元40减小时钟信号f1的频率。分频信号f2处于高电平的时长也随着减小。不断重复上述调节过程，直至分频信号f2处于高电平的时长与第一预设时长相等。
129.而图9则示出了分频信号f2处于高电平的时长小于第一预设时长的一种情况。如图9所示，分频信号f2处于高电平的时长为t31时刻到t32时刻之间的时间段。而第一预设时长为t31时刻到t33时刻之间的时长。分频信号f2处于高电平的时长小于第一预设时长。此时，逻辑单元20应输出第二控制子信号至电压变换单元30，以使电压变换单元30增大电压
信号v1，进而使振荡单元40增大时钟信号f1的频率。分频信号f2处于高电平的时长也随着增大。不断重复上述调节过程，直至分频信号f2处于高电平的时长与第一预设时长相等。
130.通过上述过程，实现了对时钟信号f1的频率的调节过程，有利于使时钟信号f1保持稳定。
131.其次，当本技术实施例中的电压变换单元采用电荷泵时，电荷泵的电荷量的计算公式为：q＝i2*d/c2(5)，其中，q为电荷泵的电荷量，i2为电荷泵中的泵送电容的充电电流或放电电流，d为充电时间或放电时间，c2为泵送电容的容值。其中，泵送电容上的电压即为电压信号v1。
132.在该实施例中，上述对电压信号v1的调节在实际应用中通过调节电荷泵充放电的时间实现。结合上述实施例可知，上述对电压信号v1的调节过程对应：当泵送电容的充电电流过大时，减小充电时间；当充电电流过小时，增大充电时间。从而，电荷泵处于动态平滑的状态，q也因此保持不变，所以对于电荷泵中所设置的电流镜的匹配要求不高，可以有效的应对工艺偏差带来的影响。
133.此外，针对相关技术中的电荷泵锁相环电路而言，电荷泵锁相环电路中的压控振荡器提供了一个极点，电荷泵输出存在一个极点，电荷泵锁相环电路为双极点系统，需要提供较为复杂的补偿电路。并且，由于电荷泵锁相环本质上是一个离散的采样系统，一般要求环路带宽小于输入频率的1/10。因此电荷泵锁相环输入的参考频率越低，需要的环路带宽越小，所设置的补偿电路中的补偿电容需要随参考频率降低而增大。在低功耗系统中，通常系统只提供高精度、低功耗的低频时钟，因此电荷泵锁相环的使用存在很大的局限性。即要么需要增加成本以增加高精度、高功耗的高频参考时钟，要么需要设置很大的补偿电容，同样也会增加芯片成本。
134.而对于本技术所提供的时钟信号生成电路而言，由于每个周期都会对时钟频率f1进行修正，没有相位累加的过程，进而可消除压控振荡器提供的极点。所以在整个系统为单极点系统，不会存在稳定性的问题，也无需设置额外的补偿电路，既降低了成本，也减少了不必要的功耗损耗，并提高了时钟信号的稳定性。
135.本技术实施例还提供一种电荷泵锁相环电路，该电荷泵锁相环电路包括本技术任一实施例中的时钟信号生成电路100。
136.本技术实施例还提供一种芯片，该芯片包括本技术任一实施例中的电荷泵锁相环电路。
137.本技术实施例还提供一种终端设备，该终端设备包括本技术任一实施例中的芯片。
138.最后应说明的是：以上实施例仅用以说明本技术的技术方案，而非对其限制；在本技术的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，步骤可以以任意顺序实现，并存在如上所述的本技术的不同方面的许多其它变化，为了简明，它们没有在细节中提供；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。

技术特征：
1.一种时钟信号生成电路，其特征在于，包括：计时单元，所述计时单元用于接收所述时钟信号，并响应于所述时钟信号而执行至少一次计时操作，其中，每次计时操作的时长为第一预设时长，并且在所述计时单元执行计时操作时输出计时信号；逻辑单元，所述逻辑单元与所述计时单元连接，所述逻辑单元用于接收所述时钟信号与所述计时信号，并基于所述计时信号确定所述第一预设时长，以及基于所述时钟信号处于第一电平的第一时长与所述第一预设时长输出控制信号；电压变换单元，所述电压变换单元与所述逻辑单元连接，所述电压变换单元用于接收所述控制信号以输出电压信号，并基于所述控制信号调节所述电压信号；振荡单元，所述振荡单元分别与所述计时单元、所述逻辑单元及所述电压变换单元连接，所述振荡单元用于接收所述电压信号以输出所述时钟信号，并基于所述电压信号调节所述时钟信号的频率；所述计时单元包括：触发子单元，所述触发子单元与所述振荡单元连接，所述触发子单元用于接收所述时钟信号，并响应于所述时钟信号而输出触发信号；储能子单元，所述储能子单元与所述触发子单元连接，所述储能子单元用于在接收到所述触发信号时改变电压；比较子单元，所述比较子单元分别与所述储能子单元以及所述逻辑单元连接，所述比较子单元用于接收所述储能子单元上的第一电压以及接收第一参考电压，并在所述第一电压不等于所述第一参考电压时执行所述计时操作，以输出所述计时信号。2.根据权利要求1所述的时钟信号生成电路，其特征在于，所述计时单元还用于在所述时钟信号每次处于第一边沿时开始计时，并在计时所述第一预设时长时停止计时，以执行一次计时操作。3.根据权利要求1所述的时钟信号生成电路，其特征在于，所述计时单元还包括：电流镜子单元，所述电流镜子单元与第一电流源连接，所述电流镜子单元用于基于第一电流源的电流输出相等的第一电流与第二电流，其中，所述第一电流用于在所述储能子单元接收到所述触发信号时改变所述储能子单元的电压；电阻子单元，所述电阻子单元与所述电流镜子单元连接，所述电阻子单元用于基于所述第二电流输出所述第一参考电压；复位子单元，所述复位子单元分别与所述比较子单元及所述触发子单元连接，所述复位子单元用于在所述比较子单元停止执行所述计时操作时输出复位信号至所述触发子单元，以使所述触发子单元停止输出所述触发信号。4.根据权利要求1所述的时钟信号生成电路，其特征在于，所述触发子单元包括d触发器；所述d触发器的时钟输入端与所述振荡单元连接，所述d触发器的数据输入端与第一电源连接，所述d触发器的反相数据输出端与所述储能子单元连接。5.根据权利要求1所述的时钟信号生成电路，其特征在于，所述储能子单元包括第一开关管与第一电容；所述第一开关管的第一端与所述触发子单元连接，所述第一开关管的第二端与所述第
一电容的第二端均接地，所述第一开关管的第三端分别与所述第一电容的第一端及所述比较子单元连接。6.根据权利要求1所述的时钟信号生成电路，其特征在于，所述比较子单元包括比较器与施密特触发器；所述比较器的第一输入端输入所述第一参考电压，所述比较器的第二输入端与所述储能子单元连接，所述比较器的输出端与所述施密特触发器的输入端连接，所述施密特触发器的输出端用于输出所述计时信号。7.根据权利要求3所述的时钟信号生成电路，其特征在于，所述电流镜子单元包括第二开关管、第三开关管与第四开关管；所述第二开关管的第一端分别与所述第二开关管的第三端、所述第三开关管的第一端、所述第四开关管的第一端及所述第一电流源的负极连接，所述第一电流源的正极接地，所述第二开关管的第二端、所述第三开关管的第二端及所述第四开关管的第二端均与第二电源连接，所述第三开关管的第三端分别与所述储能子单元及所述比较子单元连接，所述第四开关管的第三端分别与所述电阻子单元及所述比较子单元连接。8.根据权利要求3所述的时钟信号生成电路，其特征在于，所述电阻子单元包括第一电阻；所述第一电阻的第一端与所述比较子单元连接，所述第一电阻的第二端接地。9.根据权利要求3所述的时钟信号生成电路，其特征在于，所述复位子单元包括反相器、延时器和与非门；所述反相器的输入端分别与所述比较子单元及所述延时器的输入端连接，所述反相器的输出端与所述与非门的第一输入端连接，所述延时器的输出端与所述与非门的第二输入端连接，所述与非门的输出端与所述触发子单元连接。10.根据权利要求1所述的时钟信号生成电路，其特征在于，所述时钟信号生成电路还包括分频单元；所述分频单元连接于所述计时单元与所述振荡单元之间，所述分频单元还连接于所述逻辑单元与所述振荡单元之间；所述分频单元用于对所述时钟信号分频，并输出分频信号，其中，所述分频信号分别输入至所述计时单元与所述逻辑单元，且所述分频信号的频率为所述时钟信号的频率整数分之一；所述计时单元还用于响应于所述分频信号而执行至少一次计时操作；所述逻辑单元还用于基于所述分频信号处于所述第一电平的时长与所述第一预设时长输出控制信号。11.根据权利要求1-10任意一项所述的时钟信号生成电路，其特征在于，所述电压变换单元为电荷泵，和/或，所述振荡单元为压控振荡器。12.一种电荷泵锁相环电路，其特征在于，包括如权利要求1-11任意一项所述的时钟信号生成电路。13.一种芯片，其特征在于，包括如权利要求12所述的电荷泵锁相环电路。14.一种终端设备，其特征在于，包括如权利要求13所述的芯片。

技术总结
本申请公开了一种时钟信号生成电路、电荷泵锁相环电路、芯片与终端设备，时钟信号生成电路包括计时单元、逻辑单元、电压变换单元、振荡单元。计时单元用于接收时钟信号，并响应于时钟信号而执行至少一次计时操作。其中，每次计时操作的时长为第一预设时长，并且在计时单元执行计时操作时输出计时信号。逻辑单元基于计时信号确定第一预设时长，以及基于时钟信号处于第一电平的第一时长与第一预设时长输出控制信号。电压变换单元用于接收控制信号以输出电压信号，并基于控制信号调节电压信号。振荡单元用于接收电压信号以输出时钟信号，并基于电压信号调节时钟信号的频率。通过上述方式，能够提高时钟信号的稳定性。能够提高时钟信号的稳定性。能够提高时钟信号的稳定性。


技术研发人员：陆维立 罗冬哲 张航
受保护的技术使用者：深圳市思远半导体有限公司
技术研发日：2023.03.24
技术公布日：2023/10/15