半导体器件版图设计规则的检查方法与流程

1.本发明涉及半导体制造技术领域，特别涉及一种半导体器件版图设计规则的检查方法。


背景技术：

2.在集成电路制造中，晶圆工厂需要根据不同的工艺参数制定出满足芯片制造良率的同一工艺层及不同工艺层之间的几何尺寸约束，这些几何尺寸约束的集合就是版图设计规则手册(design rule manual，简称drm)。开发工程师负责把drm中的每一条约束实现在版图设计规则检查文件(drc rule deck)中，版图工程师拿到drc rule deck后，需要使用对所设计的版图做版图设计规则检查(design rule check，简称drc)。
3.版图设计规则检查(drc)是随着半导体器件的电路设计一同产生的，为了确保版图设计的工艺可靠，因此都需要进行半导体器件版图设计规则检查。然而，在现有的半导体器件版图设计规则的检查方法中，通常按照单一的设计规则对待检查图形的所有边进行检查，或者将待检查图形以不同的版图区域的边界进行划分，将待检查图形划分两个部分，然后按照划分分别对待检查图形的两个部分进行不同规则的检查，如此一来，待检查图形的一条边可能会按照两种不同的设计规则进行检查，由此导致在检查过程中出现报错较多的情况，从而使检查时间增多，影响了版图的设计效率。


技术实现要素：

4.本发明的目的在于提供一种半导体器件版图设计规则的检查方法，以减少检查过程中的报错。
5.为解决上述技术问题，本发明提供一种半导体器件版图设计规则的检查方法，包括：
6.提供半导体器件版图，所述半导体器件版图具有存储区和逻辑区，所述逻辑区围绕所述存储区设置，所述半导体器件版图包括多个待检查图形，所述待检查图形至少具有四条边，所述待检查图形的边位于存储区和/或逻辑区；
7.判断所述待检查图形的每条边的所在区；
8.根据所述待检查图形的每条边所在区进行相应的设计规则检查，以判断所述待检查图形是否符合设计规则，其中，待检查图形的边位于存储区则按照存储区设计规则进行检查，待检查图形的边位于逻辑区则按照逻辑区设计规则进行检查，待检查图形的边位于存储区和逻辑区则按照存储区设计规则进行检查。
9.可选的，在所述的半导体器件版图设计规则的检查方法中，判断所述待检查图形的每条边的所在区的方法包括：
10.判断所述存储区是否具有所述待检查图形的边，若否，则判定为所述待检查图形的边位于逻辑区；若是，则进一步判断所述存储区的待检查图形的边是否为完整边，若是，则判定为所述待检查图形的边位于存储区，若否，则判定为所述待检查图形的边位于存储
区和逻辑区。
11.可选的，在所述的半导体器件版图设计规则的检查方法中，判断所述存储区的边是否为待检查图形的完整边的方法包括：判断所述存储区的待检查图形的边与逻辑区的待检查图形的边是否具有拼接且拼接于同一条直线上，若否，则判定为所述存储区的待检查图形的边为完整边，若是，则判定为所述存储区的待检查图形的边为非完整边。
12.可选的，在所述的半导体器件版图设计规则的检查方法中，对所述待检查图形的每条边所在区进行相应的设计规则检查包括：所述待检查图形的每条边的尺寸检查。
13.可选的，在所述的半导体器件版图设计规则的检查方法中，所述尺寸检查包括同一待检查图形的两个边之间的宽度检查，相邻的待检查图形之间的间距检查。
14.可选的，在所述的半导体器件版图设计规则的检查方法中，在所述待检查图形的设计规则中，同一区域中的待检查图形的两个边之间的宽度设计规则相同。
15.可选的，在所述的半导体器件版图设计规则的检查方法中，在所述待检查图形的设计规则中，同一区域中相邻的待检查图形之间的间距设计规则相同。可选的，在所述的半导体器件版图设计规则的检查方法中，所述待检查图形的形状为矩形或者l形。
16.可选的，在所述的半导体器件版图设计规则的检查方法中，通过电子设计自动化物理验证工具对所述待检查图形进行所述设计规则检查。
17.可选的，在所述的半导体器件版图设计规则的检查方法中，其特征在于，所述半导体器件为闪存存储器或者静态随机存储器。
18.在本发明提供的半导体器件版图设计规则的检查方法中，先判断待检查图形的每条边的所在区，然后根据待检查图形的每条边所在区进行相应的设计规则检查，以判断待检查图形是否符合设计规则，其中，待检查图形的边位于存储区则按照存储区设计规则进行检查，待检查图形的边位于逻辑区则按照逻辑区设计规则进行检查，待检查图形的边位于存储区和逻辑区则按照存储区设计规则进行检查。如此，可以全面的对待检查图形的所有边进行相应的设计规则检查，同时，待检查图形的每条边仅按照一种设计规则进行检查，可以减少检查过程中的报错，缩短了检查时间，提高了版图的设计效率。
附图说明
19.图1是本发明实施例的半导体器件版图设计规则的检查方法的流程示意图；
20.图2至图5是本发明实施例的半导体器件版图设计规则的检查方法中形成的版图示意图；
21.其中，附图标记说明如下：
22.101-存储区；102-逻辑区；110-待检查图形；110a、110b、110c-待检查图形的边。
具体实施方式
23.以下结合附图和具体实施例对本发明提出的半导体器件版图设计规则的检查方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
24.图1是本发明实施例的半导体器件版图设计规则的检查方法的流程示意图。如图1
所示，本实施例提供一种半导体器件版图设计规则的检查方法，包括：
25.步骤s1：提供半导体器件版图，所述半导体器件版图具有存储区和逻辑区，所述逻辑区围绕所述存储区设置，所述半导体器件版图包括多个待检查图形，所述待检查图形至少具有四条边，所述待检查图形的边位于存储区和/或逻辑区；
26.步骤s2：判断所述待检查图形的每条边的所在区；
27.步骤s3：根据所述待检查图形的每条边所在区进行相应的设计规则检查，以判断所述待检查图形是否符合设计规则，其中，待检查图形的边位于存储区则按照存储区设计规则进行检查，待检查图形的边位于逻辑区则按照逻辑区设计规则进行检查，待检查图形的边位于存储区和逻辑区则按照存储区设计规则进行检查。
28.图2至图5是本发明实施例的半导体器件版图设计规则的检查方法中形成的版图示意图。下文将结合附图2至图5对本实施例提供的半导体器件版图设计规则的检查方法进行更详细的描述。
29.首先，执行步骤s1，参考图2所示，提供半导体器件版图，所述半导体器件版图具有存储区101和逻辑区102，所述逻辑区102围绕所述存储区101设置，所述半导体器件版图包括多个待检查图形110，所述待检查图形至少具有四条边，所述待检查图形110的边位于存储区101和/或逻辑区102，即待检查图形110的任意一条边可以位于存储区101，或者位于逻辑区102，又或者是自存储区101延伸至逻辑区102(位于存储区和逻辑区)。
30.本实施例中，半导体器件可以为闪存存储器或者静态随机存储器，即本实施例提供的半导体器件版图可以应用于闪存存储器或者静态随机存储器(sram)。
31.本实施例中，如图2所示，待检查图形110的形状为矩形或者l形。存储区101和逻辑区102各具有矩形和/或l形的待检查图形110。
32.接着，执行步骤s2，参考图3～图5所示，判断所述待检查图形110的每条边的所在区。具体的，判断所述待检查图形110的每条边的所在区的方法包括：判断所述存储区101是否具有所述待检查图形110的边；若否，则判定为所述待检查图形110的边位于逻辑区102；若是，则进一步判断所述存储区101的待检查图形110的边是否为完整边，若是，则判定为所述待检查图形110的边位于存储区101，若否，则判定为所述待检查图形110的边位于存储区101和逻辑区102。
33.例如，如图3～图5所示，存储区101具有待检查图形110的边110a，逻辑区具有待检查图形110的边110b和边110c；通过判断待检查图形110的每条边位于存储区101还是逻辑区102，后续可以根据待检查图形110的每条边所在的区对待检查图形110进行相应的设计规则检查。
34.进一步的，判断所述存储区101的边是否为待检查图形110的完整边的方法包括：判断所述存储区101的待检查图形110的边与逻辑区102的待检查图形110的边是否具有拼接且拼接于同一条直线上，若否，则判定为所述存储区101的待检查图形110的边为完整边，若是，则判定为所述存储区101的待检查图形110的边为非完整边。例如，如图4所示，存储区101的待检查图形的边110a与逻辑区的待检查图形110的边110b拼接在一起且拼接于同一条直线上，则判定为所述存储区101的待检查图形110的边110a为非完整边。
35.接着，执行步骤s3，根据所述待检查图形110的每条边所在区进行相应的设计规则检查，以判断所述待检查图形110是否符合设计规则，其中，待检查图形110的边位于存储区
101则按照存储区101设计规则进行检查，待检查图形110的边位于逻辑区102则按照逻辑区102设计规则进行检查，待检查图形110的边位于存储区101和逻辑区102则按照存储区101设计规则进行检查。如此，可以全面的对待检查图形110的所有边进行相应的设计规则检查，同时，待检查图形110的每条边仅按照一种设计规则进行检查，可以减少检查过程中的报错，缩短了检查时间，提高了版图的设计效率。
36.本实施例中，存储区设计规则较逻辑区设计规则严格，通常情况下，若待检查图形110的边自存储区延伸至逻辑区102，那么待检查图形的边的设计需满足存储区101的设计规则。因此，待检查图形110的边位于存储区101和逻辑区102则按照存储区101设计规则进行检查，可以避免出现检查过程中的报错。
37.本实施例中，对所述待检查图形110的每条边所在区进行相应的设计规则检查包括：所述待检查图形110的每条边的尺寸检查。其中，尺寸检查包括同一待检查图形110的两个边之间的宽度a检查，相邻的待检查图形110之间的间距b检查。在所述待检查图形的设计规则中，同一区域中的待检查图形110的两个边之间的宽度设计规则相同，即，同一区域中待检查图形110的两个边之间的宽度可以不同，仅需使同一区域中待检查图形110的两个边之间的宽度满足宽度设计规则的最小值即可。例如，存储区101中的待检查图形110的两个边之间的宽度满足设计规则的最小值，但存储区101中的待检查图形110的两个边之间的宽度可以不同。或者，逻辑区102中的待检查图形110的两个边之间的宽度满足宽度设计规则的最小值，但逻辑区102中的待检查图形110的两个边之间的宽度可以不同。以及同一区域中相邻的待检查图形110之间的间距设计规则相同，即，同一区域中相邻的待检查图形110之间的间距可以不同，仅需使同一区域中相邻的待检查图形110之间的间距满足间距设计规则的最小值即可。
38.本实施例中，具体可通过eda(electronic design automation，电子设计自动化)物理验证工具(例如calibre)，编辑代码文件来实现设计规则检查。
39.综上可见，在本发明实施例提供的半导体器件版图设计规则的检查方法中，先判断待检查图形的每条边的所在区，然后根据待检查图形的每条边所在区进行相应的设计规则检查，以判断待检查图形是否符合设计规则，其中，待检查图形的边位于存储区则按照存储区设计规则进行检查，待检查图形的边位于逻辑区则按照逻辑区设计规则进行检查，待检查图形的边位于存储区和逻辑区则按照存储区设计规则进行检查。如此，可以全面的对待检查图形的所有边进行相应的设计规则检查，同时，待检查图形的每条边仅按照一种设计规则进行检查，可以减少检查过程中的报错，缩短了检查时间，提高了版图的设计效率。
40.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

技术特征：
1.一种半导体器件版图设计规则的检查方法，其特征在于，包括：提供半导体器件版图，所述半导体器件版图具有存储区和逻辑区，所述逻辑区围绕所述存储区设置，所述半导体器件版图包括多个待检查图形，所述待检查图形至少具有四条边，所述待检查图形的边位于存储区和/或逻辑区；判断所述待检查图形的每条边的所在区；根据所述待检查图形的每条边所在区进行相应的设计规则检查，以判断所述待检查图形是否符合设计规则，其中，待检查图形的边位于存储区则按照存储区设计规则进行检查，待检查图形的边位于逻辑区则按照逻辑区设计规则进行检查，待检查图形的边位于存储区和逻辑区则按照存储区设计规则进行检查。2.如权利要求1所述的半导体器件版图设计规则的检查方法，其特征在于，判断所述待检查图形的每条边的所在区的方法包括：判断所述存储区是否具有所述待检查图形的边，若否，则判定为所述待检查图形的边位于逻辑区；若是，则进一步判断所述存储区的待检查图形的边是否为完整边，若是，则判定为所述待检查图形的边位于存储区，若否，则判定为所述待检查图形的边位于存储区和逻辑区。3.如权利要求2所述的半导体器件版图设计规则的检查方法，其特征在于，判断所述存储区的边是否为待检查图形的完整边的方法包括：判断所述存储区的待检查图形的边与逻辑区的待检查图形的边是否具有拼接且拼接于同一条直线上，若否，则判定为所述存储区的待检查图形的边为完整边，若是，则判定为所述存储区的待检查图形的边为非完整边。4.如权利要求1所述的半导体器件版图设计规则的检查方法，其特征在于，对所述待检查图形的每条边所在区进行相应的设计规则检查包括：所述待检查图形的每条边的尺寸检查。5.如权利要求4所述的半导体器件版图设计规则的检查方法，其特征在于，所述尺寸检查包括同一待检查图形的两个边之间的宽度检查，以及相邻的待检查图形之间的间距检查。6.如权利要求5所述的半导体器件版图设计规则的检查方法，其特征在于，在所述待检查图形的设计规则中，同一区域中的待检查图形的两个边之间的宽度设计规则相同。7.如权利要求5所述的半导体器件版图设计规则的检查方法，其特征在于，在所述待检查图形的设计规则中，同一区域中相邻的待检查图形之间的间距设计规则相同。8.如权利要求1所述的半导体器件版图设计规则的检查方法，其特征在于，所述待检查图形的形状为矩形或者l形。9.如权利要求1所述的半导体器件版图设计则的检查方法，其特征在于，通过电子设计自动化物理验证工具对所述待检查图形进行所述设计规则检查。10.如权利要求1～9中任一项所述的半导体器件版图设计规则的检查方法，其特征在于，所述半导体器件为闪存存储器或者静态随机存储器。

技术总结
本发明提供一种半导体器件版图设计规则的检查方法，通过先判断待检查图形的每条边的所在区，然后根据待检查图形的每条边所在区进行相应的设计规则检查，以判断待检查图形是否符合设计规则，其中，待检查图形的边位于存储区则按照存储区设计规则进行检查，待检查图形的边位于逻辑区则按照逻辑区设计规则进行检查，待检查图形的边位于存储区和逻辑区则按照存储区设计规则进行检查。如此，可以全面的对待检查图形的所有边进行相应的设计规则检查，同时，待检查图形的每条边仅按照一种设计规则进行检查，可以减少检查过程中的报错，缩短了检查时间，提高了版图的设计效率。提高了版图的设计效率。提高了版图的设计效率。


技术研发人员：薛芳琦 许烨东
受保护的技术使用者：上海华力集成电路制造有限公司
技术研发日：2023.02.27
技术公布日：2023/7/11