用于同步多个双倍数据速率存储器列的装置和方法与流程

用于同步多个双倍数据速率存储器列的装置和方法
1.相关申请的交叉引用
2.本技术要求2020年11月11日提交的美国申请第17/095,221号的优先权，该美国申请要求2020年8月24日提交的美国临时申请第63/069,327号的优先权，该美国临时申请的公开内容据此以引用方式并入。


背景技术：

3.计算机系统通常使用廉价和高密度的动态随机存取存储器(dram)芯片作为主存储器。现今销售的大多数dram芯片与由联合电子设备工程委员会(jedec)发布的各种双倍数据速率(ddr)dram标准兼容。ddr dram通过提供各种低功率模式来提供高性能和低功率操作。例如，低功率双倍数据速率动态随机存取存储器(lpddr dram)被设计成比其他类型的存储器消耗较少功率并且可用于移动设备和非移动设备。例如，lpddr存储器用于采用高密度动态随机存取存储器的数据处理系统(诸如云计算服务器、台式计算机、膝上型计算机、移动设备、打印机和其他设备)。新的第5代lpddr存储器(被称为lpddr5)被设计成与前几代相比具有改进的功率消耗和改进的数据传输速度。一种降低功率消耗的改进是一种可以在存储器的空闲模式期间设置的深度睡眠模式。
4.现代ddr存储器控制器通过个人专用物理(phy)层接口电路与ddr存储器芯片通信。每个ddr存储器芯片或芯片组也称为列。在采用lpddr5存储器的系统中，每个列可单独连接到相应的物理层芯片或电路。每个物理层接口电路为每个ddr存储器提供单独的总线结构。这包括单独的写入时钟信号(wck)(也称为数据传输时钟)，其用作一种类型的参考时钟，使得每个列连接到单独的数据传输时钟并接收单独的数据传输时钟。写入时钟信号必须与列的存储器时钟同步以执行读取和写入操作。同步命令从存储器控制器发送，以同步来自物理层接口电路的写入时钟和特定列所使用的相应存储器时钟。此类多总线配置会导致系统成本高。
附图说明
5.当结合以下附图时，根据以下描述，将更容易理解这些实施方式，其中相同的附图标记表示相同的元件，并且其中：
6.图1示出了根据一些实施方案的数据处理系统的框图；
7.图2示出了适合在图1的数据处理系统中使用的加速处理单元(apu)的框图；
8.图3示出了根据一些实施方案的适合在图2的apu中使用的存储器控制器和相关联的物理接口(phy)的框图；
9.图4是示出根据本说明书的一个方面的采用共享数据传输时钟的数据处理系统的一个示例的框图；
10.图5是示出根据本文所公开的一个示例的存储器控制器的一个示例的框图；
11.图6是示出根据本公开中阐述的一个示例的用于同步多个双倍数据速率存储器列的方法的一个示例的流程图；
12.图7是示出根据本公开中阐述的一个示例的用于同步多个双倍数据速率存储器列的方法的一个示例的流程图；
13.图8是示出根据本公开中阐述的一个示例的用于对共享数据传输时钟的多个双倍数据速率存储器列中的一者或多者上电的方法的一个示例的流程图；并且
14.图9是示出根据本公开中阐述的一个示例的用于对共享数据传输时钟的多个双倍数据速率存储器列中的一者或多者上电的方法的一个示例的流程图。
15.在以下描述中，在不同附图中使用相同的附图标号指示类似或相同的项。除非另有说明，否则字词
″
耦接
″
及其相关联的动词形式包括直接连接和通过本领域已知的方式的间接电连接两者，并且除非另有说明，否则对直接连接的任何描述也意味着使用合适形式的间接电连接的另选实施方案。
具体实施方式
16.简而言之，用于同步多个双倍数据速率存储器列的装置和方法采用共享数据传输时钟，诸如耦合到多个双倍数据速率存储器列(诸如复合lpddr5 jedec的存储器列或其他合适类型的存储器列)的写入时钟(例如，lpddr5 jedec指定的wck)。在一些具体实施中，采用共享总线结构，使得单个物理层接口与多个不同存储器列交接，而不是针对每个列使用单独的phy接口电路和总线路径。在某些示例中，物理层接口电路在体现为集成电路芯片时采用较少数量的引脚并且使用连接到多个ddr存储器列的单个数据传输时钟引脚。
17.在一些具体实施中，存储器控制器通过等待非目标存储器列变为与由物理层接口电路提供的存储器时钟不同步来向共享来自同一物理层接口电路的数据传输信号(例如，wck)的多个双倍数据速率存储器列发出数据传输同步命令。在一些示例中，存储器列是连接到相同列选择并且因此被同时访问的一个或多个dram列。在一些示例中，存储器控制器等待向目标双倍数据速率存储器列发出数据传输时钟同步命令，直到确定非目标双倍数据速率存储器列转变或将从与存储器时钟同步转变为不同步。
18.根据某些具体实施，一种用于同步多个双倍数据速率存储器列的方法包括确定目标ddr存储器列何时相对于共享数据传输时钟和存储器时钟不同步，其中共享数据传输时钟连接为在目标ddr存储器时钟和非目标ddr存储器列之间共享；以及确定目标ddr存储器列何时相对于共享数据传输时钟和存储器时钟不同步。响应于确定目标ddr存储器列相对于共享数据传输时钟和存储器时钟不同步，该方法包括确定非目标ddr存储器列是否相对于共享数据传输时钟和存储器时钟不同步，以及响应于确定非目标ddr存储器列相对于共享数据传输时钟和存储器时钟不同步而向目标ddr存储器列发出数据传输时钟同步命令。在一些示例中，该方法包括向目标双倍数据速率(ddr)存储器列和非目标ddr存储器列提供共享数据传输时钟。
19.根据一些示例，响应于确定目标双倍数据速率存储器列不同步，该方法包括确定非目标双倍数据速率存储器列是否与存储器时钟同步，以及响应于确定非目标双倍数据速率存储器列与存储器时钟同步，确定用于非目标双倍数据速率存储器列的列同步切换时机，该列同步切换时机指示从与存储器时钟的同步条件到不同步条件的转变，以及响应于确定用于非目标双倍数据速率存储器列的列同步切换时机而向目标双倍数据速率存储器列发出数据传输时钟同步命令。
20.根据一些具体实施，该方法包括针对目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者保持读取同步计数器和写入同步计数器，以及基于针对目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者所保持的读取同步计数器和写入同步计数器来发出数据传输时钟同步命令。
21.根据其他具体实施，针对目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者使用并保持每个存储器的统一同步计数器，并且基于针对每个存储器列所保持的统一同步计数器来发出数据传输时钟同步命令。
22.根据一些示例，该方法包括将非目标ddr存储器列置于降低功率模式；在非目标ddr存储器列处于降低功率模式时，在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；检测需要非目标ddr存储器列退出降低功率模式；暂停在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；使目标ddr存储器列变为不同步；将非目标ddr存储器列从降低功率模式移除；以及恢复在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。
23.在某些具体实施中，一种设备包括存储器控制器，该存储器控制器处理以多个双倍数据速率存储器列中的至少一个为目的地的传入存储器访问命令，并且确定目标ddr存储器列何时相对于共享数据传输时钟和存储器时钟不同步。响应于确定目标ddr存储器列相对于共享数据传输时钟和存储器时钟不同步，该存储器控制器确定非目标ddr存储器列是否相对于共享数据传输时钟和存储器时钟不同步，并且响应于确定非目标ddr存储器列相对于共享数据传输时钟和存储器时钟不同步而向目标ddr存储器列发出数据传输时钟同步命令。
24.在一些示例中，响应于确定目标双倍数据速率存储器列不同步，该存储器控制器确定非目标双倍数据速率存储器列是否与存储器时钟同步，并且响应于此，确定用于非目标双倍数据速率存储器列的列同步切换时机，该列同步切换时机指示从与存储器时钟的同步条件到不同步条件的转变，并且响应于确定用于非目标双倍数据速率存储器列的列同步切换时机而向目标双倍数据速率存储器列发出数据传输时钟同步命令。
25.在一些具体实施中，该设备还包括物理层接口电路，该物理层接口电路向非目标双倍数据速率存储器列和目标双倍数据速率存储器列两者提供共享数据传输时钟信号。
26.在一些示例中，该控制逻辑部件针对目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者保持读取同步计数器和写入同步计数器，并且基于针对目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者所保持的读取同步计数器和写入同步计数器来发出数据传输时钟同步命令。
27.在一些具体实施中，该存储器控制器将非目标ddr存储器列置于降低功率模式，在非目标ddr存储器列处于降低功率模式时在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁，并且检测需要非目标ddr存储器列退出降低功率模式。在一些具体实施中，该存储器控制器暂停(例如，停止)在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁，使目标ddr存储器列变为不同步，将非目标ddr存储器列从降低功率模式移除，并且灰复在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。
28.在一些示例中，该设备包括非目标双倍数据速率存储器列和目标双倍数据速率存储器列，该非目标双倍数据速率存储器列和目标双倍数据速率存储器列各自耦接到物理层
接口电路并且各自连接以从物理层接口电路接收共享数据传输信号。在一些具体实施中，该物理层接口电路提供存储器总线，该存储器总线提供存储器时钟和数据传输时钟同步命令。
29.在一些具体实施中，该非目标双倍数据速率存储器列和该目标双倍数据速率存储器列各自包括降低功率的双倍数据速率存储器，诸如lpddr5存储器。
30.根据某些示例，一种设备包括多个双倍数据速率(ddr)存储器列，该多个ddr存储器列至少包括非目标双倍数据速率存储器列和目标双倍数据速率存储器列；物理层接口电路，该物理层接口电路与非目标双倍数据速率存储器列和目标双倍数据速率存储器列通信，并且向非目标双倍数据速率存储器列和目标双倍数据速率存储器列两者提供共享数据传输时钟信号并提供共享存储器时钟。在一些示例中，该设备包括与物理层接口电路通信的存储器控制器，该存储器控制器处理以多个双倍数据速率存储器列中的至少一个为目的地的传入存储器访问命令，诸如读取和/或写入命令。在一些示例中，该存储器控制器确定目标ddr存储器列何时相对于共享数据传输时钟和存储器时钟不同步，并且响应于确定目标ddr存储器列相对于共享数据传输时钟(例如，写入时钟(wck))和存储器时钟不同步，确定非目标ddr存储器列是否相对于共享数据传输时钟(例如，写入时钟(wck))和存储器时钟不同步，并且响应于确定非目标ddr存储器列相对于共享数据传输时钟和存储器时钟不同步而向目标ddr存储器列发出数据传输时钟同步命令。
31.在一些示例中，响应于确定目标双倍数据速率存储器列不同步，该存储器控制器确定非目标双倍数据速率存储器列是否与存储器时钟同步，并且响应于确定非目标双倍数据速率存储器列与存储器时钟同步，确定用于非目标双倍数据速率存储器列的列同步切换时机，该列同步切换时机指示从与存储器时钟的同步条件到不同步条件的转变，并且响应于确定用于非目标双倍数据速率存储器列的列同步切换时机而向目标双倍数据速率存储器列发出数据传输时钟同步命令。
32.在一些具体实施中，该设备包括用于目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者的读取同步计数器和写入同步计数器。在一些示例中，该存储器控制器基于在用于目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者的读取同步计数器和写入同步计数器中保持的计数值来发出数据传输时钟同步命令。在一些具体实施中，该设备包括控制寄存器，该控制寄存器被配置为存储表示用于每个读取同步计数器和写入同步计数器的同步定时计数值的数据。
33.在一些示例中，该存储器控制器将非目标ddr存储器列置于降低功率模式并且在非目标ddr存储器列处于降低功率模式时在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。在某些具体实施中，该存储器控制器检测需要非目标ddr存储器列退出降低功率模式并且暂停在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。在一些示例中，该存储器控制器使目标ddr存储器列变为不同步，将非目标ddr存储器列从降低功率模式移除，并且恢复在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。
34.在一些具体实施中，该物理层接口电路提供存储器总线，该存储器总线向ddr列提供存储器时钟、数据传输时钟同步命令和共享数据传输时钟信号。在一些示例中，非目标双倍速率存储器列和目标双倍速率存储器列各自包括降低功率的双倍速率存储器，诸如符合
jedec的lpddr5存储器。
35.图1示出了根据一些实施方案示出数据处理系统100的非限制性示例性框图。数据处理系统100通常包括加速处理单元(apu)形式的数据处理器110、存储器系统120、快速外围部件互连(pcie)系统150、通用串行总线(usb)系统160和磁盘驱动器170。数据处理器110作为数据处理系统100的中央处理单元(cpu)操作并且提供在现代计算机系统中可用的各种总线和接口。这些接口包括两个双倍数据速率(ddrx)存储器通道、用于连接到pcie链路的pcie根复合体、用于连接到usb网络的usb控制器以及到串行高级技术附件(sata)大容量存储设备的接口。数据处理系统可以是任何合适的设备，诸如但不限于云服务器、移动设备、台式计算机、游戏机、打印机、相机、可穿戴设备或任何合适的设备。
36.在该示例中，存储器系统120包括存储器通道130和存储器通道140。存储器通道130包括连接到lpddrx总线(在该示例中为共享总线结构132)的一组双列直插存储器模块(dimm)，包括代表性双倍速率存储器列134、136和138，它们在该示例中对应于单独的列。同样，存储器通道140包括连接到lpddrx总线(也是共享总线但可以是非共享总线142)的一组dimm，包括代表性dimm 144、146和148。lpddr5双列直插存储器模块(dimm)例如具有两个独立的32位通道，称为
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子通道
″
。每个lpddrx总线是共享总线结构的一部分，如图4中更详细地示出。从dram存储器控制器架构的使用角度来看，单个存储器控制器独立地运行32位通道，然而，可以支持任何合适数量的通道，其中每个通道在列之间共享数据传输时钟。
37.pcie系统150包括连接到数据处理器110中的pcie根复合体的pcie交换机152、pcie设备154、pcie设备156和pcie设备158。pcie设备156又连接到系统基本输入/输出系统(bios)存储器157。系统bios存储器157可以是各种非易失性存储器类型中的任一种，诸如只读存储器(rom)、闪存电可擦除可编程rom(eeprom)等。
38.usb系统160包括连接到数据处理器110中的usb主机的usb集线器162，以及各自连接到usb集线器162的代表性usb设备164、166和168。usb设备164、166和168可以是诸如键盘、鼠标、闪存eeprom端口等的设备。磁盘驱动器170通过sata总线连接到数据处理器110，并且为操作系统、应用程序、应用文件等提供大容量存储。
39.数据处理系统100通过提供存储器通道130和存储器通道140而适合在现代计算应用中使用。存储器通道130和140中的每一者可以连接到现有技术的ddr存储器，诸如lpddr5、高带宽存储器(hbm)等，并且可以适于未来的存储器技术。这些存储器提供高总线带宽和高速操作。同时，它们还提供降低功率模式以节省电池供电应用诸如膝上型计算机的功率，并且还提供内置热监测。
40.图2以框图形式示出了适合在图1的数据处理系统100中使用的apu 200。apu 200通常包括中央处理单元(cpu)核心复合体210、图形核心220、一组显示引擎230、存储器管理集线器240、数据织构250、一组外围控制器260、一组外围总线控制器270、系统管理单元(smu)280和一组存储器控制器290(在该示例中，包括存储器控制器292和存储器控制器294)。
41.cpu核心复合体210包括cpu核心212和cpu核心214。在该示例中，cpu核心复合体210包括两个cpu核心，但是在其他实施方案中，cpu核心复合体可以包括任意数量的cpu核心。cpu核心212和214中的每一者双向连接到形成控制织构的系统管理网络(smn)并连接到数据织构250，并且能够向数据织构250提供存储器访问请求。cpu核心212和214中的每一者
可以是一体式核心，或者可以进一步是具有共享某些资源诸如高速缓存的两个或更多个一体式核心的核心复合体。
42.图形核心220是能够以高度集成和并行的方式执行图形操作诸如顶点处理、片段处理、着色、纹理混合等的高性能图形处理单元(gpu)。图形核心220双向连接到smn和数据织构250，并且能够向数据织构250提供存储器访问请求。就这一点而言，apu 200可支持其中cpu核心复合体210和图形核心220共享同一存储空间的统一存储器架构或者其中cpu核心复合体210和图形核心220共享存储空间的一部分、同时图形核心220还使用cpu核心复合体210不能访问的私有图形存储器的存储器架构。
43.显示引擎230渲染并光栅化由图形核心220生成的对象以供在监测器上显示。图形核心220和显示引擎230双向连接到公共存储器管理集线器240以用于统一转换为存储器系统120中的适当地址，并且存储器管理集线器240双向连接到数据织构250以用于生成此类存储器访问并接收从存储器系统返回的读取数据。
44.数据织构250包括用于在任何存储器访问代理和存储器控制器290之间路由存储器访问请求和存储器响应的横杆开关。它还包括由bios定义的用于基于系统配置确定存储器访问的目的地的系统存储器映射，以及用于每个虚拟连接的缓冲器。
45.外围控制器260包括usb控制器262和sata接口控制器264，它们中的每一者双向连接到系统集线器266和smn总线。这两个控制器仅仅是可在apu 200中使用的外围控制器的示例。
46.外围总线控制器270包括系统控制器或
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南桥
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(sb)272和pcie控制器274，它们中的每一者双向连接到输入/输出(i/o)集线器276和smn总线。i/o集线器276也双向连接到系统集线器266和数据织构250。因此，例如，cpu核心可以通过数据织构250通过i/o集线器276路由的访问对usb控制器262、sata接口控制器264、sb 272或pcie控制器274中的寄存器进行编程。
47.smu 280是控制apu 200上的资源的操作并同步它们之间的通信的本地控制器。smu 280管理apu 200上的各种处理器的上电定序，并且经由复位、启用和其他信号控制多个芯片外设备。smu 280包括一个或多个时钟源(图2中未示出)，诸如锁相环路(pll)，以为apu200的每个部件提供时钟信号。smu 280还管理各种处理器和其他功能块的功率，并且可从cpu核心212和214以及图形核心220接收测量功率消耗值以确定适当的功率状态。
48.apu 200还实现各种系统监测和功率节省功能。具体地，一个系统监测功能是热监测。例如，如果apu 200变热，则smu 280可以降低cpu核心212和214和/或图形核心220的频率和电压。如果apu 200变得过热，则可以将其完全关闭。smu 280还可以经由smn总线从外部传感器接收热事件，并且作为响应，smu 280可以降低时钟频率和/或电源电压。
49.图3以框图形式示出了根据一些实施方案的适合在图2的apu 200中使用的存储器控制器300和相关联的物理接口(phy)330。存储器控制器300包括存储器通道310和功率引擎320。存储器通道310包括主机接口312、存储器通道控制器314和物理接口316。主机接口312通过可扩展数据端口(sdp)将存储器通道控制器314双向连接到数据织构250。物理接口316通过符合ddr-phy接口规范(dfi)的总线将存储器通道控制器314双向连接到phy 330。功率引擎320通过smn总线双向连接到smu 280，通过高级外围总线(apb)双向连接到phy 330，并且还双向连接到存储器通道控制器314。phy 330具有到存储器通道诸如图1的存储
器通道130或存储器通道140的双向连接。存储器控制器300是使用单个存储器通道控制器314的单个存储器通道的存储器控制器的实例，并且具有功率引擎320从而以将在下文进一步描述的方式控制存储器通道控制器314的操作。
50.图4示出了采用具有如本文进一步描述的共享数据传输时钟控制的存储器控制器402的设备400的一个示例的框图。在该示例中，lpddrx总线132是物理层接口电路406与多个双倍数据速率存储器列134和136之间的共享总线结构。功率引擎408控制双倍数据速率存储器列134和136以及ddr物理层接口电路406和存储器控制器402的功率电平(如果需要)以节省功率消耗。
51.在该示例中，物理层接口电路406向ddr存储器列134和136提供共享数据传输时钟410。在该示例中，目标ddr存储器列是存储器控制器希望通过任何合适的操作诸如读取和/或写入命令将数据传输到其中的存储器列。非目标ddr存储器列是未被存储器控制器402通过例如读取和/或写入命令访问的存储器列。在该示例中，ddr存储器列134和136是符合jedec规范并且采用符合lpddr5 jedec规范的数据传输时钟和存储器时钟的lpddr5存储器。然而，可采用任何合适的采用数据传输时钟和存储器时钟的ddr存储器列。
52.在操作中，存储器控制器402处理存储器访问命令，诸如由cpu核心复合体210和/或图形核心220经由通信路径412通过数据织构250发出的读取和/或写入命令。存储器控制器402在双倍数据速率存储器列134和136之间提供一种类型的串行访问，使得向两个列写入数据不会同时发生。例如，针对相应读取和写入操作控制一个ddr存储器列，而另一个存储器列不针对其特定存储器列传输数据，并且在一些实施方案中，在空闲时通过功率引擎408被置于较低功率状态。
53.存储器控制器402通过通信路径414诸如一个或多个总线与物理层接口电路406通信，并且提供写入时钟启用数据416以通过物理层接口电路406启用共享数据传输时钟410。存储器控制器还提供同步命令418，如下文进一步描述。存储器控制器还按照lpddr5操作向ddr物理层接口电路406提供其他信息诸如存储器地址信息和其他控制信息，以及写入相应双倍数据速率存储器列134和136或从中读取的数据420。
54.在一个示例中，ddr物理层接口电路406是包括一个或多个状态机或其他合适的逻辑部件(诸如数字信号处理器(dsp)或操作以执行本文所述的操作的任何其他合适的逻辑部件)的集成电路。在一个示例中，存储器控制器402是集成电路诸如芯片系统(soc)的一部分，被集成为apu芯片、gpu芯片、cpu芯片或访问双倍数据速率存储器的任何其他合适的电路的一部分。如下文进一步描述，在一些具体实施中，存储器控制器402包括如本文所述操作的逻辑部件，诸如一个或多个状态机、寄存器和/或被配置为分立逻辑部件。在其他具体实施中，存储器控制器402被实现为任何其他合适的逻辑部件，诸如执行存储在存储器中的指令的一个或多个处理器的形式。芯片选择信号424和426允许物理层接口电路406如存储器控制器所指示将相应双倍数据速率存储器列134和136中的每一者作为目标。
55.共享总线结构132将来自物理层接口电路406的共享(同一)数据传输时钟410提供给多个双倍数据速率存储器列134和136，并且还提供同步命令418和由存储器控制器402发出的其他信息。共享总线结构132充当共享存储器总线，其在该示例中在ddr物理层接口电路406与多个ddr存储器列134和136之间提供存储器时钟411、数据传输时钟同步命令418和数据420。因此，多个存储器列中的每一个被连接以通过共享总线结构132从物理层接口电
路406接收共享数据传输信号。在该示例中，存储器时钟411和共享数据传输时钟410的定时被配置为按照lpddr5 jedec规范操作。然而，也可使用其他定时协议。
56.存储器控制器402处理传入存储器访问命令，诸如由处理器核心(诸如cpu核心复合体210、图形核心220或系统中的其他存储器访问引擎)经由数据织构250发出的以双倍数据速率存储器列134和136中的一者为目的地的读取和/或写入命令。在一个示例中，存储器控制器402使用存储器访问命令的存储器地址来确定哪个列是目标双倍数据速率存储器列与非目标ddr存储器列。例如，如果传入存储器地址落在与特定ddr存储器列相关联的存储器地址内，则该存储器列被视为给定存储器访问命令的目标存储器列。在一个示例中，存储器控制器402确定目标ddr存储器列何时相对于共享数据传输时钟410和存储器时钟411不同步。如下文进一步描述，在一个示例中，存储器控制器402通过定时窗口信息保持同步窗口的跟踪以确定采用共享数据传输时钟410的存储器列何时同步或不同步。
57.在一个示例中，存储器控制器402在确定目标ddr存储器列不同步时，确定非目标ddr存储器列是否也不同步。如果非目标ddr存储器列也不同步，则存储器控制器402向目标ddr存储器列发出数据传输时钟同步命令418以同步目标ddr存储器列，使得可以发生数据传输。
58.在一个示例中，存储器控制器402响应于确定目标双倍数据速率存储器列不同步，还确定非目标双倍数据速率存储器列是否与存储器时钟同步，并且如果是，则确定用于非目标双倍数据速率存储器列的列同步切换时机。列同步切换时机指示从存储器列的同步条件到不同步条件的转变。存储器控制器402响应于确定用于非目标双倍数据速率存储器列的列同步切换时机而向目标双倍数据速率存储器列发出数据传输时钟同步命令418，并且因此等待非目标ddr列从同步转变为不同步。
59.图5是示出存储器控制器402的相关部分的一个示例的框图。在该示例中，存储器控制器402包括与命令队列(未示出)通信的仲裁器500，该命令队列从数据织构接收存储器访问命令并在传入存储器访问命令之间执行仲裁操作。存储器控制器402包括在一个示例中采用控制寄存器504的控制逻辑部件502。控制逻辑部件502充当一种类型的共享数据传输时钟控制逻辑部件，其向共享同一数据传输时钟410的ddr存储器列提供同步命令。在该示例中，存储器控制器402针对每个列包括读取同步计数器和对应的写入同步计数器。例如，对于双倍数据存储器列134(例如，列0)，存在读取同步计数器506和对应的写入同步计数器508。同样，对于双倍数据存储器列136(例如，列1)，存在读取同步计数器510和写入同步计数器512。起始计数值对应于同步窗口周期，并且当前计数值指示前一个同步命令将持续多长时间。当目标列(wck)不同步时，通常针对每次读取和每次写入发出同步命令。当发出同步命令时(在按需模式下)，同步窗口变为活动的。在同步窗口内，随后的读取或写入命令不需要额外的同步命令。一旦在同步窗口内发出读取或写入命令，就添加新的同步窗口(例如，更新计数器)并且数据传输时钟保持同步。在一些具体实施中，存在两种同步模式，即自由运行模式和按需模式。对于自由运行模式，一旦列被同步，列就保持同步并且不需要新的同步命令(断电情况除外)。对于按需模式，存在定义数据传输时钟将被同步的多个存储器时钟的窗口。当发出新的读取/写入命令时或者当发出同步命令时，利用窗口计数来更新计数器(在一些具体实施中，仅当列不同步时，才发出同步命令)。在一些示例中，同步窗口周期对于读取操作与写入操作是不同的。
60.在操作中，仲裁器500向控制逻辑部件502提供选择的读取或写入命令520或命令组。控制逻辑部件502使用相关联的存储器地址来确定特定命令正在访问哪个存储器列，然后将该存储器列解释为该存储器访问命令的目标存储器列。在一个示例中，控制寄存器504通过任何合适的用户界面或通过操作系统设置，以设置读取同步窗口和写入同步窗口，从而定义定时参数，诸如用于读取和/或写入同步的定时窗口，使得可以检测到不同步条件以及同步条件。在一个示例中，当列的读取计数器和写入计数器两者都达到零时，检测到列的不同步条件(例如，数据传输时钟和存储器时钟不同步)。然而，可采用任何合适的标准。控制逻辑部件502针对相应ddr存储器列发出同步命令418，如下文进一步描述。
61.控制逻辑部件502根据需要通过合适的通信路径522设置和读取同步计数器值。因此，控制逻辑部件502针对目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者保持读取同步计数器506、510和写入同步计数器508和512，并且基于针对双倍数据速率存储器列中的每一者所保持的读取同步计数器和写入同步计数器来发出数据传输时钟同步命令。在一个示例中，当列的读取和写入计数器都为零时，控制逻辑部件确定该列不同步。
62.在其他具体实施中，每个列的读取同步计数器和写入同步计数器被实现为一个统一计数器。在该具体实施中，当统一计数器为零时，控制逻辑部件502检测到列不同步。基于同步命令是用于读取还是写入，或者基于在列被同步时是发出新的读取命令还是写入命令，利用新的读取窗口或写入窗口更新统一计数器。在一些具体实施中，读取窗口或写入窗口是不同的。因此，控制逻辑部件502针对目标双倍数据速率存储器列和非目标双倍数据速率存储器列中的每一者保持统一同步计数器，并且基于针对每个存储器列所保持的统一同步计数器来发出数据传输时钟同步命令。
63.控制逻辑部件502还接收指示存储器控制器应以自由运行模式还是按需模式操作的模式信息503。在一些具体实施中，模式信息在控制寄存器中设置，并且由操作系统或其他源提供并指示如何操作ddr存储器列。在自由运行模式中，多个ddr存储器列一起被同步一次并且以常规方式操作命令发出。对于按需模式，在一些具体实施中，读取和/或写入命令操作被延长超过一个典型的同步周期。例如，在同步周期到期之前，如果在同一同步窗口期间执行另一个读取或写入命令操作，则发出的命令会延长同步窗口。例如，用新的窗口量重置相应计数器。
64.在一些具体实施中，在按需模式中，如果存储器列是空闲的，则使存储器时钟和数据传输时钟变为不同步。当需要访问该列时，将同步命令发送到ddr存储器列以重新同步存储器列，从而向该特定列提供读取和写入操作。在自由运行模式中，数据传输时钟始终开启。在按需模式中，提供同步命令以使用数据传输时钟执行读取操作以及用于写入操作，并且当完成时，共享数据传输时钟410由物理层接口电路406按照lpddr5 jedec操作停止。在按需操作中，例如，对于要对目标列执行的读取命令，一旦发送读取同步命令，就存在一定数量的时钟来执行读取操作。在一个示例中，将读取同步计数器设置为允许的时钟数量作为读取窗口值，并且允许时钟向下计数。例如，当读取同步计数器达到0时，控制逻辑部件502检测到不同步条件并且可以重新发出另一个同步命令以延长读取操作或根据需要执行其他操作。每个同步命令发出将相应读取同步计数器或写入同步计数器重置为窗口级别。对每个写入同步计数器执行类似的操作，使得控制逻辑部件将计数器值设置为例如在控制
寄存器504中设置的值并且向下计数到0。对于目标列的读取和写入计数器，当计数器都达到0时，控制逻辑部件502确定目标ddr存储器列不同步。将认识到，可采用任何其他合适的机制，包括向上计数而不是向下计数的计数器，或者可采用任何其他合适的机制。
65.在一些具体实施中，ddr存储器列断电或具有其他降低功率状态，无论它们是处于自由运行模式还是处于按需模式。例如，如果一个ddr存储器列在一段时间内不具有传入写入命令，则针对该特定列降低或切断功率。当存储器控制器或其他逻辑部件检测到存储器访问命令时，对于处于低功率模式的列，使用功率引擎对该列进行重新上电。
66.在一个示例中，例如，读取同步计数器存储关于读取同步命令何时到期的计数值，并且写入同步计数器存储关于写入同步命令何时到期的计数值。当发出相应命令时，将计数器重置为写入命令或读取命令窗口持续时间。在操作中，存储器控制器402试图确保没有重叠的读取和/或写入命令发生或者在具有公共数据传输时钟的ddr列之间没有重叠。例如，当一个列正在使用数据传输时钟并且存储器访问正在被处理并试图访问另一列时，数据传输时钟的切换可能导致数据错误。在操作中，存储器控制器402有效地等待当前列或目标列同步到期，然后通过另一列执行读取或写入操作。因此，存储器控制器一次只能访问一个列以进行数据传输。
67.图6是示出用于同步多个双倍数据速率存储器列的方法的一个示例的流程图。在一个示例中，该方法包括向至少目标双倍数据速率存储器列(诸如存储器列134)和非目标ddr存储器列(诸如存储器列136)提供共享数据传输时钟410，如框602中所示。在一个示例中，这是通过物理层接口电路406来完成的，该物理层接口电路例如从同一引脚向ddr存储器列134和136提供同一数据传输时钟410信号。然而，可采用任何合适的连接，使得将同一共享数据传输时钟信号410提供给多个ddr存储器列。
68.如框604中所示，该方法包括确定目标ddr存储器列何时相对于共享数据传输时钟和存储器时钟不同步。在一个示例中，这是针对无论哪个ddr存储器列是目标ddr存储器列使用相应的读取同步计数器和写入同步计数器在目标ddr存储器的每个读取命令的基础上和每个写入命令的基础上完成的。如框606中所示，该方法包括确定非目标ddr存储器列是否相对于共享数据传输时钟和存储器时钟不同步。例如，控制逻辑部502处还监测非目标ddr存储器列的读取同步计数器或写入同步计数器以确定不同步条件。例如，当对目标ddr存储器列执行读取操作时，评估目标存储器列的读取同步计数器以确定目标ddr存储器列是否不同步。如框608中所示，该方法包括响应于控制逻辑部件确定非目标ddr存储器列不同步而向目标ddr存储器列发出数据传输时钟同步命令。因此，当确定目标ddr存储器列和非目标ddr存储器列两者都不同步时，将通过同步命令的发出来同步目标ddr存储器列。
69.在某些具体实施中，该方法包括控制逻辑部件502响应于确定目标双倍数据速率存储器列不同步而确定非目标双倍数据速率存储器列是否与存储器时钟同步。当确定非目标双倍数据速率与存储器时钟同步但目标双倍数据速率存储器列不同步时，控制逻辑部件502确定用于非目标双倍数据速率存储器列的列同步切换时机(指示从非目标ddr存储器列的同步条件到不同步条件的转变)，并且向目标双倍数据速率存储器列发出数据传输时钟同步命令。确定ddr存储器列何时不同步是通过针对相应双倍数据速率存储器列中的每一者保持相应读取同步计数器和写入同步计数器来完成的。该方法包括基于针对目标双倍数据存储器列和非目标双倍数据速率存储器列中的每一者所保持的读取同步计数器和写入
同步计数器来发出数据传输时钟同步命令。
70.图7是示出根据一个具体实施的用于同步多个双倍数据速率存储器列的方法的一个示例的流程图。在一个示例中，该方法由存储器控制器402执行，并且在一些具体实施中由控制逻辑部件502执行，然而可采用任何合适的部件。如框700中所示，该方法包括确定是否存在多于一个列连接到物理层接口电路406。在一个示例中，控制逻辑部件502通过经由操作系统、驱动器或其他机制设置的一个或多个控制寄存器指示有多少列连接到物理层接口电路406。这也可通过bios设置或其他合适的设置来完成。如果仅存在一个列，则如框702中所示，该方法包括确定目标列何时被同步，诸如通过读取同步计数器和写入同步计数器或其他合适的检测机制。如果一个列不同步以允许读取或写入访问，则控制逻辑部件向目标列发送同步命令，如框704中所示。该操作将使目标列同步，并且如框706中所示，该方法包括诸如由控制逻辑部件向目标列发送读取或写入命令。然后该过程继续单个列，以在需要读取和写入访问时适当地保持同步。
71.如果存在多于一个列，则如框708中所示，该方法包括诸如通过指示操作模式是按需模式还是自由运行模式的模式信息503来确定操作模式。如果设置自由运行模式，则通过将合适的同步命令发送到两个dram列来一起同步多个ddr存储器列，并且如同存储器控制器看到一个存储器分组一样一起操作多个ddr存储器列。这在框710中示出。
72.然而，如果模式信息503指示模式为按需模式，则如框712中所示，该方法包括从待服务的仲裁器接收读取或写入命令并且确定所接收的存储器访问命令针对哪个列。这可例如通过控制逻辑部件502评估与所接收的命令相关联的存储器地址并且确定该命令正在访问哪个列地址空间来完成。其存储器地址对应于传入命令的列被确定为目标列，并且该方法包括确定该特定列是否同步(数据传输时钟(wck)与存储器时钟同步)。如框714中所示，例如通过检查目标列的对应读取同步计数器和/或写入同步计数器来确定同步状态。在一个示例中，如果读取或写入计数器为非零值，则存储器列同步。然而，可采用任何合适的同步检测机制。如框716中所示，如果目标列同步，则该方法包括将所接收的读取或写入命令发送到目标列并且继续接收附加命令，如框712中所示。然而，如果目标列未被同步，这意味着共享数据传输时钟未与该目标列的存储器时钟同步，则如框718中所示，该方法确定非目标列是否被同步。这是通过查看非目标列的读取或写入计数器是否为非零来完成的。如果否，则如框720中所示，该方法包括向新的目标列(先前的非目标列)发出同步命令以在列之间切换。如果非目标列被同步，则如框722中所示，该方法包括等待直到非目标列不同步(例如，读取和写入计数器都为零，或者如果使用统一计数器，则统一计数器为零)，这是列同步切换时机。在一个示例中，控制逻辑部件等待安全数据传输时钟列反转，这包括等待非目标列同步条件流逝。列同步切换时机不需要完全流逝，并且当非目标列不同步时，同步发出过程可以由控制逻辑部件开始以向目标列发出同步命令，如框720中所示。
73.图8是示出在自由运行模式期间用于对ddr存储器列上电的过程的一个示例的流程图。在该示例中，将假定目标存储器列(在该示例中为双倍数据速率存储器列134)开启，并且非目标存储器列(在该示例中为双倍数据速率存储器列136)关闭。如框800中所示，该方法包括将非目标ddr存储器列置于降低功率模式中。在一个示例中，这是通过功率引擎408响应于存储器控制器402确定未请求非目标存储器列(诸如该示例中的双倍数据速率存储器列136)的存储器访问来完成的。该方法包括在非目标ddr存储器列(在该示例中为双倍
数据速率存储器列136)处于降低功率模式时，诸如由仲裁器在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。在一个示例中，该方法包括检测需要非目标ddr存储器列退出降低功率模式，如框802中所示。这是例如通过控制逻辑部件502检测到仲裁器500已经提供其存储器地址在非目标ddr存储器列的存储器地址空间中的存储器访问命令来完成的。然而，也可采用其他合适的检测机制。该方法包括暂停在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。该方法包括允许目标ddr存储器列变为不同步。这包括例如向当前目标列发送非同步命令或等待同步时间流逝，如读取和写入同步计数器506和508所指示。然而，也可采用任何其他机制。如框804中所示，该方法包括将非目标ddr存储器列从降低功率模式移除，并且在一个示例中，包括对非目标ddr存储器列上电。如框806中所示，该方法包括向当前目标ddr存储器列和非目标ddr存储器列广播同步命令以使两者同步。如框808中所示，该方法包括灰复在以目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。因此，仲裁被暂停和重启，以及向两个ddr存储器列广播同步命令。
74.图9示出了在按需模式期间对当前断电的存储器列上电的示例。如框900中所示，该方法包括检测当前断电的存储器列何时要退出降低功率状态。在一个示例中，控制逻辑部件502在接收到传入存储器访问命令时检测到传入访问命令以当前断电的存储器列的存储器地址空间为目的地。然而，可以使用任何合适的机制来确定必须发生上电操作。该方法包括在非目标ddr存储器列处于降低功率模式时暂停以目标ddr存储器列为目的地的传入存储器访问命令的仲裁，以及允许当前目标ddr存储器列不同步。在一个示例中，这包括控制逻辑部件使来自发送到目标ddr存储器列的最后一个同步命令的同步流逝。如框902中所示，该方法包括诸如通过使用功率引擎对非目标ddr存储器列上电来将非目标ddr存储器列从降低功率模式移除。如框904中所示，该方法包括恢复在传入存储器访问命令之间进行仲裁以确定获胜访问命令，该获胜访问命令继而确定哪个列是目标列。一旦确定目标列，就执行如上文例如关于图3、图6和图8所述的同步过程。
75.将认识到，本文提供的示例仅仅是示例。例如，可改变操作的顺序，并且尽管示出了一定数量的部件，但是可以采用任何合适的数量，也可以根据需要组合操作。例如，采用共享总线结构132的附加dram列可连接到物理层接口电路406。另选地，还可采用附加物理层接口和存储器控制器以及连接到附加物理层接口的对应多个ddr存储器列来添加附加存储器容量。因此，所附权利要求书旨在覆盖所公开实施方案的落入所公开实施方案的范围内的所有修改。
76.尽管上述特征和元素在特定组合中进行了描述，但每个特征或元素可以在没有其他特征和元素的情况下单独使用，或者在有或没有其他特征或元素的各种组合中使用。本文在一些具体实施中描述的装置是通过使用并入非暂态计算机可读存储介质中的计算机程序、软件或固件来制造的，以供通用计算机或处理器执行。计算机可读存储介质的示例包括只读存储器(rom)、随机存取存储器(ram)、寄存器、高速缓存存储器、半导体存储器设备、磁性介质(诸如内部硬盘和可移动磁盘)、磁光介质和光学介质(诸如cd-rom磁盘)以及数字多功能磁盘(dvd)。
77.在前面对各种实施方案的详细描述中，已经参考了构成其一部分的附图，并且在附图中以说明的方式示出了可在其中实践本发明的特定优选实施方案。足够详细地描述了
这些实施方案以使本领域技术人员能够实践本发明，并且应当理解，可利用其他实施方案，并且可在不脱离本发明的范围的情况下进行逻辑、机械和电改变。为了避免使本领域技术人员能够实践本发明不需要的细节，本说明书可省略本领域技术人员已知的某些信息。此外，本领域技术人员可容易地构造并入本公开的教导内容的许多其他变化的实施方案。因此，本发明并不旨在限于本文所阐述的特定形式，相反，它旨在涵盖如可以合理地包含在本发明的范围内的此类替代、修改和等同物。因此，前面的详细描述不具有限制意义，并且本发明的范围仅由所附权利要求书限定。上文对实施方案的详细描述和其中描述的示例仅出于说明和描述的目的而不是限制的目的给出。例如，所描述的操作以任何合适的顺序或方式完成。因此，预期本发明涵盖落入上文公开和本文要求保护的基础基本原理范围内的任何和所有修改、变化或等同物。
78.上文的详细描述和其中描述的示例仅出于说明和描述的目的而不是限制的目的给出。

技术特征：
1.一种用于同步多个双倍数据速率(ddr)存储器列的方法，包括：确定目标ddr存储器列何时相对于共享数据传输时钟和存储器时钟不同步，其中所述共享数据传输时钟耦接为在所述目标ddr存储器时钟和非目标ddr存储器列之间共享；响应于确定所述目标ddr存储器列相对于所述共享数据传输时钟和所述存储器时钟不同步，确定所述非目标ddr存储器列是否相对于所述共享数据传输时钟和所述存储器时钟不同步；以及响应于确定所述非目标ddr存储器列相对于所述共享数据传输时钟和所述存储器时钟不同步而向所述目标ddr存储器列发出数据传输时钟同步命令。2.根据权利要求1所述的方法，包括：响应于确定所述目标双倍数据速率存储器列不同步，确定所述非目标双倍数据速率存储器列是否与所述存储器时钟同步；以及响应于确定所述非目标双倍数据速率存储器列与所述存储器时钟同步，确定用于所述非目标双倍数据速率存储器列的列同步切换时机，所述列同步切换时机指示从与所述存储器时钟的同步条件到不同步条件的转变；以及响应于确定用于所述非目标双倍数据速率存储器列的所述列同步切换时机而向所述目标双倍数据速率存储器列发出所述数据传输时钟同步命令。3.根据权利要求1所述的方法，包括：针对所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者保持统一同步计数器；以及基于针对每个存储器列所保持的统一同步计数器来发出所述数据传输时钟同步命令。4.根据权利要求1所述的方法，包括：针对所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者保持读取同步计数器和写入同步计数器；以及基于针对所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者所保持的读取同步计数器和写入同步计数器来发出所述数据传输时钟同步命令。5.根据权利要求1所述的方法，包括：将所述非目标ddr存储器列置于降低功率模式；在所述非目标ddr存储器列处于所述降低功率模式时，在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；检测需要所述非目标ddr存储器列来退出所述降低功率模式；暂停在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；使所述目标ddr存储器列变为不同步；将所述非目标ddr存储器列从所述降低功率模式移除；以及恢复在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。6.根据权利要求1所述的方法，包括向所述目标双倍数据速率(ddr)存储器列和所述非目标ddr存储器列提供所述共享数据传输时钟。7.一种设备，包括：存储器控制器，所述存储器控制器操作以：处理以多个双倍数据速率存储器列中的至少一者为目的地的传入存储器访问命令；
确定所述目标ddr存储器列何时相对于所述共享数据传输时钟和存储器时钟不同步；响应于确定所述目标ddr存储器列相对于所述共享数据传输时钟和所述存储器时钟不同步，确定所述非目标ddr存储器列是否相对于所述共享数据传输时钟和所述存储器时钟不同步；以及响应于确定所述非目标ddr存储器列相对于所述共享数据传输时钟和所述存储器时钟不同步而向所述目标ddr存储器列发出数据传输时钟同步命令。8.根据权利要求7所述的设备，其中所述存储器控制器操作以：响应于确定所述目标双倍数据速率存储器列不同步，确定所述非目标双倍数据速率存储器列是否与所述存储器时钟同步；以及响应于确定所述非目标双倍数据速率存储器列与所述存储器时钟同步，确定用于所述非目标双倍数据速率存储器列的列同步切换时机，所述列同步切换时机指示从与所述存储器时钟的同步条件到不同步条件的转变；以及响应于确定用于所述非目标双倍数据速率存储器列的所述列同步切换时机而向所述目标双倍数据速率存储器列发出所述数据传输时钟同步命令。9.根据权利要求7所述的设备，包括物理层接口电路，所述物理层接口电路操作地耦接到所述存储器控制器，并且被配置为向所述非目标双倍数据速率存储器列和所述目标双倍数据速率存储器列两者提供所述共享数据传输时钟信号。10.根据权利要求7所述的设备，其中控制逻辑部件操作以针对所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者保持统一同步计数器，并且基于针对每个存储器列所保持的统一同步计数器来发出所述数据传输时钟同步命令。11.根据权利要求7所述的设备，其中所述控制逻辑部件操作以针对所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者保持读取同步计数器和写入同步计数器，并且基于针对所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者所保持的读取同步计数器和写入同步计数器来发出所述数据传输时钟同步命令。12.根据权利要求7所述的设备，其中所述存储器控制器操作以：将所述非目标ddr存储器列置于降低功率模式；在所述非目标ddr存储器列处于所述降低功率模式时，在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；检测需要所述非目标ddr存储器列来退出所述降低功率模式；暂停在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；使所述目标ddr存储器列变为不同步；将所述非目标ddr存储器列从所述降低功率模式移除；以及恢复在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。13.根据权利要求9所述的设备，包括所述非目标双倍数据速率存储器列和所述目标双倍数据速率存储器列，所述非目标双倍数据速率存储器列和所述目标双倍数据速率存储器列各自操作地耦接到所述物理层接口电路并且各自耦接以从所述物理层接口电路接收所述共享数据传输信号，并且其中所述物理层接口电路被进一步配置为提供存储器总线，所述存储器总线提供所述存储器时钟和所述数据传输时钟同步命令。
14.根据权利要求12所述的设备，其中所述非目标双倍数据速率存储器列和所述目标双倍数据速率存储器列各自包括降低功率的双倍数据速率存储器。15.根据权利要求10所述的设备，包括所述读取同步计数器和所述写入同步计数器，所述读取同步计数器和所述写入同步计数器对应于所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者。16.根据权利要求14所述的设备，还包括控制寄存器，所述控制寄存器被配置为存储表示用于每个读取同步计数器和写入同步计数器的同步定时计数值的数据。17.一种设备，包括：多个双倍数据速率(ddr)存储器列，所述多个ddr存储器列至少包括非目标双倍数据速率存储器列和目标双倍数据速率存储器列；物理层接口电路，所述物理层接口电路操作地耦接到所述非目标双倍数据速率存储器列和目标双倍数据速率存储器列，并且被配置为向所述非目标双倍数据速率存储器列和所述目标双倍数据速率存储器列两者提供共享数据传输时钟信号并提供共享存储器时钟；存储器控制器，所述存储器控制器操作地耦接到所述物理层接口电路，并且操作以：处理以多个双倍数据速率存储器列中的至少一者为目的地的传入存储器访问命令；确定所述目标ddr存储器列何时相对于所述共享数据传输时钟和所述存储器时钟不同步；响应于确定所述目标ddr存储器列相对于所述共享数据传输时钟(例如，写入时钟(wck))和所述存储器时钟不同步，确定所述非目标ddr存储器列是否相对于所述共享数据传输时钟(例如，写入时钟(wck))和所述存储器时钟不同步；以及响应于确定所述非目标ddr存储器列相对于所述共享数据传输时钟和所述存储器时钟不同步而向所述目标ddr存储器列发出数据传输时钟同步命令。18.根据权利要求17所述的设备，其中所述存储器控制器操作以：响应于确定所述目标双倍数据速率存储器列不同步，确定所述非目标双倍数据速率存储器列是否与所述存储器时钟同步；以及响应于确定所述非目标双倍数据速率存储器列与所述存储器时钟同步，确定用于所述非目标双倍数据速率存储器列的列同步切换时机，所述列同步切换时机指示从与所述存储器时钟的同步条件到不同步条件的转变；以及响应于确定用于所述非目标双倍数据速率存储器列的所述列同步切换时机而向所述目标双倍数据速率存储器列发出所述数据传输时钟同步命令。19.根据权利要求17所述的设备，包括每个存储器列的统一同步计数器，其中所述存储器控制器操作以针对所述目标双倍数据速率存储器列和所述非目标双倍数据速率存储器列中的每一者保持所述统一同步计数器，并且基于针对每个存储器列所保持的统一同步计数器来发出所述数据传输时钟同步命令。20.根据权利要求19所述的设备，其中所述存储器控制器操作以：将所述非目标ddr存储器列置于降低功率模式；在所述非目标ddr存储器列处于所述降低功率模式时，在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；检测需要所述非目标ddr存储器列来退出所述降低功率模式；
暂停在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁；使所述目标ddr存储器列变为不同步；将所述非目标ddr存储器列从所述降低功率模式移除；以及恢复在以所述目标ddr存储器列为目的地的传入存储器访问命令之间进行仲裁。21.根据权利要求17所述的设备，其中所述物理层接口电路被配置为提供存储器总线，所述存储器总线提供所述存储器时钟、所述数据传输时钟同步命令和所述共享数据传输时钟信号。22.根据权利要求19所述的设备，其中所述非目标双倍数据速率存储器列和所述目标双倍数据速率存储器列各自包括降低功率的双倍数据速率存储器。

技术总结
在双倍数据速率存储器列之间使用共享数据传输时钟。存储器控制器处理以多个双倍数据速率存储器列中的至少一者为目的地的传入存储器访问命令，并且确定目标DDR存储器列何时相对于该共享数据传输时钟和存储器时钟不同步。响应于确定该目标DDR存储器列不同步，该存储器控制器确定非目标DDR存储器列是否相对于该共享数据传输时钟和该存储器时钟不同步，并且响应于确定该非目标DDR存储器列相对于该共享数据传输时钟和该存储器时钟不同步而向该目标DDR存储器列发出数据传输时钟同步命令。目标DDR存储器列发出数据传输时钟同步命令。目标DDR存储器列发出数据传输时钟同步命令。


技术研发人员：塔赫辛
受保护的技术使用者：超威半导体公司
技术研发日：2021.08.24
技术公布日：2023/7/7