一种面向雷达系统的FPGA动态重配置方法与流程

一种面向雷达系统的fpga动态重配置方法
技术领域
1.本发明涉及雷达信号处理技术领域，具体涉及一种面向雷达系统的fpga动态重配置方法。


背景技术：

2.目前绝大多数的fpga部分重构技术基于厂商xilinx(赛灵思)的fpga芯片，使用的工具为planahead或vivado；fpga部分重构技术划分静态区和动态区时基于任务划分，即将只将硬件接口划分为静态区，将不同时工作的具体任务整个划分为动态区。现有技术中只将雷达系统中的硬件接口放置在静态区，这会造成雷达各个任务间的共同子任务的重复配置，从而导致动态配置区域变大，进而增大动态重配置时长，不利于雷达系统在各个任务间的快速切换。
3.目前应用在雷达系统中的部分可重构将硬件接口划分为静态区，按照可对fpga时分复用的任务划分静态区。在雷达系统中，不同任务间往往具有相同的子任务，线性调频信号(图1)和频率步进信号(图2)两个位于动态区域的任务都具有数字下变频和逆fft两个子任务，即对这两个子任务的重配置是不必要的。而雷达系统是一种强实时系统，若不同任务间切换的时间开销过大，会大大降低部分重配置的应用范围；动态区域的大小则会直接影响不同任务间切换的时间开销。因此，现有技术以整个任务为粒度的重配置方法有任务间切换开销过大的技术缺陷。


技术实现要素：

4.有鉴于此，本发明提出了一种面向雷达系统的fpga部分重构方法，能够提高雷达信号处理中fpga开发的灵活性，降低fpga的资源消耗。
5.为实现上述目的，本发明的技术方案为：
6.一种面向雷达系统的fpga动态重配置方法，包括如下步骤：
7.步骤1，实现雷达系统所需的硬件接口，并将其对外接口标准化，并划分在静态区；
8.步骤2，根据雷达系统的功能，确定各种工作模式的实现方法，并将它们分解为各个子任务；
9.步骤3，对比步骤2中各个工作模式的子任务，将它们的共同子任务，实现为动态可配置；
10.步骤4，根据各种工作模式和步骤3中已实现的静态处理模块，编写各个模块的处理状态机和数据通路，并将无法在静态模块处理的子任务单独实现，并划分在动态区；通过动态区的控制状态机，数据通路沟通起静态区的各个硬件接口模块和处理模块，并在动态区中实现不在静态区的处理模块；
11.步骤6，在工作时，通过fpga配置接口以及处理器配置接口根据工作模式配置动态区功能，并下发对应的静态区处理模块的参数，实现雷达功能的动态切换。
12.其中，所述步骤1中，具体划分方法为：
13.ddr接口：使用xilinx内存接口ip核中的axi full接口形式，对外再使用xilinx axi datamover ip核，将axi memory map接口转换为双向的两条数据流axi stream接口和控制流axi stream接口；
14.pcie接口：使用xilinx xdma ip核，并将其配置为axi stream接口模式，使能bar0、bar1以及bar2三个基地址寄存器空间，其中bar0对外为axi lite接口，用于通过主机配置fpga内各个ip的参数或是读写单个数据，bar1对外为双向axi stream接口，用于fpga和上位机间大量数据的上传下发，bar2对外为axi full形式，用于上位机快速读写fpga内部的ram，下发批量数据；
15.adc和dac接口：将adc封装为axi stream master接口，将dac封装为axi stream slave接口即可。
16.其中，所述步骤2中，雷达系统pd工作模式中，将adc原始数据接入后进行正交下变频和时域匹配滤波处理；lfm工作模式中，将adc原始数据接入后进行正交下变频和脉冲压缩处理，其中脉冲压缩分为傅里叶变换、复数乘法以及逆傅里叶变换三个子过程；lfmcw工作模式中，将adc原始数据接入后进行正交下变频、加窗和傅里叶变换处理，其中加窗操作即为复数乘法操作。
17.其中，所述步骤3中，通过寄存器配置参数以及标准接口化。
18.其中，所述步骤3中，所述它们的共同子任务有：正交下变频、傅里叶变换、逆傅里叶变换以及复数乘法；将它们实现为具有axi lite配置端口，axi stream输入输出接口的通用模块；
19.其中，正交下变频模块由具有频率可调的数字频率合成模块、复数乘法模块以及通带可调的低通滤波器模块级联而成，通过axi lite总线配置dds的频率和lpf的通带范围，进而调节ddc的功能；
20.傅里叶变换和逆傅里叶变换模块通过例化xilinx fft ip核，fft的点数根据整个雷达系统中所需点数的最大值设置，勾选ip核中的运行时可配置选项，最后将它的配置接口由axi stream接口封装为axi lite接口，通过该axi lite接口即可将fft ip核配置为对应点数的傅里叶变换或是逆傅里叶变换；
21.复数乘法模块通过调用xilinx浮点运算ip核，按照复数乘法运算规则(a+bi)
×
(c+di)＝(ac-bd)+(ad+bc)i，封装为浮点复数乘法模块，对外接口为axi stream接口。
22.其中，对于步骤2中的pd工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频的数据输出再输入到动态区的时域匹配滤波模块，最终将处理结果缓存至ddr，等待上位即从ddr中取数据送至pcie；对于步骤2中的lfm工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频的数据输出至傅里叶变换模块，傅里叶变换模块输出至复数乘法模块，其中复数乘法器的脉冲压缩系数从动态区的rom中读出，复数乘法器的输出再输入至逆傅里叶变换模块，最终将处理结果缓存至ddr，等待上位即从ddr中取数据送至pcie；对于步骤2中的lfmcw工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频输出至复数乘法器模块，其中复数乘法器的窗系数从动态区的rom中读取，复数乘法器输出至快速傅里叶变换模块，最终将处理结果缓存至ddr，等待上位机从ddr中取数据送至pcie。
23.其中，所述步骤5中，使用vivado综合实现各个静态模块和动态模块，具体为：
24.先创建步骤1中pcie、ddr、adc和fpga配置端口接口电路，根据这些接口相关的硬核，确定它们的位置约束，进行布局布线后观察这些硬件接口消耗的资源分布；把步骤2中得到的公共子任务编写为具有axi lite配置端口和axi stream输入输出接口的代码，并约束在设定的位置；将前两步得到的代码和约束合并，进行第三次综合实现，根据vivado的提示修改位置约束；根据步骤3所得的对外接口，创建对应接口的rtl模块；打开vivado综合后的device视图，手动绘制该rtl模块即动态区的位置，并在保存后运行设计规则检查，若提示违例，根据提示进行相应修改，再次运行drc，直至无设计规则违例；在对应的接口约束下，编写步骤4中各个模式的控制状态机和数据通路以及专用子模块；
25.其中，静态处理模块中的数据位宽是各个模式对应模块数据位宽的最大值，在动态模块中的数据通路模块按需添加数据位宽转换模块，以匹配静态区处理模块。
26.其中，在ddr划分专用地址区域以存放各个模式的部分比特流，具体为：当fpga是zynq系列时，使用处理系统端ddr的部分空间存储动态区各个模式配置文件，上位机通过pcie的bar0寄存器告知ps需要加载新的配置文件，ps通过驱动函数调用pcap从对应的ddr区域读取配置文件并加载；当fpga不带有arm cpu时，使用fpga的板载ddr空间存储动态区各个模式的配置文件，通过一个软核cpu连接icap接口，需要切换模式时，上位机通过pcie的bar0寄存器触发此cpu的中断，并告知需要加载新的配置文件，cpu通过驱动函数调用icap从对应的ddr区域读取配置文件并加载；当需要从上位机远程更新fpga程序时，通过pcie将配置文件预先存储在上述ddr空间中，再执行动态重配置。
27.有益效果
28.1、本发明通过fpga的部分重构能力，提高雷达信号处理中fpga开发的灵活性，降低fpga的资源消耗，从而降低完整雷达系统中所需的的fpga容量，以降低成本。
29.2、本发明不只是将硬件接口设置为静态区域，而是将算法模块的共性步骤细化，进而设置为静态模块，因此相比现有方案，可以降低部分重加载的配置文件大小，从而降低部分重配置的时间开销，进而提升部分重配置的实时性，更好的在雷达这一强实时系统中应用。
30.3、本发明中，本发明基于xilinx fpga的部分重配置功能，可以适配的fpga型号包括使用pcap接口的zynq系列fpga和使用icap接口的普通fpga，其中将硬件接口和处理模块进行标准化封装，它们的对外接口为易于与其他系统集成的axi协议接口，包含用于参数配置的axi lite接口和用于数据流传输的axi stream接口，用于存储器访问的axi full接口。将部分雷达系统各个模式下的处理流程分解，并提取公共处理流程，将所提及的公共处理流程固化在静态区，将各个模式的控制状态机和数据通路以及不在静态区的处理流程实现在动态区，实现较细粒度的fpga动态重配置，较细粒度是跟现有实施方式中将各个模式整体实现在动态区对比所得。
31.4、本发明的上位机通过pcie远程更新部分重配置文件至ddr中，可以一次性将多种部分重配置文件下发，再通过将静态区处理流程的接口模块信号位宽定义为各种模式所需信号位宽的最大值的方式加载具体模式的部分重配置文件，此种方式可以避免重复启动pcie dam下发配置比特，进一步提升部分重配置的性能。
32.5、本发明雷达系统公共处理流程包含正交下变频、傅里叶变换、逆傅里叶变换以
及复数乘法模块，将静态区处理流程的接口模块信号位宽定义为各种模式所需信号位宽的最大值，以满足各种模式处理的吞吐量。并且为了适配固定位宽处理模块，在动态区添加位宽转换的模块。
33.6、本发明将部分重配置文件缓存至ddr中，可以在多模式雷达系统反复切换模式时避免重复的配置文件下发，提升部分重配置性能。
附图说明
34.图1为常用线性调频信号示意图。
35.图2为常用频率步进信号示意图。
36.图3为本发明流程示意图。
37.图4为本发明静态区划分示意图。
38.图5为本发明雷达系统三种工作模式示意图。
39.图6为本发明正交下变频、傅里叶变换、逆傅里叶变换以及复数乘法示意图。
具体实施方式
40.下面结合附图并举实施例，对本发明进行详细描述。
41.本发明提供一种面向雷达系统的fpga部分重构方法，流程如图3所示，包括如下步骤：
42.步骤1，实现雷达系统所需的硬件接口，如双倍数据率同步动态随机存取存储器(ddr)、高速串行总线(pcie)、数字模拟转换器(dac)以及模拟数字转换器(adc)，并将其对外接口标准化，如实现为axi stream或axi memory map协议，并划分在静态区。如图4中，将系统中需要用到的adc封装为axi stream接口；pcie封装为用于参数配置的axi lite接口，用于访问片上ram的axi full接口，用于流式数据上下行的axi stream接口；将ddr封装为双向axi stream接口。具体划分方法为：ddr接口：使用xilinx内存接口(mig)ip核中的axi full接口形式，对外再使用xilinx axi datamover ip核，将axi memory map接口转换为双向的两条数据流axi stream接口和控制流axi stream接口，降低使用难度；pcie接口：使用xilinx xdmaip核，并将其配置为axi stream接口模式，使能bar0，bar1，bar2三个基地址寄存器空间(bar)，其中bar0对外为axi lite接口，用于通过主机配置fpga内各个ip的参数或是读写单个数据，bar1对外为双向axi stream接口，用于fpga和上位机间大量数据的上传下发，bar2对外为axi full形式，主要用于上位机快速读写fpga内部的ram，下发一些小批量数据；adc和dac接口：将adc封装为axi stream master接口，将dac封装为axi stream slave接口即可。
43.步骤2，根据雷达系统的功能，确定各种工作模式的实现方法，并将它们分解为各个子任务。雷达系统共有三种工作模式，如图5所示，分别是pd工作模式，需要将adc原始数据接入后进行正交下变频和时域匹配滤波等处理；lfm工作模式，需要将adc原始数据接入后进行正交下变频和脉冲压缩等处理，其中脉冲压缩又可进一步分为傅里叶变换、复数乘法以及逆傅里叶变换三个子过程；lfmcw工作模式，需要将adc原始数据接入后进行正交下变频、加窗和傅里叶变换等处理，其中加窗操作即为复数乘法操作。
44.步骤3，对比步骤2中各个工作模式的子任务，将它们的共同子任务，实现为动态可
配置，即可通过寄存器配置参数以及标准接口化，如实现为axi stream和axi lite的处理模块，并划分在静态区；如步骤2中分析雷达系统的工作模式，它们的共同子任务有：正交下变频、傅里叶变换、逆傅里叶变换以及复数乘法；将它们实现为具有axi lite配置端口，axi stream输入输出接口的通用模块。正交下变频、傅里叶变换、逆傅里叶变换以及复数乘法如图6所示，它们的具体实现为，正交下变频模块(ddc)：由具有频率可调的数字频率合成(dds)模块、复数乘法模块以及通带可调的低通滤波器(lpf)模块等级联而成，通过axi lite总线配置dds的频率和lpf的通带范围，进而调节ddc的功能；傅里叶变换(fft)和逆傅里叶变换(ifft)模块：通过例化xilinx fft ip核，fft的点数根据整个雷达系统中所需点数的最大值设置，勾选ip核中的运行时可配置选项，最后将它的配置接口由axi stream接口封装为axi lite接口，通过该axi lite接口即可将fft ip核配置为对应点数的傅里叶变换或是逆傅里叶变换；复数乘法模块：通过调用xilinx浮点运算ip核，按照复数乘法运算规则(a+bi)
×
(c+di)＝(ac-bd)+(ad+bc)i，封装为浮点复数乘法模块，对外接口为axi stream接口，该模块无需axi lite配置接口。
45.步骤4，根据各种工作模式和步骤3中已实现的静态处理模块，编写各个模块的处理状态机和数据通路，并将无法在静态模块处理的子任务单独实现，并划分在动态区；通过动态区的控制状态机，数据通路沟通起静态区的各个硬件接口模块和处理模块，并在动态区中实现不在静态区的处理模块。对于步骤2中的pd工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频的数据输出再输入到动态区的时域匹配滤波模块，最终将处理结果缓存至ddr，等待上位即从ddr中取数据送至pcie；对于步骤2中的lfm工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频的数据输出至傅里叶变换模块，傅里叶变换模块输出至复数乘法模块，其中复数乘法器的脉冲压缩系数从动态区的rom中读出，复数乘法器的输出再输入至逆傅里叶变换模块，最终将处理结果缓存至ddr，等待上位即从ddr中取数据送至pcie；对于步骤2中的lfmcw工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频输出至复数乘法器模块，其中复数乘法器的窗系数从动态区的rom中读取，复数乘法器输出至快速傅里叶变换模块，最终将处理结果缓存至ddr，等待上位机从ddr中取数据送至pcie。
46.步骤5，使用vivado综合实现各个静态模块和动态模块，具体的为，先创建步骤1中pcie、ddr、adc和fpga配置端口等接口电路，根据这些接口相关的硬核，确定它们的位置约束，进行布局布线后观察这些硬件接口消耗的资源分布；把步骤2中得到的公共子任务编写为具有axi lite配置端口和axi stream输入输出接口的代码，并约束在合适的位置；将前两步得到的代码和约束合并，进行第三次综合实现，根据vivado的提示修改位置约束；根据步骤3所得的对外接口，创建对应接口的rtl模块(可以为空)；打开vivado综合后的device视图，手动绘制该rtl模块也即动态区的位置，并在保存后运行设计规则检查(drc)，若提示违例，根据提示进行相应修改，再次运行drc，直至无设计规则违例；在对应的接口约束下，编写步骤4中各个模式的控制状态机和数据通路以及专用子模块；特别的，为了使各个模块间数据位宽匹配，静态处理模块中的数据位宽是各个模式对应模块数据位宽的最大值，因此在动态模块中的数据通路模块需要按需添加数据位宽转换模块，以匹配静态区处理模块。
47.步骤6，在工作时，通过fpga配置接口(内部配置接口(icap)以及处理器配置接口(pcap))根据工作模式配置动态区功能，并下发对应的静态区处理模块的参数，实现雷达功能的动态切换。为加快配置速度，在ddr划分专用地址区域以存放各个模式的部分比特流。具体的为：当fpga是zynq系列(带有arm cpu)时，使用处理系统(ps)端ddr的部分空间存储动态区各个模式配置文件，上位机通过pcie的bar0寄存器告知ps需要加载新的配置文件，ps通过驱动函数调用pcap从对应的ddr区域读取配置文件并加载；当fpga不带有arm cpu时，使用fpga的板载ddr空间存储动态区各个模式的配置文件，可通过一个软核cpu连接icap接口，需要切换模式时，上位机通过pcie的bar0寄存器触发此cpu的中断，并告知需要加载新的配置文件，cpu通过驱动函数调用icap从对应的ddr区域读取配置文件并加载。当需要从上位机远程更新fpga程序时，可通过pcie将配置文件预先存储在上述ddr空间中，再执行动态重配置。
48.综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：
1.一种面向雷达系统的fpga动态重配置方法，其特征在于，包括如下步骤：步骤1，实现雷达系统所需的硬件接口，并将其对外接口标准化，并划分在静态区；步骤2，根据雷达系统的功能，确定各种工作模式的实现方法，并将它们分解为各个子任务；步骤3，对比步骤2中各个工作模式的子任务，将它们的共同子任务，实现为动态可配置；步骤4，根据各种工作模式和步骤3中已实现的静态处理模块，编写各个模块的处理状态机和数据通路，并将无法在静态模块处理的子任务单独实现，并划分在动态区；通过动态区的控制状态机，数据通路沟通起静态区的各个硬件接口模块和处理模块，并在动态区中实现不在静态区的处理模块；步骤6，在工作时，通过fpga配置接口以及处理器配置接口根据工作模式配置动态区功能，并下发对应的静态区处理模块的参数，实现雷达功能的动态切换。2.如权利要求1所述的方法，其特征在于，所述步骤1中，具体划分方法为：ddr接口：使用xilinx内存接口ip核中的axi full接口形式，对外再使用xilinx axidatamover ip核，将axi memory map接口转换为双向的两条数据流axi stream接口和控制流axi stream接口；pcie接口：使用xilinx xdmaip核，并将其配置为axi stream接口模式，使能bar0、bar1以及bar2三个基地址寄存器空间，其中bar0对外为axi lite接口，用于通过主机配置fpga内各个ip的参数或是读写单个数据，bar1对外为双向axi stream接口，用于fpga和上位机间大量数据的上传下发，bar2对外为axi full形式，用于上位机快速读写fpga内部的ram，下发批量数据；adc和dac接口：将adc封装为axi stream master接口，将dac封装为axi stream slave接口即可。3.如权利要求2所述的方法，其特征在于，所述步骤2中，雷达系统pd工作模式中，将adc原始数据接入后进行正交下变频和时域匹配滤波处理；lfm工作模式中，将adc原始数据接入后进行正交下变频和脉冲压缩处理，其中脉冲压缩分为傅里叶变换、复数乘法以及逆傅里叶变换三个子过程；lfmcw工作模式中，将adc原始数据接入后进行正交下变频、加窗和傅里叶变换处理，其中加窗操作即为复数乘法操作。4.如权利要求1所述的方法，其特征在于，所述步骤3中，通过寄存器配置参数以及标准接口化。5.如权利要求3或4所述的方法，其特征在于，所述步骤3中，所述它们的共同子任务有：正交下变频、傅里叶变换、逆傅里叶变换以及复数乘法；将它们实现为具有axi lite配置端口，axi stream输入输出接口的通用模块；其中，正交下变频模块由具有频率可调的数字频率合成模块、复数乘法模块以及通带可调的低通滤波器模块级联而成，通过axi lite总线配置dds的频率和lpf的通带范围，进而调节ddc的功能；傅里叶变换和逆傅里叶变换模块通过例化xilinx fft ip核，fft的点数根据整个雷达系统中所需点数的最大值设置，勾选ip核中的运行时可配置选项，最后将它的配置接口由axi stream接口封装为axi lite接口，通过该axi lite接口即可将fft ip核配置为对应点
数的傅里叶变换或是逆傅里叶变换；复数乘法模块通过调用xilinx浮点运算ip核，按照复数乘法运算规则(a+bi)
×
(c+di)＝(ac-bd)+(ad+bc)i，封装为浮点复数乘法模块，对外接口为axi stream接口。6.如权利要求3所述的方法，其特征在于，对于步骤2中的pd工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频的数据输出再输入到动态区的时域匹配滤波模块，最终将处理结果缓存至ddr，等待上位即从ddr中取数据送至pcie；对于步骤2中的lfm工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频的数据输出至傅里叶变换模块，傅里叶变换模块输出至复数乘法模块，其中复数乘法器的脉冲压缩系数从动态区的rom中读出，复数乘法器的输出再输入至逆傅里叶变换模块，最终将处理结果缓存至ddr，等待上位即从ddr中取数据送至pcie；对于步骤2中的lfmcw工作模式，控制状态机和数据通路为：根据使能信号控制数据从adc接口读出，送至正交下变频模块，正交下变频输出至复数乘法器模块，其中复数乘法器的窗系数从动态区的rom中读取，复数乘法器输出至快速傅里叶变换模块，最终将处理结果缓存至ddr，等待上位机从ddr中取数据送至pcie。7.如权利要求6所述的方法，其特征在于，所述步骤5中，使用vivado综合实现各个静态模块和动态模块，具体为：先创建步骤1中pcie、ddr、adc和fpga配置端口接口电路，根据这些接口相关的硬核，确定它们的位置约束，进行布局布线后观察这些硬件接口消耗的资源分布；把步骤2中得到的公共子任务编写为具有axi lite配置端口和axi stream输入输出接口的代码，并约束在设定的位置；将前两步得到的代码和约束合并，进行第三次综合实现，根据vivado的提示修改位置约束；根据步骤3所得的对外接口，创建对应接口的rtl模块；打开vivado综合后的device视图，手动绘制该rtl模块即动态区的位置，并在保存后运行设计规则检查，若提示违例，根据提示进行相应修改，再次运行drc，直至无设计规则违例；在对应的接口约束下，编写步骤4中各个模式的控制状态机和数据通路以及专用子模块。8.如权利要求7所述的方法，其特征在于，静态处理模块中的数据位宽是各个模式对应模块数据位宽的最大值，在动态模块中的数据通路模块按需添加数据位宽转换模块，以匹配静态区处理模块。9.如权利要求6、7或8所述的方法，其特征在于，在ddr划分专用地址区域以存放各个模式的部分比特流，具体为：当fpga是zynq系列时，使用处理系统端ddr的部分空间存储动态区各个模式配置文件，上位机通过pcie的bar0寄存器告知ps需要加载新的配置文件，ps通过驱动函数调用pcap从对应的ddr区域读取配置文件并加载；当fpga不带有arm cpu时，使用fpga的板载ddr空间存储动态区各个模式的配置文件，通过一个软核cpu连接icap接口，需要切换模式时，上位机通过pcie的bar0寄存器触发此cpu的中断，并告知需要加载新的配置文件，cpu通过驱动函数调用icap从对应的ddr区域读取配置文件并加载；当需要从上位机远程更新fpga程序时，通过pcie将配置文件预先存储在上述ddr空间中，再执行动态重配置。

技术总结
本发明提出了一种面向雷达系统的FPGA部分重构方法，能够提高雷达信号处理中FPGA开发的灵活性，降低FPGA的资源消耗。本发明通过FPGA的部分重构能力，提高雷达信号处理中FPGA开发的灵活性，降低FPGA的资源消耗，从而降低完整雷达系统中所需的的FPGA容量，以降低成本。本。本。


技术研发人员：李兴明 沈亚东 王策 曾大治
受保护的技术使用者：北京理工雷科电子信息技术有限公司
技术研发日：2023.02.08
技术公布日：2023/7/12