基于局部单晶相的降低初始化电压的阻变存储器及其制备

1.本发明属于微电子器件领域，具体涉及一种基于局部单晶相的降低阻变存储器初始化电压的方法及其器件制备方法，可以大幅降低阻变存储器初始化过程中需要的能耗，同时可以提升器件后续操作参数的一致性。


背景技术：

2.近些年来，人工智能技术在图像识别、自动驾驶、自然语言处理和生成式对话聊天系统等各个领域都取得了巨大的突破，可以预见这将是下一次技术革命的重要基石。在人工智能的主要算法中，矩阵向量乘法是占据了其大量的运算量，而基于一些新型存储器的十字交叉阵列可以利用本身的物理定律来显著加速矩阵向量乘计算，其中基于导电细丝形成与断裂的阻变式存储器是其中的典型代表，凭借其结构与工艺的简单，与cmos工艺兼容，高密度，低功耗等优势，可以成为后摩尔时代作为存储芯片和网络加速芯片的核心电路单元。
3.阻变存储器通常采用mim(metal-insulator-metal)的三明治结构，中间的绝缘层通常采用过渡金属氧化物，通过在外加电场驱动下，内部的氧空位会聚集形成导电细丝，使得器件处于低阻态，通过施加相反电压，利用氧化还原原理和焦耳热，可以将导电细丝熔断，使得器件处于高阻态；因此，器件可以在合适的外加电压条件下，控制其低阻和高阻之间的切换。在进行稳定的阻态切换循环前，器件常常需要一个较大的初始化操作电压，帮助器件内部产生一定量的氧空位缺陷，有利于后续的导电细丝形成和断裂，但是目前大部分器件的初始化操作电压较大，通常大于cmos电路里的电源电压，因此往往需要类似电荷泵电路的额外电路设计来提供较大的初始化电压，这样不仅带来额外的电路设计代价和较大的功耗，同时也会可能对器件造成不可逆的损伤，降低器件良率。为了降低电路设计复杂度和提高器件良率，亟需一种可以降低器件初始化操作电压的方法。


技术实现要素：

4.为了填补现有技术的空白，本发明提出了一种简单有效的介质层中引入局部单晶相的制备方法，通过局部单晶相促进导电细丝的生长，可以显著降低器件的初始化操作电压，同时通过局部单晶相可以限制初始化中导电细丝生成和断裂的位置，降低后续操作的随机性。
5.具体的，本发明提供了一种含有局部单晶相的阻变存储器，以及对应的制备方法，同时基于其导电细丝形成的微观机理来明显降低器件的初始阻态和对应的初始化电压。
6.本发明所述含有局部单晶相的阻变存储器，其结构主要包括依次层叠的底部金属布线层、底电极、阻变介质层、顶电极和顶部金属布线层，其特征在于，所述阻变介质层中含有局部单晶相。该阻变存储器主要用于和先进制程cmos器件进行后端集成，其中器件中的金属布线层对应cmos工艺中后端的金属布线层，不限于具体第几层，具体位置可以由具体的设计确定。
7.上述的含有局部单晶相的阻变存储器中，其底电极是不会与氧气发生反应的偏于惰性的金属单质或者导电金属化合物，具体材料可以是但不限于pd，tin，tan等，其厚度为1~300nm范围。
8.上述的含有局部单晶相的阻变存储器中，其阻变介质层可以采用单层或者双层结构。当采用单层结构的时候，对应的阻变介质层可以采用但不限于二元金属氧化物tao
x
、hfo
x
、alo
x
、tio
x
、zro
x
，以及多元金属氧化物hfzro
x
、hfsio
x
、hfalo
x
、pcmo、igzo（这里的x表示材料组分在一定程度范围内波动，根据对应的金属原子价态决定，通常0《x《3，阻变介质层厚度在1~100nm范围。当采用双层结构的时候，优选的，下层厚度控制在1~10nm范围内，上层厚度控制在5~100nm范围内；其中靠近底电极一端的下层介质层可以采用上述单层结构中介质层材料，包括二元或者多元金属氧化物；而靠近顶电极一端的上层介质层，通常采用二元金属氧化物，可以包括但不限于tao
x
，hfo
x
，alo
x
，tio
x
，zro
x
，在沉积中控制金属原子与氧原子比例，使其相对于下层介质层更偏金属性。由于双层介质层中上层介质层阻值较低，因此其中是否含有局部单晶相不影响整体器件特性，对器件的初始化电压起主导作用的是位于下层更加绝缘的介质层，下层介质层中必须含有局部单晶相。
9.上述的含有局部单晶相的阻变存储器中，其顶电极可以是活性金属单质或者导电金属化合物，具体材料可以是ti，al，cu，co，w，cr，其电极厚度为1~300nm范围。当器件的阻变介质层采用双层介质层的时候，其顶电极除了可以是上述的活性金属单质或者导电金属化合物，也可以是和底电极类似的惰性电极，具体的可以是但不限于pd，tin，tan等，厚度为1~300nm范围。
10.本发明的阻变存储器，由于其阻变介质层中含有局部单晶相，其单晶相体积占据整个阻变介质层体积的比例在20%~80%区间范围内。单晶内部晶格由于排列，可以减小载流子的散射，有利于载流子的通过，可以显著降低电阻率，与刚制备完成后纯非晶结构的阻变存储器相比，其整体的电阻更低；同时由于单晶相的嵌入，其有效介质层厚度有所减小，在对应所需临界击穿电场不变的情况下，可以大幅降低初始化中所需要的电压，同时后续的导电细丝断裂和形成也将会被限制在附近，降低导电细丝形成位置的随机性，减小对器件介质层的破坏，可以提高器件的可靠性。通过降低器件的初始化电压，可以帮助器件与更加先进制程的cmos进行集成，进一步降低存储单元的密度。
11.本发明还提供了上述含有局部单晶相的阻变存储器的制备方法，其方法与传统cmos工艺相兼容，可以直接用在后端集成工艺中，有望直接大批量商业化投入。其主要工艺步骤包括：1）准备衬底，包括对衬底进行清洗和干燥；2）在衬底上沉积并图形化底部金属布线层；3）依次沉积底电极、阻变介质层、顶电极；4）将步骤3）制作的材料进行图形化；5）沉积钝化层，其中钝化层可选择但不限于sio2、si3n4；6）将多余的钝化层进行刻蚀，露出器件顶电极；7）将器件进行cmp（化学机械平坦化），使其表面平滑；8）沉积并图形化顶部金属布线层；9）将器件进行快速热退火，具体温度曲线根据阻变介质层具体材料结晶温度进行
设定，并且通过控制最高温度，使得阻变介质层内部部分形成单晶结构。比如当材料的重结晶温度为450摄氏度，其温度曲线的最高温度可以设置为400摄氏度，其持续时间可以设置为10分钟，具体的升温速率和降温速率均可设置为每分钟变化20摄氏度。
12.在制备含有局部单晶相的阻变存储器时，其最核心的技术是通过对器件进行快速热退火使得阻变介质层中的金属氧化物发生部分结晶，形成部分单晶结构嵌入在非晶的介质层基底中，由此产生类似掺杂的作用，整体降低器件的阻态和有效介质层厚度，从而降低器件初始化中所需要的电压。
13.本发明提出的基于局部单晶相的降低阻变存储器初始化电压的器件及其制备方法，具有以下优点：本发明通过快速热退火工艺，利用器件结晶温度的涨落和不均匀性，在阻变介质层中引入局部单晶相，通过单晶-非晶的复合结构可以整体降低器件的初始阻态，同时减小有效介质层厚度，降低了初始化过程中所需要的电压，进而减小由于初始化过程较大的电压对器件造成的不可逆损伤问题，可以很大程度上提高后续器件操作的可靠性。除此之外，本发明同时提出了一种与cmos工艺兼容的该器件制备方法，所有的工艺步骤均采用cmos后端制程标准工艺，其相关的材料选择均可以在cmos工艺中采用，因此可以直接进行大规模生产，推动阻变存储器的商业化应用。
附图说明
14.图1为本发明实施例中制备的含有局部单晶相的阻变存储器的截面高分辨tem图像，(a)和(b)对应不同位置的图像，白圈中是对应阻变介质层中的局部单晶相。
15.图2为本发明实施例中含有局部单晶相的阻变存储器的制备过程示意图，其最终的结构主要包括底部金属布线层、底电极、阻变介质层、顶电极和顶部金属布线层。
16.图3为本发明实施例中含有局部单晶相的阻变存储器的制备过程说明图，和图2的制备过程示意图是相互对应的。
17.图4为本发明实施例中含有局部单晶相的阻变存储器的结构示意图，其中：1-顶部金属布线层，2-顶电极，3-阻变介质层，4-钝化层，5-底部金属布线层，6-衬底，7-局部单晶相，8-底电极。
18.图5为本发明实施例中不含有和含有局部单晶相的阻变存储器的初始化曲线对比，其中(a)对应不含有局部单晶相的器件，(b)对应含有局部单晶相的器件，每种器件选取3个代表进行绘制。
19.图6为本发明实施例中不含有和含有局部单晶相的阻变存储器的初始化过程中导电细丝形成示意图，正向偏压均施加在顶电极上，其中(a)对应不含有局部单晶相的器件，(b)对应含有局部单晶相的器件。
具体实施方式
20.以下内容结合附图，通过具体实施例进一步阐述本发明。
21.参见图2和图3，根据下述步骤制备含有局部单晶相的阻变存储器：1）准备氧化硅衬底，包括对衬底进行清洗和干燥处理，保证不影响后续镀膜的清洁度；
2）在衬底上进行底部金属布线层的沉积和图形化，为后面器件电性测试做信号引出，其中底部金属布线层的厚度为100nm，材料为cu；3）依次沉积底电极tan、阻变介质层tao
x
和顶电极tin，各层厚度分别是100nm、20nm和100nm，器件采用单层结构，各层的镀膜工艺均采用磁控溅射的方式；4）利用光刻和刻蚀工艺将步骤3）制作的各层材料进行图形化；5）沉积钝化层，其中钝化层材料选择si3n4；6）将多余的钝化层进行刻蚀，露出器件顶电极；7）将器件进行cmp（化学机械平坦化），使其表面平滑；8）沉积并图形化顶部金属布线层，其厚度为10nm，材料为cu；9）将器件进行快速热退火，温度曲线最高温度为500摄氏度，在最高温度下保持30分钟，升温和降温的速度均设为每分钟变化20摄氏度，使得阻变介质层内部形成局部单晶结构。
22.图4是全部工艺步骤完成之后器件结构示意图，在衬底6上依次层叠底部金属布线层5、底电极8、阻变介质层3、顶电极2和顶部金属布线层1，钝化层4用于保护和隔离器件，在阻变介质层3中含有局部单晶相7。值得强调的是，可以看到局部单晶嵌入在器件的阻变介质层中，类似于均匀掺杂作用。
23.图1展示了上述方法制备的含有局部单晶相的一个阻变存储器的介质层的高分辨tem图像，其中(a)和(b)对应同一个器件不同位置的tem图像。该器件在经历了快速热退火处理之后，从tem图中可以非常清晰的看出局部单晶相的存在，如图中白圈所示。因此通过电镜表征，证明了器件在经历了预先设计的快速热退火工艺之后，其介质层中含有部分单晶相。
24.图5的(a)和(b)分别是不含有和含有局部单晶相的器件在初始化中的i-v曲线，通过对比，可以很清晰的看出当向器件阻变介质层中引入局部单晶相之后，器件初始的阻值有了明显的降低，与此同时，器件初始化过程中所需要的电压也明显降低，从一开始的3.1v左右降低到0.75v左右。
25.其具体的微观机理如图6所示，当向阻变介质层中引入局部单晶之后，由于单晶的晶格结构有序，对电子的散射较弱，其电阻相比非晶相的电阻更低，因此可以明显降低整体的阻态；在进行初始化中，在软击穿所需要的临界电场不变的情况下，引入局部单晶之后，等同于降低有效介质层厚度，因此对应的初始化电压也会有所降低；除此以外，对于含有局部单晶相的器件的初始化过程，对整个阻变介质层的晶格破坏也会更小，对器件造成不可逆的损伤的概率也会大大降低，因此可以很大程度上提高器件的良率。
26.最后需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附的权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。

技术特征：
1.一种阻变存储器，包括依次层叠的底部金属布线层、底电极、阻变介质层、顶电极和顶部金属布线层，其特征在于，所述阻变介质层中含有局部单晶相。2.如权利要求1所述的阻变存储器，其特征在于，所述阻变介质层中，单晶相体积占比在20%~80%范围内。3.如权利要求1所述的阻变存储器，其特征在于，所述底电极是不与氧气发生反应的惰性金属单质或者导电金属化合物；所述顶电极是活性金属单质或者导电金属化合物。4.如权利要求1所述的阻变存储器，其特征在于，所述阻变介质层为单层结构，其材料为二元金属氧化物或多元金属氧化物，厚度为1~100 nm。5.如权利要求4所述的阻变存储器，其特征在于，所述二元金属氧化物选自下列材料中的一种或多种：tao
x
、hfo
x
、alo
x
、tio
x
、zro
x
，所述多元金属氧化物选自下列材料中的一种或多种：hfzro
x
、hfsio
x
、hfalo
x
、pcmo、igzo，0<x<3。6.如权利要求1所述的阻变存储器，其特征在于，所述阻变介质层为双层结构，其中靠近底电极一端的下层介质层采用二元金属氧化物或多元金属氧化物，而靠近顶电极一端的上层介质层采用二元金属氧化物，且上层介质层的阻值比下层介质层低，下层介质层中含有局部单晶相，上层介质层中含有或不含有局部单晶相。7.如权利要求6所述的阻变存储器，其特征在于，所述二元金属氧化物选自下列材料中的一种或多种：tao
x
、hfo
x
、alo
x
、tio
x
、zro
x
，所述多元金属氧化物选自下列材料中的一种或多种：hfzro
x
、hfsio
x
、hfalo
x
、pcmo、igzo，0<x<3。8.如权利要求6所述的阻变存储器，其特征在于，所述底电极是不与氧气发生反应的惰性金属单质或者导电金属化合物；所述顶电极是活性金属单质或者导电金属化合物，或者是不与氧气发生反应的惰性金属单质或者导电金属化合物。9.权利要求1~8任一所述阻变存储器的制备方法，其特征在于，包括以下步骤：1）准备衬底，包括对衬底进行清洗和干燥；2）在衬底上沉积并图形化底部金属布线层；3）依次沉积底电极、阻变介质层、顶电极；4）将步骤3）制作的材料进行图形化；5）沉积钝化层；6）将多余的钝化层进行刻蚀，露出器件顶电极；7）将器件进行化学机械平坦化，使其表面平滑；8）沉积并图形化顶部金属布线层；9）将器件进行快速热退火，根据阻变介质层材料的结晶温度设定退火温度曲线，并且通过控制最高温度，使得阻变介质层内部部分形成单晶结构。10.一种降低阻变存储器初始化操作电压的方法，其特征在于，在阻变存储器的阻变介质层中引入局部单晶相。

技术总结
本发明公开了一种基于局部单晶相的降低初始化电压的阻变存储器及其制备方法。所述阻变存储器包括依次层叠的底部金属布线层、底电极、阻变介质层、顶电极和顶部金属布线层，在阻变介质层中引入局部单晶相，通过局部单晶相促进导电细丝的生长，显著降低器件的初始化操作电压，同时通过局部单晶相可以限制初始化中导电细丝生成和断裂的位置，降低后续操作的随机性。该阻变存储器的制备方法与传统CMOS工艺相兼容，可以直接用在后端集成工艺中，进行大规模生产；而且，通过降低器件的初始化电压，可以帮助器件与更加先进制程的CMOS进行集成，进一步降低存储单元的密度。步降低存储单元的密度。步降低存储单元的密度。


技术研发人员：杨玉超 杨振 张腾 黄如
受保护的技术使用者：北京大学
技术研发日：2023.06.12
技术公布日：2023/7/12