具有不同深度特征的半导体元件结构的制备方法与流程

具有不同深度特征的半导体元件结构的制备方法
1.交叉引用
2.本技术案主张美国第17/571,259及17/573,160号专利申请案的优先权(即优先权日为“2022年1月7日及2022年1月11日”)，其内容以全文引用的方式并入本文中。
技术领域
3.本公开关于一种半导体元件结构的制备方法。特别涉及一种具有不同深度的开口的半导体元件结构的制备方法。


背景技术：

4.对于许多现代应用，半导体元件是不可或缺的。随着电子科技的进步，半导体元件的尺寸变得越来越小，于此同时提供较佳的功能以及包含较大的集成电路数量。由于半导体元件的规格小型化，实现不同功能的半导体元件的不同形态与尺寸规模，整合(integrated)并封装(packaged)在一单一模块中。再者，许多制造步骤执行于各式不同形态的半导体装置的整合(integration)。
5.然而，该等半导体元件的制造与整合包含许多复杂步骤与操作。在该等半导体元件中的整合变得越加复杂。该等半导体元件的制造与整合的复杂度中的增加可能造成多个缺陷。据此，有持续改善该等半导体元件的制造流程的需要，以便解决该等问题。
6.上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。


技术实现要素：

7.本公开的一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成一第一能量敏感图案在该目标层上。该制备方法亦包括形成一加衬层以覆盖该第一能量敏感图案；以及形成一第二能量敏感图案在该加衬层上。该第一能量敏感图案与该第二能量敏感图案为交错排列。该制备方法还包括执行一蚀刻工艺以形成一第一开口以及一第二开口在该目标层中。该第一开口与该第二开口具有不同深度。
8.在一实施例中，该第一开口与该第二开口为交错排列。在一实施例中，该第二能量敏感图案与该第一能量敏感图案通过该加衬层而分隔开。在一实施例中，该第一能量敏感图案的一上表面以及各侧壁被该加衬层所覆盖。在一实施例中，该第二能量敏感图案的一下表面高于该第一能量敏感图案的一下表面。在一实施例中，该第二能量敏感图案的一上表面高于该第一能量敏感图案的一上表面。
9.在一实施例中，该第一能量敏感图案的一上表面高于该第二能量敏感图案的一下表面。在一实施例中，该加衬层包括一有机聚合物材料。在一实施例中，在该蚀刻工艺期间，移除该第一能量敏感图案、该第二能量敏感图案以及该加衬层。在一实施例中，该第一能量
敏感图案与该第二能量敏感图案包含不同材料。
10.在一实施例中，该第一能量敏感图案的一材料相同于该第二能量敏感图案的一材料。在一实施例中，该制备方法还包括在该加衬层形成之前，执行一能量处理工艺以将该第一能量敏感图案的一上部转换成一处理部。在一实施例中，在该蚀刻工艺期间，该处理部的一蚀刻率不同于该第二能量敏感图案的一蚀刻率。在一实施例中，该制备方法还包括在该蚀刻工艺之前，执行一能量处理工艺以将该第二能量处理图案的一上部转换成一处理部。在一实施例中，在该蚀刻工艺期间，该处理部的一蚀刻率不同于该第一能量敏感图案的一蚀刻率。
11.本公开的另一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成多个第一能量敏感图案在该目标层上。该制备方法亦包括形成一加衬层以共形地覆盖该等第一能量敏感图案。一第一开口形成在该加衬层上以及在该等第一能量敏感图案之间。该制备方法还包括以一第二能量敏感图案填满该第一开口；以及执行一蚀刻工艺以形成多个第二开口以及一第三开口在该目标层中，其中该第三开口位在该等第二开口之间，而该等第二开口与该第三开口具有不同深度。
12.在一实施例中，该等第二开口的各深度大致上相同。在一实施例中，该第一能量敏感图案包含一第一材料，该第二能量敏感图案包含一第二材料，且该第一材料不同于该第二材料。在一实施例中，在该蚀刻期间，该等第一能量敏感图案具有一第一蚀刻率，该第二能量敏感图案具有一第二蚀刻率，而该第二蚀刻率不同于该第一蚀刻率。在一实施例中，在该蚀刻工艺期间，该加衬层具有一第三蚀刻率，而该第一蚀刻率与该第二蚀刻率每一个均大于该第三蚀刻率。
13.在一实施例中，该第一能量敏感图案的一材料以及该第二能量敏感图案的一材料是相同的。在一实施例中，该制备方法还包括在该加衬层形成之前，执行一能量处理工艺以将每一个第一能量敏感图案的至少一部分转换成一处理部。在一实施例中，该等处理部的各上表面以及各侧壁被该加衬层所覆盖。在一实施例中，该制备方法还包括在该蚀刻工艺执行之前，执行一能量处理工艺，以将该第二能量敏感图案的至少一部分转换成一处理部。在一实施例中，该制备方法还包括在该加衬层形成之前，在每一个第一能量敏感图案上执行一能量处理工艺；以及在该蚀刻工艺执行之前，在该第二能量敏感图案上执行另一个能量处理工艺。
14.本公开提供一种半导体元件结构的制备方法的一些实施例。该制备方法包括形成一第一能量敏感图案在一目标层上；形成一加衬层以覆盖该第一能量敏感图案；以及形成一第二能量敏感图案在该加衬层上。在一些实施例中，该第一能量敏感图案与该第二能量敏感图案为交错排列。该制备方法亦包括执行一蚀刻工艺以形成多个开口在该目标层中，且该等开口具有不同深度。由于具有不同深度的该等开口可同时形成，因此可降低该半导体元件结构的制造成本以及时间，并可达到更佳的设计灵活性。
15.上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
16.参阅实施方式与权利要求合并考量附图时，可得以更全面了解本技术案的揭示内容，附图中相同的元件符号指相同的元件。
17.图1是流程示意图，例示本公开一些实施例的半导体元件结构的制备方法。
18.图2是流程示意图，例示本公开一些实施例的半导体元件结构的制备方法。
19.图3是流程示意图，例示本公开一些实施例的半导体元件结构的制备方法。
20.图4是流程示意图，例示本公开一些实施例的半导体元件结构的制备方法。
21.图5是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间依序形成一目标层、一能量敏感层以及一图案化硬遮罩在一半导体基底上的中间阶段。
22.图6是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间使用该图案化硬遮罩当作一遮罩而蚀刻该能量敏感层，以便形成多个第一能量敏感图案的中间阶段。
23.图7是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间移除该图案化硬遮罩的中间阶段。
24.图8是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间形成一加衬层以覆盖该等第一能量敏感图案的中间阶段。
25.图9是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间形成多个第二能量敏感图案在该加衬层上的中间阶段。
26.图10到图12是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间执行一蚀刻工艺以形成多个开口在该目标层中的中间阶段。
27.图13是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间执行一能量处理工艺以将该等第一能量敏感图案的各上部转换成多个处理部的中间阶段。
28.图14是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间形成一加衬层以覆盖该等第一能量敏感图案以及该等处理部的中间阶段。
29.图15是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间形成多个第二能量敏感图案在该加衬层上的中间阶段。
30.图16是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间执行一能量处理工艺以将该等第一能量敏感图案转换成多个处理部的中间阶段。
31.图17是剖视示意图，例示本公开不同实施例在半导体元件结构形成期间形成一加衬层以覆盖该等处理部的中间阶段。
32.图18是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间形成多个第二能量敏感图案在该加衬层上的中间阶段。
33.图19是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间执行一能量处理工艺以将该等第二能量敏感图案的各上部转换成该等处理部的中间阶段。
34.图20是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间执行一能量处理工艺以将该等第二能量处理图案转换成该等处理部的中间阶段。
35.图21是剖视示意图，例示本公开一些实施例在半导体元件结构形成期间执行一能量处理工艺以将该等第一能量敏感图案的各上部转换成该等处理部，以及执行另一个能量处理工艺以将该等第二能量敏感图案的各上部转换成该等处理部的中间阶段。
36.附图标记说明：
37.10：制备方法
38.30：制备方法
39.50：制备方法
40.100：半导体元件结构
41.101：半导体基底
42.103：目标层
43.103t：上表面
44.105：能量敏感层
45.107：图案化硬遮罩
46.110：开口
47.115：第一能量敏感图案
48.115b：下表面
49.115t：上表面
50.115s：侧壁
51.115t：上表面
52.120：开口
53.123：加衬层
54.130：开口
55.137：第二能量敏感图案
56.137b：下表面
57.137t：上表面
58.140：开口
59.150：开口
60.160：开口
61.170：第二开口
62.180：第一开口
63.209：处理部
64.209s：侧壁
65.209t：上表面
66.309：处理部
67.309s：侧壁
68.309t：上表面
69.409：处理部
70.509：处理部
71.609：处理部
72.609s：侧壁
73.609t：上表面
74.619：处理部
75.d1：第一深度
76.d2：第二深度
77.s11：步骤
78.s13：步骤
79.s15：步骤
80.s17：步骤
81.s19：步骤
82.s31：步骤
83.s33：步骤
84.s35：步骤
85.s37：步骤
86.s39：步骤
87.s41：步骤
88.s51：步骤
89.s53：步骤
90.s55：步骤
91.s57：步骤
92.s59：步骤
93.s61：步骤
94.s71：步骤
95.s73：步骤
96.s75：步骤
97.s77：步骤
98.s79：步骤
99.s81：步骤
100.s83：步骤
具体实施方式
101.以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
102.此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
103.图1是流程示意图，例示本公开一些实施例的半导体元件结构100的制备方法10，而制备方法10包括步骤s11、s13、s15、s17、s19。先简短地介绍图1的步骤s11到s19，然后再结合图5到图12进行描述。如图1所示，制备方法10在步骤s11开始，其为一目标层形成在一半导体基底上。
104.接着，在步骤s13，多个第一能量敏感图案形成在该目标层上。在一些实施例中，该等第一能量敏感图案相互分隔开。在一些实施例中，该等第一能量敏感图案包括一交联化合物，该交联化合物具有一交联官能基团。在一些实施例中，该交联官能基团包括一双键结。
105.在步骤s15，形成一加衬层以覆盖该等第一能量敏感图案，而在步骤s17，多个第二能量敏感图案形成在该加衬层上。在一些实施例中，该等第一能量敏感图案与该等第二能量敏感图案为交错排列。在一些实施例中，该等第一能量敏感图案与该等第二能量敏感图案通过该加衬层而相互分隔开。
106.接下来，执行一蚀刻工艺，以形成多个第一开口以及多个第二开口在该目标层中。在一些实施例中，该等第一开口与该等第二开口具有不同深度。举例来说，每一个第一开口具有一第一深度，该等第一深度大致上是相同的，每一个第二开口具有一第二深度，该等第二深度大致上是相同的，而该等第二深度不同于该等第一深度。
107.在一些实施例中，该等第一开口与该等第二开口为交错排列。在一些实施例中，该等第一开口与该等第二开口相互分隔开。在一些实施例中，具有不同深度的该等第一开口与该等第二开口是同时形成在该目标层中。举例来说，该等第一开口与该等第二开口使用相同工艺而在相同阶段所形成。在步骤s19之后，即获得半导体元件结构100。
108.图2是流程示意图，例示本公开一些实施例的半导体元件结构100的制备方法30，而制备方法30包括步骤s31、s33、s35、s37、s39、s41。先简短地介绍图2的步骤s31到s41，然后再结合图13到图15或是图16到图18进行描述。步骤s31与s33类似于图1的步骤s11与s13。
109.在该等第一能量敏感图案形成之后，在步骤s35，执行一能量处理工艺，以将每一个第一能量敏感图案的至少一部分转换成一处理部。在一些实施例中，该等第一能量敏感图案的各上部转换成多个处理部。在一些实施例中，该等第一能量敏感图案完全转换成多个处理部。再者，在一些实施例中，该能量处理工艺包括一电子束(e-beam)写入工艺。然而，可替代地使用任何其他适合的工艺，例如离子束写入工艺。
110.接着，步骤s37类似于图1的步骤s15。在一些实施例中，由步骤s35所形成的该等处理部被该加衬层所覆盖。步骤s39及s41类似于图1的步骤s17及s19。如上所述，具有不同深度的该等第一开口与该等第二开口同时形成在该目标层中。举例来说，该等第一开口与该等第二开口使用相同工艺而在相同阶段所形成。
111.图3是流程示意图，例示本公开一些实施例的半导体元件结构100的制备方法50，而制备方法50包括步骤s51、s53、s55、s57、s59、s61。先简短地介绍图3的步骤s51到s61，然后再结合图19或图20进行描述。
112.图3的步骤s51到s57类似于图1的步骤s11到s17。在该等第二能量敏感图案形成之后，在步骤s59，执行一能量处理工艺以将每一个第二能量敏感图案的至少一部分转换成一处理部。在一些实施例中，该等第二能量敏感图案的各上部转换成多个处理部。在一些实施例中，该等第二能量敏感图案完全转换成多个处理部。再者，在一些实施例中，该能量处理
工艺包括一电子束写入工艺。然而，可替代地使用任何其他适合的工艺，例如离子束写入工艺。
113.接着，步骤s61类似于图1的步骤s19。如上所述，具有不同深度的该等第一开口与该等第二开口同时形成在该目标层中。举例来说，该等第一开口与该等第二开口使用相同工艺而在相同阶段所形成。
114.图4是流程示意图，例示本公开一些实施例的半导体元件结构100的制备方法70，而制备方法70包括步骤s71、s73、s75、s77、s79、s81、s83。先简短地介绍图4的步骤s71到s83，然后再结合图21进行描述。
115.步骤s71与s73类似于图1的步骤s11及s13。在该等第一能量敏感图案形成之后，在步骤s75，执行一能量处理工艺以将每一个第一能量敏感图案的至少一部分转换成一处理部。在一些实施例中，该等第二能量敏感图案的各上部转换成多个处理部。在一些实施例中，该等第二能量敏感图案完全转换成多个处理部。再者，在一些实施例中，该能量处理工艺包括一电子束写入工艺。然而，可替代地使用任何其他适合的工艺，例如离子束写入工艺。
116.接着，步骤s77类似于图1的步骤s15。在一些实施例中，由步骤s75所形成的该等处理部被该加衬层所覆盖。用于形成该等第二能量敏感图案的步骤s79类似于图1的步骤s17，且不再重复其细节。在该等第二能量敏感图案形成之后，在步骤s81，执行另一个能量处理工艺以将每一个第二能量处理图案的至少一部分转换成一处理部。
117.在一些实施例中，该等第二能量敏感图案的各上部转换成多个处理部。在一些实施例中，该等第二能量敏感图案完全转换成多个处理部。在步骤s75类似于在该等第一能量敏感图案上所执行的该能量处理工艺，在该等第二能量敏感图案上所执行的该能量处理工艺可包括一电子束写入工艺。然而，可替代地使用任何其他适合的工艺，例如离子束写入工艺。
118.接着，步骤s83类似于图1的步骤s19。如上所述，具有不同深度的该等第一开口与该等第二开口同时形成在该目标层中。举例来说，该等第一开口与该等第二开口使用相同工艺而在相同阶段所形成。
119.图5到图12是剖视示意图，例示本公开一些实施例通过图1的制备方法10而形成半导体元件结构100(图12)的不同阶段。如图5所示，依据一些实施例，一目标层103形成在一半导体基底101上。其对应步骤示出在如图1所示的制备方法10中的步骤s11。
120.半导体基底101可为一半导体晶圆，例如一硅晶圆。取代地或此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(sige)、磷砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)及/或磷砷化镓铟(gainasp)，但并不以此为限。
121.在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半
导体基底101具有一外延层，覆盖一块状(bulk)半导体上。在一些实施例中，半导体基底101为一绝缘体上覆半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位在基底上，半导体层位在埋入氧化物层上，而绝缘体上覆半导体基底例如一绝缘体上覆硅(silicon-on-insulator，soi)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，sgoi)基底或一绝缘体上覆锗(germanium-on-insulator，goi)基底。绝缘体上覆半导体基底可使用氧离子注入分离(separation by implanted oxygen，simox)、晶圆接合(wafer bonding)及/或其他可应用的方法制造。
122.在一些实施例中，目标层103包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、一低介电常数的介电材料或其他适合的材料。然而，可利用任何适合的材料。在一些实施例中，目标层103的制作技术可包含一沉积工艺，例如一化学气相沉积(cvd)工艺、一物理气相沉积(pvd)工艺、一原子层沉积(ald)工艺、一旋转涂布工艺或其他适合的方法。
123.仍请参考图5，依据一些实施例，一能量敏感层105形成在目标层103上，且具有多个开口110的一图案化硬遮罩107形成在能量敏感层105上。在一些实施例中，能量敏感层105包括一交联化合物，该交联化合物具有一交联官能基团。在一些实施例中，该交联官能基团包括一双键结。在一些实施例中，该交联化合物具有一氢键结性基团(hydrogen-bonding group)、可聚合物化的丁二炔基团(polymerizable diacetylene group)或其组合。类似于用于形成目标层103的方法，能量敏感层105的制作技术可包含一沉积工艺，例如一cvd工艺、一pvd工艺、一ald工艺、一旋转涂布工艺或其他适合的方法。
124.此外，图案化硬遮罩107的制作技术可包含一程序，包括沉积与图案化。在一些实施例中，图案化硬遮罩107包括多个开口110，其暴露能量敏感层105，而图案化硬遮罩107当作用于一继续的蚀刻工艺的一遮罩使用。在一些实施例中，图案化硬遮罩107包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、氮化硅碳(silicon carbon nitride)、金属氧化物或其他适合的材料。在一些实施例中，图案化硬遮罩107选择一蚀刻率，其低于能量敏感层105。
125.接下来，如图6所示，依据一些实施例，使用图案化硬遮罩107当作一遮罩而在能量敏感层105上执行一蚀刻工艺，以便形成多个第一能量敏感图案115以及多个开口120。其对应步骤示出在如图1所示的制备方法10中的步骤s13。在一些实施例中，该等第一能量敏感图案115通过该等开口120而相互分隔开，而目标层103通过该等开口120而暴露。该蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺或其组合。
126.如图7所示，依据一些实施例，在该等开口120形成在该等第一能量敏感图案115之间之后，移除图案化硬遮罩107。在一些实施例中，通过一剥除(stripping)工艺、一灰化(ashing)工艺、一蚀刻工艺或其他适合的工艺以移除图案化硬遮罩107。
127.然后，如图8所示，依据一些实施例，共形地形成一加衬层123以覆盖该等第一能量敏感图案115与目标层105。其对应步骤示出在如图1所示的制备方法10中的步骤s15。在一些实施例中，多个开口130形成在加衬层123上以及在该等第一能量敏感图案115之间。
128.在一些实施例中，该等第一能量敏感图案115的各侧壁115s与各上表面115t以及目标层103通过该等开口120而暴露的上表面103t(参考图7)是被加衬层123所覆盖。在一些实施例中，加衬层123包括一有机聚合物材料，例如树脂(resin)、苯环丁烯(benzocyclobutene，bcb)或其他适合的材料。在一些实施例中，加衬层123的制作技术包括
一沉积工艺，例如一cvd工艺、一pvd工艺、一ald工艺或其他适合的方法。
129.接着，如图9所示，依据一些实施例，多个第二能量敏感图案137形成在加衬层123上。在一些实施例中，在加衬层123上以及在该等第一能量敏感图案115之间的该等开口130被该等第二能量敏感图案137所填满。在一些实施例中，该等第一能量敏感图案115与该等第二能量敏感图案137是呈交错排列。其对应步骤示出在如图1所示的制备方法10中的步骤s17。
130.用于形成该等第二能量敏感图案137的一些材料可类似于或相同于用于形成该等第一能量敏感图案115的材料，且在文中不再重复。在本实施例中，该等第一能量敏感图案115与该等替二能量敏感图案130包含不同材料。在一些实施例中，该等第二能量敏感图案137的制作技术包含一沉积工艺以及继续的一平坦化工艺。举例来说，形成一能量敏感层(图未示)以覆盖如8的结构，且平坦化该能量敏感层直到加衬层123暴露为止。该平坦化工艺可包括一抛光(grinding)工艺、一化学机械研磨(cmp)工艺、一蚀刻工艺或其组合。
131.在一些实施例中，该等第二能量敏感图案137的各下表面137b高于该等第一能量敏感图案115的各下表面115b。在一些实施例中，该等第二能量敏感图案137的各上表面137t高于该等第一能量敏感图案115的各上表面115t。在一些实施例中，该等第一能量敏感图案115的上表面115t高于该等第二能量敏感图案137的各下表面137b。
132.接下来，如图10到图12所示，依据一些实施例，执行一蚀刻工艺以形成多个第一开口180以及多个第二开口170在目标层103中。其对应步骤示出在如图1所示的制备方法10中的步骤s19。图10到图12依据一些实施例而分别显示在该蚀刻工艺中的不同阶段。
133.在一些实施例中，在该蚀刻工艺期间，该等第一能量敏感图案115的蚀刻率以及该等第二能量敏感图案137的蚀刻率每一个均大于加衬层123的蚀刻率，且由于其包含不同材料，所以该等第一能量敏感图案115的蚀刻率不同于该等第二能量敏感图案137的蚀刻率。在本实施例中，该等第一能量敏感图案115的蚀刻率大于该等第二能量敏感图案137的蚀刻率，但本公开并不以此为限。在一替代的实施例中，该等第二能量敏感图案137的蚀刻率大于该等第一能量敏感图案115的蚀刻率。
134.如图10所示，依据一些实施例，在该蚀刻工艺的第一阶段期间，由于该等第二能量敏感图案137的蚀刻率高于加衬层123的蚀刻率，所以多个开口140形成在每两个相邻的第一能量敏感图案115之间。然后，如图11所示，依据一些实施例，在该蚀刻工艺的第二阶段期间，加深该等开口140以形成多个开口150，且蚀刻该等第一能量敏感图案115以形成多个开口160。
135.在一些实施例中，由于该等第一能量敏感图案115的蚀刻率大于加衬层123的蚀刻率，所以该等开口150的各下表面高于该等开口160的各下表面。在一些实施例中，该等开口160到达目标层103。举例来说，目标层103的上表面103t通过该等开口160而部分暴露，但并未通过该等开口150而暴露。
136.接着，如图12所示，依据一些实施例，在该蚀刻工艺的最后阶段期间，加深该等开口160与150以形成该等第一开口180与该等第二开口170在目标层103中。由于该等第一能量敏感图案115与该等第二能量敏感图案137的各蚀刻率是不同的，所以该等开口170与180具有不同深度。举例来说，每一个第一开口180具有一第一深度d1，该等第一深度大致上是相同的，每一个第二开口170具有一第二深度d2，该等第二深度大致上是相同的，而该等第
二深度d2不同于该等第一深度d1。
137.如上所述，由于在本实施例中，该等第一能量敏感图案115的蚀刻率大于该等第二能量敏感图案137的蚀刻率，所以该等第一开口180的各第一深度d1大于该等第二开口170的各第二深度d2。然而，在一取代的实施例中，由于该等第二能量敏感图案137的蚀刻率大于该等第一能量敏感图案115的蚀刻率，所以该等第二开口170的各第二深度d2大于该等第一开口180的各第一深度d1。在该等第一开口180与该等第一开口170形成在目标层103中之后，即获得半导体元件结构100。
138.图13到图15是剖视示意图，例示本公开一些实施例通过图2的制备方法30而形成半导体元件结构100(图12)的不同阶段。如图13所示，依据一些实施例，在目标层103与该等第一能量敏感图案115形成后(对应于图2的步骤s31及s33，且其细节已在参考图5到图7的该等实施例中进行讨论)，执行一能量处理工艺已使该等第一能量敏感图案115的各上部转换成多个处理部209。其对应步骤示出在如图2所示的制备方法30中的步骤s35。
139.在一些实施例中，该能量处理工艺包括一电子束写入工艺、一离子束写入工艺或其他适合的工艺。再者，在一些实施例中，该能量处理工艺的能量源包括电子束、离子束、可见光、紫外光(uv)、深紫外光(duv)、超紫外光(euv)、x光或其他适合的能量源。
140.接下来，如图14所示，依据一些实施例，共形地形成加衬层123以覆盖该等第一能量敏感图案115。其对应步骤示出在如图2所示的制备方法30中的步骤s37。在一些实施例中，该等处理部209的各上表面209t与各侧壁209s被加衬层123所覆盖。在一些实施例中，该等开口130形成在加衬层123上以及在任何相邻的两个第一能量敏感图案115之间(或是任何两个相邻处理部209之间)。加衬层123的细节大致相同于图8，且因此在文中不再重复。
141.然后，如图15所示，依据一些实施例，该等第二能量敏感图案137形成在加衬层123上。其对应步骤示出在如图2所示的制备方法30中的步骤s39。在一些实施例中，该等开口130被该等第二能量敏感图案137所填满。在一些实施例中，该等第一能量敏感图案115(或是该等处理部209)以及该等第二能量敏感图案137成一交错排列的配置。
142.该等第二能量敏感图案137的细节大致相同于图9，且因此在文中不再重复。在本实施例中，该等第一能量敏感图案115(例如该等第一能量敏感图案115的该等未处理部的材料)以及等第二能量敏感图案137大致是相同的。
143.在该等第二能量敏感图案137形成之后，使用如上所述的该等工艺在多个阶段执行一蚀刻工艺，其不再重复。在一些实施例中，在该蚀刻工艺期间，该等处理部209的蚀刻率不同于该等第一能量敏感图案115以及该等第二能量敏感图案137的各蚀刻率。在本实施例中，该等处理部209的蚀刻率大于该等第一能量敏感图案115以及该等第二能量敏感图案137的各蚀刻率，但本公开并不以此为限。在一替代的实施例中，该等处理部209的蚀刻率小于该等第一能量敏感图案115以及该等第二能量敏感图案137的各蚀刻率。
144.如图12所示，依据一些实施例，在该蚀刻工艺执行之后，该等第一开口180与该等第二开口170形成在目标层103中。在目标层103中的该等开口的细节不再重复。其对应步骤示出在如图2所示的制备方法30中的步骤s41。在该等第一开口180与该等第二开口170形成之后，即获得半导体元件结构100。
145.图16到图18是剖视示意图，例示本公开一些替代实施例通过图2的制备方法30而形成半导体元件结构100(图12)的不同阶段。在图16到图18中所描述的制备方法类似于或
相同于在图13到图15中所描述的制备方法，除了该等第一能量敏感图案115完全转换成多个处理部309之外。换言之，在该能量处理工艺执行之后，在该等第一能量敏感图案115中没有留下未处理部。
146.如图16所示，依据一些实施例，类似于如图13所示的步骤，在目标层103与该等第一能量敏感图案115形成之后(对应图2的步骤s31与s33，已在参考图5到图7的实施例中讨论过其细节)，执行一能量处理工艺以使该等第一能量敏感图案115完全转换成该等处理部309。其对应步骤示出在如图2所示的制备方法30中的步骤s35。
147.如图17所示，在一些实施例中，在该等处理部309形成之后，共形地形成加衬层123以覆盖该等处理部309的各上表面309t以及各侧壁309s。其对应步骤示出在如图2所示的制备方法30中的步骤s37。然后，如图18所示，依据一些实施例，该等第二能量敏感图案137形成在加衬层123上。其对应步骤示出在如图2所示的制备方法30中的步骤s39。在一些实施例中，该等处理部309(从该等第一能量敏感图案115所转换的)以及该等第二能量敏感图案137呈交错排列的配置。
148.在本实施例中，该等第一能量敏感图案115(例如在处理之前的该等第一能量敏感图案115的材料)以及该等第二能量敏感图案137的材料大致是相同的。在该等第二能量敏感图案137形成之后，使用如上所述的该等工艺在多个阶段中执行一蚀刻工艺(参考图10到图12)，其不再重复。在一些实施例中，在该蚀刻工艺期间，该等处理部309的蚀刻率不同于该等第二能量敏感图案137的蚀刻率。在本实施例中，该等处理部309的蚀刻率大于该等第二能量敏感图案137的蚀刻率，但本公开并不以此为限。在一替代的实施例中，该等处理部309的蚀刻率小于该等第二能量敏感图案137的蚀刻率。
149.如图12所示，依据一些实施例，在该蚀刻工艺执行之后，该等第一开口180与该等第二开口170形成在目标层103中。不再重复在目标层103中的该等开口的细节。其对应步骤示出在如图2所示的制备方法30中的步骤s41。在该等第一开口180与该等第二开口170形成在目标层103中之后，即获得半导体元件结构100。
150.图19是剖视示意图，例示本公开一些实施例通过图3的制备方法50而形成半导体元件结构100(图12)的一中间阶段。如图19所示，目标层103、该等第一能量敏感图案115、加衬层123以及该等第二能量敏感图案137对应图3的步骤s51到s57而形成，且细节已经在参考图5-9的该等实施例中进行讨论。在本实施例中，该等第一能量敏感图案115与该等第二能量敏感图案137的材料大致是相同的。
151.接下来，依据一些实施例，在该等第二能量敏感图案137上执行一能量处理工艺，以使该等第二能量敏感图案137的各上部转换成多个处理部409。其对应步骤示出在如图3所示的制备方法50中的步骤s59。在一些实施例中，该能量处理工艺包括一电子束写入工艺、一离子束写入工艺或其他适合的工艺。此外，在一些实施例中，该能量处理工艺的能量源包括电子束、离子束、可见光、uv、duv、euv、x光或其他适合的能量源。
152.在该等处理部409形成之后，使用如上所述的该等工艺在多个阶段中执行一蚀刻工艺(参考图10到图12)，其不再重复。在一些实施例中，在该蚀刻工艺之后，该等处理部409的蚀刻率不同于该等第一能量敏感图案115与该等第二能量敏感图案137的各蚀刻率。在本实施例中，该等处理部409的蚀刻率小于该等第一能量敏感图案115的蚀刻率以及该等第二能量敏感图案137的蚀刻率(例如该等第二能量敏感图案137的该等未处理部的蚀刻率)，但
本公开并不以此为限。在一替代的实施例中，该等处理部409的蚀刻率大于该等第一能量敏感图案115的蚀刻率以及该等第二能量敏感图案137的蚀刻率。
153.如图12所示，依据一些实施例，在该蚀刻工艺执行之后，该等第一开口180与该等第二开口170形成在目标层103中。不再重复在目标层103中的该等开口的细节。其对应步骤示出在如图3所示的制备方法50中的步骤s61。在该等第一开口180与该等第二开口170形成在目标层103中之后，即获得半导体元件结构100。
154.图20是剖视示意图，例示本公开一些替代实施例通过图3的制备方法50而形成半导体元件结构100(图12)的一中间阶段。在图20中所描述的制备方法类似于或相同于在图19中的制备方法，除了该等第二能量敏感图案137完全转换成多个处理部509之外。换言之，在该能量处理工艺执行之后，在该等第一能量敏感图案115中没有留下未处理部。
155.如图20所示，目标层103、该等第一能量敏感图案115、加衬层123以及该等第二能量敏感图案137对应图3的步骤s51到s57所形成，且细节已经在参考图5到图9的该等实施例中进行讨论。在本实施例中，该等第一能量敏感图案115以及该等第二能量敏感图案137(例如在处理的前的该等第二能量敏感图案137的材料)的材料大致是相同的。
156.接着，依据一些实施例，执行一能量处理工艺，以使该等第二能量敏感图案137完全转换成多个处理部509。其对应步骤示出在如图3所示的制备方法50中的步骤s59。在该等处理部509形成之后，使用如上所述的该等工艺在多个阶段中执行一蚀刻工艺(参考图10到图12)，其不再重复。
157.在一些实施例中，在该蚀刻工艺期间，该等处理部509的蚀刻率不同于该等第一能量敏感图案115的蚀刻率。在本实施例中，该等处理部509的蚀刻率小于该等第一能量敏感图案115的蚀刻率，但本公开并不以此为限。在一替代的实施例中，该等处理部509的蚀刻率大于该等第一能量敏感图案115的蚀刻率。
158.如图12所示，依据一些实施例，在该蚀刻工艺执行之后，该等第一开口180与该等第二开口170形成在目标层103中。在目标层103中的该等开口的细节不再重复。其对应步骤示出在如图3所示的制备方法50中的步骤s61。在该等第一开口180与该等第二开口170形成之后，即获得半导体元件结构100。
159.图21是剖视示意图，例示本公开一些替代实施例通过图4的制备方法70而形成半导体元件结构100(图12)的一中间阶段。如图21所示，依据一些实施例，在目标层103与该等第一能量敏感图案115形成之后(对应图4的步骤s71及图s73，且其细节已经参考图5到图7的该等实施例中进行讨论)，在该等第一能量敏感图案115上执行一能量处理工艺，以使该等第一能量敏感图案115的各上部转换成多个处理部609。其对应步骤示出在如图4所示的制备方法70中的步骤s75。不再重复哀能量处理工艺的细节。
160.然后，共行地形成加衬层123以覆盖该等第一能量敏感图案115、该等处理部609以及目标层103，且该等第二能量敏感图案137形成在加衬层123上。其对应步骤示出在如图4所示的制备方法70中的步骤s77及s79。在一些实施例中，该等处理部609的上表面609t与各侧壁609s被加衬层123所覆盖。在本实施例中，该等第一能量敏感图案115(例如在处理之前的该等第一能量敏感图案115的材料)的材料以及该等第二能量敏感图案137的材料大致是相同的。
161.接下来，依据一些实施例，在该等第二能量敏感图案137上执行另一个能量处理工
艺，以使该等第二能量敏感图案137的各上部转换成多个处理部619。其对应步骤示出在如图4所示的制备方法70中的步骤s81。在一些实施例中，在该等第二能量敏感图案137上执行的该能量处理工艺的多个参数不同于在该等第一能量敏感图案115上执行的该能量处理工艺的多个参数。举例来说，施加在二能量处理工艺的各能阶是不同的。
162.在该等处理部619形成之后，使用如上所述的该等工艺在多个阶段中执行一蚀刻工艺(参考图10到图12)，其不再重复。在一些实施例中，在该蚀刻工艺期间，该等处理部609的蚀刻率不同于该等处理部619的蚀刻率。如图12所示，依据一些实施例，在该蚀刻工艺执行之后，该等第一开口180与该等第二开口170形成在目标层103中。不再重复在目标层103中的该等开口的细节。其对应步骤示出在如图4所示的制备方法70中的步骤s83。在该等第一开口180与该等第二开口170形成之后，即获得半导体元件结构100。
163.在本公开中提供一种具有不同深度(例如深度d1不同于深度d2)的多个开口的半导体元件结构的制备方法。该制备方法包括形成一第一能量敏感图案(例如其中一个第一能量敏感图案115)在一目标层(例如目标层103)、形成一加衬层(例如加衬层123)以覆盖该第一能量敏感图案，以及形成一第二能量敏感图案(例如其中一个第二能量敏感图案137)在该加衬层上。在一些实施例中，该第一能量敏感图案与该第二能量敏感图案是交错排列。该制备方法亦包括执行一蚀刻工艺以形成多个开口(例如该等开口170与180)在该目标层中，且该等开口具有不同深度。
164.在一些实施例中，在该加衬层形成之前，在该第一能量敏感图案上执行一能量处理工艺，以将该第一能量敏感图案的至少一部分转换成一处理部。在一些实施例中，在该蚀刻工艺执行之前，在该第二能量敏感图案上执行一能量处理工艺，以将该第二能量敏感图案的至少一部分转换成一处理部。在一些实施例中，在该加衬层形成之前，在该第一能量敏感图案上执行一能量处理工艺，以将该第一能量敏感图案的至少一部分转换成一处理部，且在该蚀刻工艺执行之前，在该第二能量敏感图案上执行另一个能量处理工艺，以将该第二能量敏感图案的至少一部分转换成一处理部。由于该等处理部的蚀刻率不同于该第一与该第二能量敏感图案，所以具有不同深度的该等开口可经由该蚀刻工艺而形成在该目标层中。因此，可降低该半导体元件结构(例如半导体元件结构100)的制造成本与时间，并可提升更好的设计灵活性。
165.本公开的一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成一第一能量敏感图案在该目标层上。该制备方法亦包括形成一加衬层以覆盖该第一能量敏感图案；以及形成一第二能量敏感图案在该加衬层上。该第一能量敏感图案与该第二能量敏感图案为交错排列。该制备方法还包括执行一蚀刻工艺以形成一第一开口以及一第二开口在该目标层中。该第一开口与该第二开口具有不同深度。
166.本公开的另一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成多个第一能量敏感图案在该目标层上。该制备方法亦包括形成一加衬层以共形地覆盖该等第一能量敏感图案。一第一开口形成在该加衬层上以及在该等第一能量敏感图案之间。该制备方法还包括以一第二能量敏感图案填满该第一开口；以及执行一蚀刻工艺以形成多个第二开口以及一第三开口在该目标层中，其中该第三开口位在该等第二开口之间，而该等第二开口与该第三开口具有不同深度。
167.本公开的该等实施例具有一些有利特征。通过形成该加衬层以及该等第一与该等第二能量敏感图案在该目标层上，具有不同深度该等开口可同时形成在该目标层中。因此，可降低制造成本与时间，并可达到更好的设计灵活性。
168.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替5代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方
169.法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
170.再者，本技术案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公
171.开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同0功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本技术案的权利要求内。

技术特征：
1.一种半导体元件结构的制备方法，包括：形成一目标层在一半导体基底上；形成多个第一能量敏感图案在该目标层上；形成一加衬层以共形地覆盖该等第一能量敏感图案，其中一第一开口形成在该加衬层上以及在该等第一能量敏感图案之间；以一第二能量敏感图案填满该第一开口；以及执行一蚀刻工艺以形成多个第二开口以及一第三开口在该目标层中，其中该第三开口位在该等第二开口之间，而该等第二开口与该第三开口具有不同深度。2.如权利要求1所述的半导体元件结构的制备方法，其中该等第二开口的各深度大致上相同。3.如权利要求1所述的半导体元件结构的制备方法，其中该第一能量敏感图案包含一第一材料，该第二能量敏感图案包含一第二材料，且该第一材料不同于该第二材料。4.如权利要求3所述的半导体元件结构的制备方法，其中在该蚀刻期间，该等第一能量敏感图案具有一第一蚀刻率，该第二能量敏感图案具有一第二蚀刻率，而该第二蚀刻率不同于该第一蚀刻率。5.如权利要求4所述的半导体元件结构的制备方法，其中在该蚀刻工艺期间，该加衬层具有一第三蚀刻率，而该第一蚀刻率与该第二蚀刻率每一个均大于该第三蚀刻率。6.如权利要求1所述的半导体元件结构的制备方法，其中该第一能量敏感图案的一材料以及该第二能量敏感图案的一材料是相同的。7.如权利要求6所述的半导体元件结构的制备方法，还包括在该加衬层形成之前，执行一能量处理工艺以将每一个第一能量敏感图案的至少一部分转换成一处理部。8.如权利要求7所述的半导体元件结构的制备方法，其中该等处理部的各上表面以及各侧壁被该加衬层所覆盖。9.如权利要求1所述的半导体元件结构的制备方法，还包括在该蚀刻工艺执行之前，执行一能量处理工艺，以将该第二能量敏感图案的至少一部分转换成一处理部。10.如权利要求6所述的半导体元件结构的制备方法，还包括：在该加衬层形成之前，在每一个第一能量敏感图案上执行一能量处理工艺；以及在该蚀刻工艺执行之前，在该第二能量敏感图案上执行另一个能量处理工艺。

技术总结
本公开提供一种半导体元件结构的制备方法，包括形成一目标层在一半导体基底上；以及形成一第一能量敏感图案在该目标层上。该制备方法亦包括形成一加衬层以覆盖该第一能量敏感图案；以及形成一第二能量敏感图案在该加衬层上。该第一能量敏感图案与该第二能量敏感图案交错排列。该制备方法还包括执行一蚀刻工艺以形成一第一开口以及一第二开口在该目标层中。该第一开口与该第二开口具有不同深度。该第一开口与该第二开口具有不同深度。该第一开口与该第二开口具有不同深度。


技术研发人员：苏国辉
受保护的技术使用者：南亚科技股份有限公司
技术研发日：2022.12.23
技术公布日：2023/7/13