显示控制芯片及图像数据处理系统的制作方法

1.本技术涉及led显示技术领域，具体而言，涉及一种显示控制芯片及图像数据处理系统。


背景技术：

2.在led显示屏控制系统中，接收卡在连接灯板模组时，最常使用32组数据组，其会占用前级接收卡的fpga(field programmable gate array，现场可编程门阵列)中的大量io(input/output，输入/输出)接口，且每拓展一组数据组，就需要多使用3个io接口，给接收卡功能的拓展带来了很大的限制。此外，由于输出的数据组使用ttl(transistor-transistor logic，晶体管-晶体管逻辑)电平信号，在数据传输距离上有很大的限制，容易受到串扰，且单个数据线传输的数据速率只有30mbps左右，限制了接收卡的最大带载能力，因此，解决控制系统中io接口资源使用的问题和数据传输速率的问题成为了目前研究的趋势。
3.针对上述的问题，目前尚未提出有效的解决方案。


技术实现要素：

4.本技术实施例提供了一种显示控制芯片及图像数据处理系统，以至少解决相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
5.根据本技术实施例的一个方面，提供了一种显示控制芯片，包括：数据处理模块，用于接收第一数据信号和时钟信号，并根据所述时钟信号对所述第一数据信号进行处理，得到第二数据信号；驱动时序产生模块，用于依据所述时钟信号和所述第二数据信号生成与驱动芯片对应的驱动时序信号；数据编码模块，用于对所述驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号；数据输出模块，用于输出所述目标差分数据信号和所述目标差分时钟信号。
6.其中，通过将驱动时序信号编码为差分信号格式后再进行传输，可极大程度地减少显示控制芯片io接口的使用数量，同时，差分信号格式的数据传输速率快，可以有效提升显示控制芯片输出带宽，且抗干扰能力强，能够远距离传输，从而解决了相关技术中显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
7.可选地，所述数据处理模块，包括数据接收模块和存储处理模块，其中，所述数据接收模块用于接收所述第一数据信号和所述时钟信号，所述存储处理模块用于存储所述第一数据信号和所述时钟信号，并依据所述时钟信号对所述第一数据信号进行处理，得到与所述时钟信号对应的第二数据信号。
8.可选地，所述数据接收模块，用于接收差分传输的所述第一数据信号和所述时钟信号，其中，所述第一数据信号为图像数据信号，所述图像数据信号中包括：颜色数据信号和控制信号，所述控制信号中包括：串行时钟信号，锁存信号和译码信号。
9.其中，通过存储处理模块对第一数据信号进行处理，可以使其与时钟信号相匹配，
还可以提升图像数据信号对应的图像质量，保证最终显示屏中显示的图像的画质效果。
10.可选地，所述驱动时序产生模块，用于依据所述第二数据信号和所述时钟信号，生成用于配置所述驱动芯片的寄存器的所述驱动时序信号，其中，所述驱动芯片用于依据所述寄存器配置的所述驱动时序信号控制显示屏进行图像显示。
11.可选地，所述数据编码模块，用于在差分信号编码格式下，基于预设的串化因子，对所述驱动时序信号进行编码，得到与所述第二数据信号对应的所述目标差分数据信号和与所述时钟信号对应的所述目标差分时钟信号，其中，所述串化因子为所述目标差分数据信号或所述目标差分时钟信号在单位时钟内输出的串行数据数量。
12.其中，利用数据编码模块将驱动时序信号编码为差分信号格式后再进行传输，可减少传输过程io接口的使用数量，同时，差分信号格式的数据传输速率快，抗干扰能力强，且能够远距离传输。
13.可选地，所述数据输出模块，用于将所述目标差分数据信号和所述目标差分时钟信号输出至接口芯片，其中，所述接口芯片用于将所述目标差分数据信号和所述目标差分时钟信号解码为逻辑电平信号的目标驱动时序信号，并将所述目标驱动时序信号输出至所述驱动芯片，所述驱动芯片用于依据所述目标驱动时序信号控制显示屏进行图像显示。
14.其中，通过将接口芯片与显示控制芯片配合级联使用，由接口芯片将差分信号解码为逻辑电平信号，其可以适用于目前市面上绝大多数的驱动芯片。
15.可选地，所述数据输出模块，用于将所述目标差分数据信号和所述目标差分时钟信号输出至所述驱动芯片，其中，所述驱动芯片用于依据所述目标差分数据信号和所述目标差分时钟信号确定目标驱动时序信号，并依据所述目标驱动时序信号控制显示屏进行图像显示。
16.其中，驱动芯片直接与显示控制芯片连接，由驱动芯片自身对差分信号进行识别及解码，不再使用接口芯片，可以减少信号传输的流程，简化整个系统的结构。
17.根据本技术实施例的另一方面，还提供了一种图像数据处理系统，包括上述的显示控制芯片，还包括：接口芯片，用于接收所述显示控制芯片输出的目标差分数据信号和目标差分时钟信号，并对所述目标差分数据信号和所述目标差分时钟信号进行解码，得到目标驱动时序信号；将所述目标驱动时序信号输出至驱动芯片；驱动芯片，用于接收所述目标驱动时序信号，并依据所述目标驱动时序信号控制显示屏进行图像显示。
18.可选地，所述接口芯片，用于将所述目标差分数据信号和所述目标差分时钟信号解码为逻辑电平信号的目标驱动时序信号，并将所述目标驱动时序信号发送至所述驱动芯片。
19.该系统中，通过将驱动时序信号编码为差分信号格式后再进行传输，可极大程度地减少显示控制芯片io接口的使用数量；通过将接口芯片与显示控制芯片配合级联使用，由接口芯片将差分信号解码为逻辑电平信号，可以适用于目前市面上绝大多数的驱动芯片；该系统有效解决了相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
20.根据本技术实施例的另一方面，还提供了另一种图像数据处理系统，包括上述的显示控制芯片，还包括：驱动芯片，用于接收所述显示控制芯片输出的目标差分数据信号和目标差分时钟信号，依据所述目标差分数据信号和所述目标差分时钟信号确定目标驱动时
序信号，依据所述目标驱动时序信号控制显示屏进行图像显示。
21.该系统中，通过将驱动时序信号编码为差分信号格式后再进行传输，可极大程度地减少显示控制芯片io接口的使用数量；将驱动芯片直接与显示控制芯片连接，由驱动芯片自身对差分信号进行识别及解码，不再使用接口芯片，可以减少信号传输的流程，简化整个系统的结构；该系统有效解决了相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
附图说明
22.此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
23.图1是根据相关技术的一种驱动芯片级联的示意图；
24.图2是根据本技术实施例的一种显示控制芯片的结构示意图；
25.图3是根据本技术实施例的一种图像数据信号编码格式的示意图；
26.图4是根据本技术实施例的一种编码后的驱动时序对应的时序示意图；
27.图5是根据本技术实施例的一种接口芯片的结构示意图；
28.图6是根据本技术实施例的一种图像数据处理系统的结构示意图；
29.图7是根据本技术实施例的另一种图像数据处理系统的结构示意图。
具体实施方式
30.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
31.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
32.实施例1
33.在led显示屏控制的相关技术中，通常使用将ttl电平类型的数据io接口和显示模组进行连接的方式来传输图像数据，图1示出了一种驱动芯片级联的示意图，其中，控制系统驱动一组图像数据组需要使用三个io接口，分别对应r，g，b三个信号，通常使用的信号电平为ttl 5v电平。目前常见的控制系统中，图像数据输出组数为32组，即对应96根数据输出通道，再加上控制信号，如dclk(串行时钟信号)，latch(锁存信号)，译码信号等，共需要100多根数据输出通道，需要占用前级接收卡fpga中大量的io接口，且由于使用ttl电平，单根数据线传输的最大带宽只有30mbps左右，难以达到更高的速率，数据io接口的数量和传输
速率严重限制了接收卡的带载能力。同时，ttl电平信号在传输距离上有很大限制，容易受到其他高速信号的串扰，因此常需要配合245芯片来增强驱动能力，这也增加了接收卡的成本。
34.为了解决上述问题，本技术实施例提供了一种新的显示控制芯片，通过在显示控制芯片中引入数据编码模块，将驱动时序产生模块生成的与驱动芯片对应的驱动时序信号进行编码，得到差分信号格式的目标差分数据信号和目标差分时钟信号，然后通过数据输出模块将其发送至用于解码的接口芯片，由接口芯片将解码得到的驱动时序发送至驱动芯片；数据输出模块也可以直接将目标差分数据信号和目标差分时钟信号发送至驱动芯片，由驱动芯片处理得到驱动时序。该过程中，通过编码可极大程度地减少显示控制芯片io接口的使用数量，同时，差分信号格式的数据传输速率快，可以有效提升显示控制芯片输出带宽，且抗干扰能力强，可远距离传输，从而解决了相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
35.具体地，本技术实施例提供的一种可选的显示控制芯片的结构如图2所示，该芯片中至少包括数据处理模块20，驱动时序产生模块22，数据编码模块24和数据输出模块26，其中：
36.数据处理模块20，用于接收第一数据信号和时钟信号，并根据时钟信号对第一数据信号进行处理，得到第二数据信号。
37.其中，数据处理模块20通常包括：数据接收模块200和存储处理模块202，数据接收模块用于接收第一数据信号和时钟信号，存储处理模块用于存储第一数据信号和时钟信号，并依据时钟信号对第一数据信号进行处理，得到与时钟信号对应的第二数据信号。
38.具体地，数据接收模块200可以为差分信号接收物理层(lvds rx phy)，用于接收上级芯片通过差分传输的输入数据，其中，差分传输最常使用的方式为低压差分信号(low voltage differential signaling，简称为lvds)数据传输。输入数据中通常包括与图像数据信号对应的第一数据信号以及与时序参数对应的时钟信号，其中，图像数据信号中又包括：颜色数据信号和控制信号，颜色数据信号主要为图像对应的rgb数据信号，而控制信号中通常包括：串行时钟信号，锁存信号和译码信号。
39.可选地，数据接收模块200也可以接收上级芯片通过rgnii(reduced gigabit media independent interface，吉比特介质独立接口)等其他方式传输的输入数据。
40.存储处理模块202通常用于对数据接收模块200接收的输入数据进行存储备份以及算法处理。具体地，存储处理模块202通常会将接收的第一数据信号以及时钟信号存储到内部的sdram(synchronous dynamic random-access memory，同步动态随机存取内存)或是其他类型的存储器中进行备份；之后，再从存储器中读取对应的第一数据信号，并依据时钟信号对第一数据信号进行处理，得到与时钟信号对应的第二数据信号。
41.其中，在依据时钟信号对第一数据信号进行处理时，通常是依据时钟信号对应的时序参数对第一数据信号对应的图像数据信号中的控制信号进行调整；可选地，存储处理模块202还可以利用如18bit+或是clearview等算法对图像数据信号中的颜色数据信号进行算法处理，从而提升图像数据信号对应的图像质量，保证最终显示屏中显示的图像的画质效果；处理完成后，即可将得到的第二数据信号以及时钟信号发送至驱动时序产生模块22。
42.驱动时序产生模块22，用于依据时钟信号和第二数据信号生成与驱动芯片对应的驱动时序信号。
43.具体地，驱动时序产生模块用于依据第二数据信号和时钟信号，生成用于配置驱动芯片的寄存器的驱动时序信号，该驱动时序信号通常以波形数据的形式体现，其中包括与驱动芯片对应的数据信号以及时钟信号，驱动芯片则用于依据寄存器配置的驱动时序信号控制显示屏进行图像显示。
44.相关技术中，驱动时序产生模块通常直接将ttl(transistor-transistor logic，晶体管-晶体管逻辑)电平信号的驱动时序发送至驱动芯片，但是该方案具有占用输出接口数量多、抗串扰能力差且传输距离有限等诸多缺点，因此，本技术引入数据编码模块24，用于将驱动时序进行编码处理后再进行传输。
45.数据编码模块24，用于对驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号。
46.具体地，数据编码模块24，用于在差分信号编码格式下，基于预设的串化因子，对驱动时序信号进行编码，得到与第二数据信号对应的目标差分数据信号和与时钟信号对应的目标差分时钟信号。
47.其中，上述的差分信号编码格式通常采用低压差分信号(lvds)编码格式；串化因子为目标差分数据信号或目标差分时钟信号在lvds单位时钟内输出的串行数据数量，常用的串化因子有8：1等，此处不进行具体限定。
48.图3示出了一种可选的图像数据信号的编码格式表，其中，a2、b2及a、b、c、d、e分别为译码信号，dclk为串行时钟信号，latch为锁存信号，r0、g0、b0、r1、g1、b1、r2、g2、b2、r3、g3、b3则分别对应4组颜色信号数据。
49.图4则示出了一种可选的经数据编码模块24对驱动时序进行编码后得到的输出信号的时序示意图，其中，lvds_txdata_p和lvds_txdata_n为一对与第二数据信号对应的目标差分数据信号，具体的编码数据可以参考图3的编码格式表中得到的编码数据；lvds_txclk_p和lvds_txclk_n则为一对与时钟信号对应的目标差分时钟信号，又称随路时钟信号。
50.需要说明的是，在实际编码过程中，目标差分数据信号的对数和目标差分时钟信号的对数均可以根据实际需求进行调整，图4中一对目标差分数据信号和一对目标差分时钟信号仅为示例，不作为具体限定。
51.从图3和图4可以看出，如果不利用数据编码模块进行编码处理，原输出共计有1(1路串行时钟信号)+1(1路锁存信号)+12(12路rgb颜色信号)+5(5路译码信号)＝19路输出信号，即需要使用19个数据io接口；而经过数据编码模块进行编码处理后，则只有与图4对应的4路输出信号，即只需要使用4个数据io接口，极大地减少了数据io接口的使用数量。同时，由于lvds传输方式具有高速率，低功耗，低串扰的特点，更能满足用户的使用需求。
52.在本技术一些可选的实施例中，也可以直接通过显示控制芯片中的fpga对驱动时序进行编码处理，得到目标编码格式的驱动时序。
53.数据输出模块26，用于输出目标差分数据信号和目标差分时钟信号。
54.在本技术一些可选的实施例中，数据输出模块26可以为差分信号输出物理层(lvds tx phy)，用于将上述编码得到的目标差分数据信号和目标差分时钟信号输出至接
口芯片，其中，接口芯片用于将目标差分数据信号和目标差分时钟信号解码为逻辑电平信号的目标驱动时序信号，并将目标驱动时序信号输出至驱动芯片，驱动芯片用于依据目标驱动时序信号控制显示屏进行图像显示。
55.其中，接口芯片一种可选的结构示意图如图5所示，该芯片中至少包括数据接收模块50，数据解码模块52和数据输出模块54，具体地：
56.数据接收模块50，用于接收显示控制芯片输出的目标差分数据信号和目标差分时钟信号。
57.数据解码模块52，用于对目标差分数据信号和目标差分时钟信号进行解码，得到逻辑电平信号的目标驱动时序信号。
58.数据输出模块54，用于将目标驱动时序信号输出至驱动芯片，驱动芯片用于依据驱动时序控制显示屏进行图像显示。
59.与显示控制芯片的数据接收模块200类似，接口芯片的数据接收模块50也可以为差分信号接收物理层(lvds rx phy)，用于接收显示控制芯片发送的lvds格式的目标差分数据信号和目标差分时钟信号；然后将其传输至数据解码模块52中进行解码，得到逻辑电平信号的目标驱动时序信号，该逻辑电平信号可以是ttl电平信号，也可以是其他形式的逻辑电平信号；最后将逻辑电平信号的目标驱动时序信号通过io接口输出至驱动芯片。
60.由于接口芯片最终输出的是逻辑电平信号，其可以适用于目前市面上绝大多数的驱动芯片。通过将接口芯片与显示控制芯片配合级联使用，可以有效减少显示控制芯片io接口的使用数量，提升显示控制芯片输出带宽，提升信号抗干扰能力。
61.在本技术一些可选的实施例中，数据输出模块26还可以将目标差分数据信号和目标差分时钟信号直接输出至驱动芯片，其中，驱动芯片用于依据目标差分数据信号和目标差分时钟信号确定目标驱动时序信号，并依据目标驱动时序信号控制显示屏进行图像显示。
62.可以理解地，随着对驱动芯片的研究与发展，驱动芯片自身也可以实现对差分信号格式数据的识别以及解码，因此，显示控制芯片可以直接将编码得到的目标差分数据信号和目标差分时钟信号输出至驱动芯片。
63.在本技术实施例中，通过在显示控制芯片中引入数据编码模块，将驱动时序产生模块生成的与驱动芯片对应的驱动时序信号进行编码，得到差分信号格式的目标差分数据信号和目标差分时钟信号，然后通过数据输出模块将其发送至用于解码的接口芯片，由接口芯片将解码得到的驱动时序发送至驱动芯片；数据输出模块也可以直接将目标差分数据信号和目标差分时钟信号发送至驱动芯片，由驱动芯片处理得到驱动时序。该过程中，通过编码可极大程度地减少显示控制芯片io接口的使用数量，同时，差分信号格式的数据传输速率快，可以有效提升显示控制芯片输出带宽，且抗干扰能力强，可远距离传输，从而解决了相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
64.实施例2
65.在实施例1提供的显示控制芯片的基础上，本技术实施例提供了一种图像数据处理系统，其一种可选的结构如图6所示，该系统至少包括：显示控制芯片60，接口芯片62及驱动芯片64，其中：
66.显示芯片60，用于接收第一数据信号和时钟信号，并根据时钟信号对第一数据信号进行处理，得到第二数据信号；依据时钟信号和第二数据信号生成与驱动芯片对应的驱动时序信号；对驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号；输出目标差分数据信号和目标差分时钟信号。
67.具体地，显示控制芯片60中至少包括：数据处理模块600，驱动时序产生模块602，数据编码模块604和数据输出模块606，其中：
68.数据处理模块600，用于接收第一数据信号和时钟信号，并根据时钟信号对第一数据信号进行处理，得到第二数据信号。该数据处理模块600通常又包括：数据接收模块和存储处理模块，数据接收模块用于接收第一数据信号和时钟信号，存储处理模块用于存储第一数据信号和时钟信号，并依据时钟信号对第一数据信号进行处理，得到与时钟信号对应的第二数据信号。
69.驱动时序产生模块602，用于依据时钟信号和第二数据信号生成与驱动芯片对应的驱动时序信号。具体地，驱动时序产生模块602依据第二数据信号和时钟信号，生成用于配置驱动芯片的寄存器的驱动时序信号，该驱动时序信号通常以波形数据的形式体现，其中包括与驱动芯片对应的数据信号以及时钟信号，驱动芯片则用于依据寄存器配置的驱动时序信号控制显示屏进行图像显示。
70.数据编码模块604，用于对驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号。具体地，数据编码模块604可以在差分信号编码格式下，基于预设的串化因子，对驱动时序信号进行编码，得到与第二数据信号对应的目标差分数据信号和与时钟信号对应的目标差分时钟信号。其中，差分信号编码格式通常采用lvds编码格式；串化因子为目标差分数据信号或目标差分时钟信号在lvds单位时钟内输出的串行数据数量。
71.数据输出模块606，用于输出目标差分数据信号和目标差分时钟信号。具体地，数据输出模块606会将上述编码得到的目标差分数据信号和目标差分时钟信号输出至接口芯片62。
72.接口芯片62，用于接收显示控制芯片60输出的目标差分数据信号和目标差分时钟信号，并对目标差分数据信号和目标差分时钟信号进行解码，得到目标驱动时序信号；将目标驱动时序信号输出至驱动芯片
73.具体地，接口芯片62中至少包括：数据接收模块620，数据解码模块622和数据输出模块624，其中：
74.数据接收模块620，用于接收显示控制芯片输出的目标差分数据信号和目标差分时钟信号。
75.数据解码模块622，用于对目标差分数据信号和目标差分时钟信号进行解码，得到逻辑电平信号的目标驱动时序信号。该逻辑电平信号可以是ttl电平信号，也可以是其他形式的逻辑电平信号。
76.数据输出模块624，用于将目标驱动时序信号输出至驱动芯片64。
77.驱动芯片64，用于接收目标驱动时序信号，并依据目标驱动时序信号控制显示屏进行图像显示。
78.在本技术实施例中，通过在显示控制芯片中引入数据编码模块，将驱动时序产生模块生成的与驱动芯片对应的驱动时序信号进行编码，得到差分信号格式的目标差分数据
信号和目标差分时钟信号，然后通过数据输出模块将其发送至用于解码的接口芯片，由接口芯片将解码得到的驱动时序发送至驱动芯片。该过程中，通过编码可极大程度地减少显示控制芯片io接口的使用数量，同时，差分信号格式的数据传输速率快，可以有效提升显示控制芯片输出带宽，且抗干扰能力强，可远距离传输，从而解决了相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
79.实施例3
80.在实施例1提供的显示控制芯片的基础上，本技术实施例还提供了另一种图像数据处理系统，其一种可选的结构如图7所示，该系统至少包括：显示控制芯片70及驱动芯片72，其中：
81.显示芯片70，用于接收第一数据信号和时钟信号，并根据时钟信号对第一数据信号进行处理，得到第二数据信号；依据时钟信号和第二数据信号生成与驱动芯片对应的驱动时序信号；对驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号；输出目标差分数据信号和目标差分时钟信号。
82.具体地，显示控制芯片70中至少包括：数据处理模块700，驱动时序产生模块702，数据编码模块704和数据输出模块706，其中：
83.数据处理模块700，用于接收第一数据信号和时钟信号，并根据时钟信号对第一数据信号进行处理，得到第二数据信号。该数据处理模块700通常又包括：数据接收模块和存储处理模块，数据接收模块用于接收第一数据信号和时钟信号，存储处理模块用于存储第一数据信号和时钟信号，并依据时钟信号对第一数据信号进行处理，得到与时钟信号对应的第二数据信号。
84.驱动时序产生模块702，用于依据时钟信号和第二数据信号生成与驱动芯片对应的驱动时序信号。具体地，驱动时序产生模块702依据第二数据信号和时钟信号，生成用于配置驱动芯片的寄存器的驱动时序信号，该驱动时序信号通常以波形数据的形式体现，其中包括与驱动芯片对应的数据信号以及时钟信号，驱动芯片则用于依据寄存器配置的驱动时序信号控制显示屏进行图像显示。
85.数据编码模块704，用于对驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号。具体地，数据编码模块704可以在差分信号编码格式下，基于预设的串化因子，对驱动时序信号进行编码，得到与第二数据信号对应的目标差分数据信号和与时钟信号对应的目标差分时钟信号。其中，差分信号编码格式通常采用lvds编码格式；串化因子为目标差分数据信号或目标差分时钟信号在lvds单位时钟内输出的串行数据数量。
86.数据输出模块706，用于输出目标差分数据信号和目标差分时钟信号。具体地，数据输出模块706会将上述编码得到的目标差分数据信号和目标差分时钟信号输出至驱动芯片72。
87.驱动芯片72，用于接收显示控制芯片70输出的目标差分数据信号和目标差分时钟信号，依据目标差分数据信号和目标差分时钟信号确定目标驱动时序信号，依据目标驱动时序信号控制显示屏进行图像显示。
88.可以理解地，随着对驱动芯片的研究与发展，驱动芯片自身也可以实现对差分信号格式数据的识别以及解码，因此，显示控制芯片70可以直接将编码得到的目标差分数据信号和目标差分时钟信号输出至驱动芯片72。
89.在本技术实施例中，通过在显示控制芯片中引入数据编码模块，将驱动时序产生模块生成的与驱动芯片对应的驱动时序信号进行编码，得到差分信号格式的目标差分数据信号和目标差分时钟信号，然后通过数据输出模块将其发送至驱动芯片，由驱动芯片处理得到驱动时序。该过程中，通过编码可极大程度地减少显示控制芯片io接口的使用数量，同时，差分信号格式的数据传输速率快，可以有效提升显示控制芯片输出带宽，且抗干扰能力强，可远距离传输，从而解决了相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。
90.上述本技术实施例序号仅仅为了描述，不代表实施例的优劣。
91.在本技术的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
92.在本技术所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
93.作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
94.另外，在本技术各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
95.集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本技术的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本技术各个实施例方法的全部或部分步骤。而前述的存储介质包括：u盘、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
96.以上仅是本技术的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。

技术特征：
1.一种显示控制芯片，其特征在于，包括：数据处理模块，用于接收第一数据信号和时钟信号，并根据所述时钟信号对所述第一数据信号进行处理，得到第二数据信号；驱动时序产生模块，用于依据所述时钟信号和所述第二数据信号生成与驱动芯片对应的驱动时序信号；数据编码模块，用于对所述驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号；数据输出模块，用于输出所述目标差分数据信号和所述目标差分时钟信号。2.根据权利要求1所述的显示控制芯片，其特征在于，所述数据处理模块，包括数据接收模块和存储处理模块，其中，所述数据接收模块用于接收所述第一数据信号和所述时钟信号，所述存储处理模块用于存储所述第一数据信号和所述时钟信号，并依据所述时钟信号对所述第一数据信号进行处理，得到与所述时钟信号对应的第二数据信号。3.根据权利要求2所述的显示控制芯片，其特征在于，所述数据接收模块，用于接收差分传输的所述第一数据信号和所述时钟信号，其中，所述第一数据信号为图像数据信号，所述图像数据信号中包括：颜色数据信号和控制信号，所述控制信号中包括：串行时钟信号，锁存信号和译码信号。4.根据权利要求1所述的显示控制芯片，其特征在于，所述驱动时序产生模块，用于依据所述第二数据信号和所述时钟信号，生成用于配置所述驱动芯片的寄存器的所述驱动时序信号，其中，所述驱动芯片用于依据所述寄存器配置的所述驱动时序信号控制显示屏进行图像显示。5.根据权利要求1所述的显示控制芯片，其特征在于，所述数据编码模块，用于在差分信号编码格式下，基于预设的串化因子，对所述驱动时序信号进行编码，得到与所述第二数据信号对应的所述目标差分数据信号和与所述时钟信号对应的所述目标差分时钟信号，其中，所述串化因子为所述目标差分数据信号或所述目标差分时钟信号在单位时钟内输出的串行数据数量。6.根据权利要求1所述的显示控制芯片，其特征在于，所述数据输出模块，用于将所述目标差分数据信号和所述目标差分时钟信号输出至接口芯片，其中，所述接口芯片用于将所述目标差分数据信号和所述目标差分时钟信号解码为逻辑电平信号的目标驱动时序信号，并将所述目标驱动时序信号输出至所述驱动芯片，所述驱动芯片用于依据所述目标驱动时序信号控制显示屏进行图像显示。7.根据权利要求1所述的显示控制芯片，其特征在于，所述数据输出模块，用于将所述目标差分数据信号和所述目标差分时钟信号输出至所述驱动芯片，其中，所述驱动芯片用于依据所述目标差分数据信号和所述目标差分时钟信号确定目标驱动时序信号，并依据所述目标驱动时序信号控制显示屏进行图像显示。8.一种图像数据处理系统，其特征在于，包括：权利要求1至6中任意一项所述的显示控制芯片；所述系统还包括：接口芯片，用于接收所述显示控制芯片输出的目标差分数据信号和目标差分时钟信号，并对所述目标差分数据信号和所述目标差分时钟信号进行解码，得到目标驱动时序信
号；将所述目标驱动时序信号输出至驱动芯片；所述驱动芯片，用于接收所述目标驱动时序信号，并依据所述目标驱动时序信号控制显示屏进行图像显示。9.根据权利要求8所述的图像数据处理系统，其特征在于，所述接口芯片，用于将所述目标差分数据信号和所述目标差分时钟信号解码为逻辑电平信号的目标驱动时序信号，并将所述目标驱动时序信号发送至所述驱动芯片。10.一种图像数据处理系统，其特征在于，包括：权利要求1至5及权利要求7中任意一项所述的显示控制芯片；所述系统还包括：驱动芯片，用于接收所述显示控制芯片输出的目标差分数据信号和目标差分时钟信号，依据所述目标差分数据信号和所述目标差分时钟信号确定目标驱动时序信号，依据所述目标驱动时序信号控制显示屏进行图像显示。

技术总结
本申请公开了一种显示控制芯片及图像数据处理系统。其中，显示控制芯片包括：数据处理模块，用于接收第一数据信号和时钟信号，并根据时钟信号对第一数据信号进行处理，得到第二数据信号；驱动时序产生模块，用于依据时钟信号和第二数据信号生成与驱动芯片对应的驱动时序信号；数据编码模块，用于对驱动时序信号进行编码，得到目标差分数据信号和目标差分时钟信号；数据输出模块，用于输出目标差分数据信号和目标差分时钟信号。本申请解决了相关技术中的显示控制芯片占用输出接口数量多、抗串扰能力差且传输距离有限的技术问题。扰能力差且传输距离有限的技术问题。扰能力差且传输距离有限的技术问题。


技术研发人员：王凤强 田征 王伙荣
受保护的技术使用者：西安钛铂锶电子科技有限公司
技术研发日：2021.12.31
技术公布日：2023/7/13