一种输出结果不受电源上电速度影响的欠压锁定结构的制作方法

1.本发明涉及欠压锁定技术，特别是一种输出结果不受电源上电速度影响的欠压锁定结构。


背景技术：

2.芯片电路中的欠压锁定(uvlo，under voltage lock out)是一种芯片电路保护机制，使得芯片中一些功能模块或器件在电源电压处于欠压状态下(例如芯片上电阶段)不工作，只有当电源电压等于大于阈值时才启动工作。另外，uvlo电路被集成在芯片电路中也能用于提高电源的可靠性和安全性。图3是原有欠压锁定结构示意图。图4是图3中相关节点的波形示意图。参考图3至图4所示，传统欠压锁定结构包括误差放大器ea，ea的正向输入端(+)连接芯片内部带隙基准电压节点vbg，ea的负向输入端(-)连接分压结点vdiv，vdiv第一路通过第二分压电阻r2连接电源电压端vdd，第二路通过第一分压电阻r1接地。图4中相关节点(vdd，vdiv，vbg)的电压变化情况说明：当in上电速度快于芯片内部带隙基准电压vbg自身建立速度时，vdd的分压结点电压vdiv始终大于vbg。由于vdiv为欠压锁定比较器的正相输入端，因此自vdd开始上电至带隙基准电压vbg建立好后(vbg从斜向上升线变成水平线)，该比较器的输出电压始终为低电平，而从未经历由高到低的过程。通常芯片内部的逻辑电路需要在电源电压小于欠压锁定阈值时，利用欠压锁定结构输出的高电平进行上电复位，若欠压锁定比较器的输出状态自vdd开始上电至带隙基准电压建立好后始终为低电平，则无法为逻辑电路进行复位，会造成逻辑电路在工作时输出错误的逻辑状态，使得芯片不能正常工作。


技术实现要素：

3.本发明针对现有技术中存在的缺陷或不足，提供一种输出结果不受电源上电速度影响的欠压锁定结构。
4.本发明的技术解决方案如下：
5.一种输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，包括误差放大器，所述误差放大器的负向输入端连接分压节点，所述误差放大器的正向输入端连接芯片内部带隙基准电压节点，所述分压节点第一路通过第一分压电阻接地，第二路通过第二分压电阻连接芯片内部稳压电源结构输出电压节点，所述误差放大器的输出端通过电流比较电路分别连接电流采样电路和缓冲器电路，所述缓冲器电路连接欠压锁定输出信号端。
6.所述电流比较电路包括第二pmos管，所述第二pmos管的栅极连接所述误差放大器的输出端，所述第二pmos管的源极连接所述芯片内部稳压电源结构输出电压节点，所述第二pmos管的漏极连接电流比较节点，所述电流比较节点第一路通过第一电流源接地，第二路连接所述缓冲器电路。
7.所述缓冲器电路包括依次串联的第一反相器和第二反相器，所述第二反相器的输出端连接所述欠压锁定输出信号端，所述第一反相器的输入端第一路通过第四电流源连接
电源电压端，第二路连接第二nmos管的漏极，所述第二nmos管的栅极连接所述电流比较节点，所述第二nmos管的源极接地。
8.所述电流采样电路包括共源共栅的第三pmos管和所述第二pmos管，所述第三pmos管的源极连接第四pmos管的漏极，所述第三pmos管的漏极第一路连接第一nmos管的源极，第二路通过第二电流源接地，所述第四pmos管的源极连接电源电压端，所述第四pmos管的栅极第一路通过第三电流源连接电源电压端，第二路连接所述第一nmos管的漏极，所述第一nmos管的栅极连接偏置电压端。
9.设带隙基准电压为vbg，稳压电源结构输出电压为vreg，第一电阻阻值为r1，第二电阻阻值为r2，则vreg＝vbg*(1+r2/r1)。
10.所述第二pmos管与所述第三pmos管之间的镜像比为1:1。
11.设第二电流源电流为i1，第三电流源电流为i2，从所述第三pmos管漏极流出的电流为imp3，则imp3＝i1-i2。
12.设第一电流源电流为i0，且i0＝(1/n)*(i1-i2)，其中n为大于1的整数。
13.设从所述第二pmos管漏极流出的电流为imp2，则imp2≥i0＝(1/n)*(i1-i2)，由此，所述电流比较节点电位被上拉至所述第二nmos管导通，所述第二nmos管的漏极电位被拉低使反相器输出即uvlo信号由高电平反转至低电平。
14.本发明的技术效果如下：本发明一种输出结果不受电源上电速度影响的欠压锁定结构，通过误差放大器、分压电阻电路、芯片内部稳压电源结构输出电压节点、电流采样电路、电流比较电路和缓冲器电路的组合，能够有利于使欠压锁定结构的比较过程与带隙基准电压及内部稳压电源的建立过程同步，规避了传统方案易受电源上电速度影响输出结果准确性的问题，且在结构上复用了内部稳压电源的结构，在此基础上仅增加了少数必要器件便解决了传统结构存在的问题。
附图说明
15.图1是实施本发明一种输出结果不受电源上电速度影响的欠压锁定结构的电路原理示意图。图1中虚框内为本发明的创新部分。
16.图2是图1中几个重要节点的波形示意图。图2中横坐标为电源电压vdd，纵坐标节点电压v，各波形起始点为0v。图2中包括稳压电源结构输出电压vreg，带隙基准电压vbg，第二pmos管mp2的栅源之间电压绝对值|vgsp2|，以及欠压锁定输出电压或欠压锁定输出信号uvlo(under voltage lock out)。
17.图3是原有欠压锁定结构示意图。
18.图4是图3中相关节点的波形示意图。图4中横坐标为时间t，纵坐标为电压v。图4中包括相关节点如下：电源电压节点vdd，分压节点vdiv，以及芯片内部带隙基准电压节点vbg。图4中vdd上电速度快于vbg，分压结点电压vdiv一直大于vbg。
19.附图标记列示如下：vdd-电源电压端；ea-误差比较器；r1～r2-第一分压电阻至第二分压电阻；mn0～mn1-第一nmos管至第二nmoas管；mp2～mp4-第二pmos管至第四pmos管；ng1～ng2-第一反相器至第二反相器；i0～i3-第一电流源至第四电流源；uvlo-欠压锁定输出电压或欠压锁定输出信号端(under voltage lock out)；vbg-芯片内部带隙基准电压节点；vreg-芯片内部稳压电源结构输出电压节点；|vgsp2|-第二pmos管mp2的栅源之间电压
绝对值；vb-偏置电压端；vdiv-分压结点电压或分压结点。
具体实施方式
20.下面结合附图(图1-图2)对本发明进行说明。
21.图1是实施本发明一种输出结果不受电源上电速度影响的欠压锁定结构的电路原理示意图。图1中虚框内为本发明的创新部分。图2是图1中几个重要节点的波形示意图。参考图1至图2所示，一种输出结果不受电源上电速度影响的欠压锁定结构，包括误差放大器ea，所述误差放大器ea的负向输入端(-)连接分压节点，所述误差放大器ea的正向输入端(+)连接芯片内部带隙基准电压节点vbg，所述分压节点第一路通过第一分压电阻r1接地，第二路通过第二分压电阻r2连接芯片内部稳压电源结构输出电压节点vreg，所述误差放大器ea的输出端通过电流比较电路分别连接电流采样电路和缓冲器电路，所述缓冲器电路连接欠压锁定输出信号端uvlo。所述电流比较电路包括第二pmos管mp2，所述第二pmos管mp2的栅极连接所述误差放大器ea的输出端，所述第二pmos管mp2的源极连接所述芯片内部稳压电源结构输出电压节点vreg，所述第二pmos管mp2的漏极连接电流比较节点，所述电流比较节点第一路通过第一电流源i0接地，第二路连接所述缓冲器电路。所述缓冲器电路包括依次串联的第一反相器ng1和第二反相器ng2，所述第二反相器ng2的输出端连接所述欠压锁定输出信号端uvlo，所述第一反相器ng1的输入端第一路通过第四电流源i3连接电源电压端vdd，第二路连接第二nmos管mn1的漏极，所述第二nmos管mn1的栅极连接所述电流比较节点，所述第二nmos管mn1的源极接地。
22.所述电流采样电路包括共源共栅的第三pmos管mp3和所述第二pmos管mp2，所述第三pmos管mp3的源极连接第四pmos管mp4的漏极，所述第三pmos管mp3的漏极第一路连接第一nmos管mn0的源极，第二路通过第二电流源i1接地，所述第四pmos管mp4的源极连接电源电压端vdd，所述第四pmos管vdd的栅极第一路通过第三电流源i2连接电源电压端vdd，第二路连接所述第一nmos管mn0的漏极，所述第一nmos管mn0的栅极连接偏置电压端vb。
23.设带隙基准电压为vbg，稳压电源结构输出电压为vreg，第一电阻阻值为r1，第二电阻阻值为r2，则vreg＝vbg*(1+r2/r1)。所述第二pmos管mp2与所述第三pmos管mp3之间的镜像比为1:1。设第二电流源电流为i1，第三电流源电流为i2，从所述第三pmos管mp3漏极流出的电流为imp3，则imp3＝i1-i2。设第一电流源电流为i0，且i0＝(1/n)*(i1-i2)，其中n为大于1的整数。设从所述第二pmos管mp2漏极流出的电流为imp2，则imp2≥i0＝(1/n)*(i1-i2)，由此，所述电流比较节点电位被上拉至所述第二nmos管mn1导通，所述第二nmos管mn1的漏极电位被拉低使反相器输出即uvlo信号由高电平反转至低电平。
24.本发明的电路如图1所示，图2为本发明电路在工作时，各重要结点的波形。本发明电路复用了芯片内部的稳压电源结构，由电路结构可知，稳压电源结构的输出电压vreg与带隙基准电压vbg间的关系为：vreg＝vbg*(1+r2/r1)。当vdd端开始上电，vbg随之开始建立。在vreg升至预设电压之前，即整个闭环系统未发生闭环的过程中，mp3的vgs逐渐增大，同时mp3的电流也在逐渐增大。由该结构中mp2与mp3的一比一镜像关系可知，mp2的电流也在逐渐增大。当整个系统完成闭环后，mp3的电流不会继续上升，其电流值为：imp3＝i1-i2。在设计中可以将i0设置为(1/n)*(i1-i2)。由以上分析可知，在mp2的上升过程中，当imp2≥i0＝(1/n)*(i1-i2)后，mp2漏极电位被上拉导致mn1导通，mn1漏极电位被拉低使反相器输
出即uvlo信号由高电平反转至低电平。
25.本发明的优点是：欠压锁定结构的比较过程与带隙基准电压及内部稳压电源的建立过程同步，规避了传统方案易受电源上电速度影响输出结果准确性的问题，且在结构上复用了内部稳压电源的结构，在此基础上仅增加了少数必要器件便解决了传统结构存在的问题。
26.本发明说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。

技术特征：
1.一种输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，包括误差放大器，所述误差放大器的负向输入端连接分压节点，所述误差放大器的正向输入端连接芯片内部带隙基准电压节点，所述分压节点第一路通过第一分压电阻接地，第二路通过第二分压电阻连接芯片内部稳压电源结构输出电压节点，所述误差放大器的输出端通过电流比较电路分别连接电流采样电路和缓冲器电路，所述缓冲器电路连接欠压锁定输出信号端。2.根据权利要求1所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，所述电流比较电路包括第二pmos管，所述第二pmos管的栅极连接所述误差放大器的输出端，所述第二pmos管的源极连接所述芯片内部稳压电源结构输出电压节点，所述第二pmos管的漏极连接电流比较节点，所述电流比较节点第一路通过第一电流源接地，第二路连接所述缓冲器电路。3.根据权利要求2所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，所述缓冲器电路包括依次串联的第一反相器和第二反相器，所述第二反相器的输出端连接所述欠压锁定输出信号端，所述第一反相器的输入端第一路通过第四电流源连接电源电压端，第二路连接第二nmos管的漏极，所述第二nmos管的栅极连接所述电流比较节点，所述第二nmos管的源极接地。4.根据权利要求3所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，所述电流采样电路包括共源共栅的第三pmos管和所述第二pmos管，所述第三pmos管的源极连接第四pmos管的漏极，所述第三pmos管的漏极第一路连接第一nmos管的源极，第二路通过第二电流源接地，所述第四pmos管的源极连接电源电压端，所述第四pmos管的栅极第一路通过第三电流源连接电源电压端，第二路连接所述第一nmos管的漏极，所述第一nmos管的栅极连接偏置电压端。5.根据权利要求4所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，设带隙基准电压为vbg，稳压电源结构输出电压为vreg，第一电阻阻值为r1，第二电阻阻值为r2，则vreg＝vbg*(1+r2/r1)。6.根据权利要求5所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，所述第二pmos管与所述第三pmos管之间的镜像比为1:1。7.根据权利要求6所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，设第二电流源电流为i1，第三电流源电流为i2，从所述第三pmos管漏极流出的电流为imp3，则imp3＝i1-i2。8.根据权利要求7所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，设第一电流源电流为i0，且i0＝(1/n)*(i1-i2)，其中n为大于1的整数。9.根据权利要求8所述的输出结果不受电源上电速度影响的欠压锁定结构，其特征在于，设从所述第二pmos管漏极流出的电流为imp2，则imp2≥i0＝(1/n)*(i1-i2)，由此，所述电流比较节点电位被上拉至所述第二nmos管导通，所述第二nmos管的漏极电位被拉低使反相器输出即uvlo信号由高电平反转至低电平。

技术总结
一种输出结果不受电源上电速度影响的欠压锁定结构，通过误差放大器、分压电阻电路、芯片内部稳压电源结构输出电压节点、电流采样电路、电流比较电路和缓冲器电路的组合，能够有利于使欠压锁定结构的比较过程与带隙基准电压及内部稳压电源的建立过程同步，规避了传统方案易受电源上电速度影响输出结果准确性的问题，且在结构上复用了内部稳压电源的结构，在此基础上仅增加了少数必要器件便解决了传统结构存在的问题。统结构存在的问题。统结构存在的问题。


技术研发人员：林克龙
受保护的技术使用者：圣邦微电子（北京）股份有限公司
技术研发日：2021.12.31
技术公布日：2023/7/13