一种半导体器件及其制备方法与流程

1.本发明实施例涉及半导体技术，尤其涉及一种半导体器件及其制备方法。


背景技术：

2.随着近年来，为了满足小型化、便携化以及高频段的应用需求，射频集成电路被越来越多的人重视，其中单片微波集成电路(monolithic microwave integrated circuit，简称mmic)，以其低噪声、低损耗、宽频带及大的动态范围等优点被广泛应用，并逐渐成为军用民用中高科技领域的重要支撑力量。电阻在mmic放大器中主要用于电路的匹配、功分器的端口隔离、偏置、以及稳定电路中。
3.在mmic芯片制程中，薄膜电阻一般采用反应溅射制备，从薄膜电阻溅射完成到电阻器件电极制备，中间包含刻蚀、湿法的多步工艺，在该过程中薄膜电阻的表面容易被氧化，形成一层致密的氧化层，导致电极与薄膜电阻间的接触电阻增大，薄膜电阻器件的电阻与设计值存在偏差；当氧化层较厚时，电信号无法通过薄膜电阻器件，出现器件增益下降或过热损坏的问题，最终导致芯片无法正常使用。
4.为解决薄膜电阻器件因电极与薄膜电阻间的接触电阻过大导致器件性能差的问题，业界目前采用较多的方法是采用刻蚀(或腐蚀)与蒸发一体的机台制备薄膜电阻电极，蒸发之前先采用等离子体刻蚀或hf溶液腐蚀工艺去除薄膜电阻表面的氧化层，完成该工艺后，通过传输手臂将晶圆送至蒸发腔体进行电极金属制备，整个过程在真空环境下进行，避免再次氧化。但刻蚀与蒸发一体机需要根据工艺需求对刻蚀及蒸发设备进行设计和改装，经费投入巨大，且采用该方法制备薄膜电阻器件，对光刻胶及剥离胶性能要求较高，需保证在刻蚀或湿法腐蚀过程中光刻胶和剥离胶不会变性，导致蒸发后去胶不净问题。寻找到一种既节约成本，又能保证器件性能的薄膜电阻器件制造方法是目前急需解决的问题


技术实现要素：

5.本发明实施例提供一种半导体器件及其制备方法，以解决薄膜电阻器件因电极与薄膜电阻间氧化层存在导致接触电阻过大进而影响器件性能的问题，提供一种节约成本且器件性能良好的半导体器件。
6.本发明实施例提供了一种半导体器件，该半导体器件包括：
7.衬底；
8.位于所述衬底一侧的介质层；
9.位于所述介质层远离所述衬底一侧的第一电极层，所述第一电极层包括第一电极分部、第二电极分部以及位于所述第一电极分部和所述第二电极分部之间的第一开口；
10.覆盖所述第一开口并分别与所述第一电极分部和所述第二电极分部接触连接的薄膜电阻层；
11.位于所述第一电极层远离所述衬底一侧的第二电极层；所述第二电极层与所述第一电极层接触。
12.可选地，所述薄膜电阻层包括相互连接的第一薄膜电阻分部和第二薄膜电阻分部；所述第一薄膜电阻分部位于所述第一开口内，所述第二薄膜电阻分部位于所述第一电极层远离所述衬底的一侧。
13.可选地，所述半导体器件还包括第二电极层，所述第三电极分部位于所述第一电极分部远离所述衬底的一侧且分别与所述第一电极分部和所述薄膜电阻层接触连接；
14.所述第四电极分部位于所述第二电极分部远离所述衬底的一侧且分别与所述第二电极分部和所述薄膜电阻层接触连接。
15.可选地，所述薄膜电阻层的厚度大于所述第一电极层的厚度。
16.可选地，所述第二薄膜电阻分部的长度为l1，其中，l1≥3μm。
17.可选地，所述第一电极层的厚度为h2，所述第二电极层的厚度为h3，其中，h3≥2*h2。
18.可选地，所述第二开口在所述衬底所在平面上的垂直投影覆盖所述第一开口在所述衬底所在平面上的垂直投影。
19.可选地，所述半导体器件还包括多层外延层，多层所述外延层位于所述衬底和所述介质层之间。
20.可选地，所述外延层包括靠近所述介质层一侧的阻隔扩散层，所述阻隔扩散层为n型掺杂层或非掺杂层。
21.基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，该制备方法包括：
22.提供衬底；
23.在所述衬底的一侧制备介质层；
24.在所述介质层远离所述衬底的一侧制备第一电极层；所述第一电极层包括第一电极分部、第二电极分部以及位于所述第一电极分部和所述第二电极分部之间的第一开口；
25.在所述介质层远离所述衬底的一侧制备薄膜电阻层；所述薄膜电阻层覆盖所述第一开口且分别与所述第一电极分部和所述第二电极分部接触连接；
26.在所述第一电极层远离所述衬底的一侧制备第二电极层；所述第二电极层与所述第一电极层接触。
27.可选地，所述薄膜电阻层包括相互连接的第一薄膜电阻分部和第二薄膜电阻分部；
28.所述在所述介质层远离所述衬底的一侧制备薄膜电阻层，包括：
29.在所述第一开口内制备第一薄膜电阻分部，同时在所述第一电极层远离所述衬底的一侧制备第二薄膜电阻分部。
30.可选地，所述第二电极层包括第三电极分部、第四电极分部以及位于所述第三电极分部和所述第四电极分部之间的第二开口；
31.所述在所述第一电极层远离所述衬底的一侧制备第二电极层，包括：
32.在所述第一电极分部远离所述衬底的一侧制备第三电极分部，同时在所述第二电极分部远离所述衬底的一侧制备第四电极分部；所述第三电极分部分别与所述第一电极分部和所述薄膜电阻层接触连接；所述第四电极分部分别与所述第二电极分部和所述薄膜电阻层接触连接。
33.可选地，所述在所述介质层远离所述衬底的一侧制备薄膜电阻层，包括：
34.真空环境中在所述介质层远离所述衬底的一侧制备薄膜电阻层。
35.本发明实施例提供的半导体器件，通过在薄膜电阻层制备前后进行两次电极制备工艺，形成第一电极层-薄膜电阻层-第二电极层的独特的无源电阻结构，具体地，通过先制备第一电极层，后在真空环境中制备薄膜电阻层，形成的无源电阻结构能有效避免薄膜层电阻层与第一电极层的接触位置被氧化形成高阻值的氧化物，保证第一电极层直接与成膜的薄膜电阻层接触，且第一电极层与薄膜电阻层之间的接触电阻较小，可提高器件的可靠性。此外，该半导体器件的制备无需采用刻蚀蒸发一体机台，无需进行上电极蒸发前的刻蚀或腐蚀工艺，且常规的光刻胶和剥离胶均能够使用，不仅可节约生产成本，工艺重复性好，且器件的稳定性更高。
附图说明
36.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。
37.图1是本发明实施例提供的一种半导体器件的结构示意图；
38.图2是本发明实施例提供的另一种半导体器件的结构示意图；
39.图3是本发明实施例提供的一种半导体器件的制备方法的流程图；
40.图4是本发明实施例提供的另一种半导体器件的制备方法的流程图；
41.图5是本发明实施例提供的又一种半导体器件的制备方法的流程图。
具体实施方式
42.为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。
43.图1是本发明实施例提供的一种半导体器件的结构示意图，如图1所示，本发明实施例提供的半导体器件包括：衬底10；位于衬底10一侧的介质层20；位于介质层20远离衬底10一侧的第一电极层30，第一电极层30包括第一电极分部31、第二电极分部32以及位于第一电极分部31和第二电极分部32之间的第一开口；覆盖第一开口并分别与第一电极分部31和第二电极分部32接触连接的薄膜电阻层40；位于第一电极层30远离衬底10一侧的第二电极层50；第二电极层50与第一电极层30接触。
44.示例性地，参考图1，本发明实施例提供的半导体器件包括衬底10、介质层20、第一电极层30、薄膜电阻层40和第二电极层50，其中，衬底10可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长iii族氮化物的材料。介质层20起钝化层的作用，示例性地，介质层20可以为sin、sio2和sion等绝缘性能良好的材料中的一种，或者是其组合，介质层厚度可以大于
200nm。为保证信号的传输，电极需有一定的厚度，若电极太薄，大信号可能会导致器件过热，所以本实施例中的电极包括第一电极层30和第二电极层50，以保证大信号也能正常传输。第一电极层30、薄膜电阻层40和第二电极层50形成无源电阻结构，第一电极层30和第二电极层50接触并电连接，共同作为无源电阻结构的信号传输线，电信号经过第二电极层50和第一电极层30，从接触电阻较小的第一电极层30进入薄膜电阻层40。具体地，第一电极层30包括第一电极分部31、第二电极分部32和第一开口，薄膜电阻层40覆盖第一开口，且薄膜电阻层40分别与第一电极分部31和第二电极分部32接触，第一电极层30和第二电极层50接触，以保证电信号的正常传输。
45.进一步地，在上述无源电阻结构制备过程中，先制备第一电极层30，后在真空环境中制备薄膜电阻层40，由于真空环境能有效避免薄膜层电阻层40与第一电极层30的接触位置被氧化形成高阻值的氧化物，所以上述无源电阻结构可保证第一电极层30直接与成膜的薄膜电阻层40接触，且第一电极层30与薄膜电阻层40之间的接触电阻较小，避免器件出现增益下降或过热损坏的问题，可提高器件的可靠性。此外，该无源电阻结构中的薄膜电阻层40可以通过反应溅射制备，通过控制反应溅射过程中反应气体的含量，即可制备不同电阻率的薄膜电阻层，无需采用刻蚀蒸发一体机台，无需进行上电极蒸发前的刻蚀或腐蚀工艺，且常规的光刻胶和剥离胶均能够使用，不仅可节约生产成本，工艺重复性好，且器件的稳定性更高。
46.需要说明的是，图1仅示例性示出薄膜电阻层40覆盖第一开口且覆盖部分第一电极层30，在其他实施例中，薄膜电阻层40可以仅覆盖第一开口，只要保证薄膜电阻层40与第一电极层30接触，实现电信号的正常传输即可。
47.本发明实施例提供的半导体器件，通过在薄膜电阻层制备前后进行两次电极制备工艺，形成第一电极层-薄膜电阻层-第二电极层的独特的无源电阻结构，具体地，先制备第一电极层，后在真空环境中制备薄膜电阻层，形成的无源电阻结构能有效避免薄膜层电阻层与第一电极层的接触位置被氧化形成高阻值的氧化物，保证第一电极层直接与成膜的薄膜电阻层接触，且第一电极层与薄膜电阻层之间的接触电阻较小，可提高器件的可靠性。此外，该半导体器件的制备无需采用刻蚀蒸发一体机台，无需进行上电极蒸发前的刻蚀或腐蚀工艺，且常规的光刻胶和剥离胶均能够使用，不仅可节约生产成本，工艺重复性好，且器件的稳定性更高。
48.参考图1，可选地，薄膜电阻层40包括相互连接的第一薄膜电阻分部41和第二薄膜电阻分部42；第一薄膜电阻分部41位于第一开口内，第二薄膜电阻分部42位于第一电极层30远离衬底10的一侧。
49.本实施例中薄膜电阻层40包括覆盖第一开口的第一薄膜电阻分部41以及覆盖至少部分第一电极层30的第二薄膜电阻分部42，如此设置可以增大薄膜电阻层40与第一电极层30的接触面积，使薄膜电阻层40与第一电极层30充分接触，避免因工艺偏差导致接触不良，保证电信号的正常传输。
50.参考图1，可选地，第二电极层50包括第三电极分部51、第四电极分部52以及位于第三电极分部51和第四电极分部52之间的第二开口；第三电极分部51位于第一电极分部31远离衬底10的一侧且分别与第一电极分部31和薄膜电阻层40接触连接；第四电极分部52位于第二电极分部32远离衬底10的一侧且分别与第二电极分部32和薄膜电阻层40接触连接。
51.由于薄膜电阻层40通常比较薄，所以位于薄膜电阻层40下方的第一电极层30不能太厚，否则薄膜电阻层40在台阶处即第一薄膜电阻分部41和第二薄膜电阻分部42的连接位置处容易断开，器件会因过热而失效。而为保证信号的传输，电极需有一定的厚度，若电极太薄，大信号可能会导致器件过热，所以本实施例中设置有第二电极层50，第二电极层50与第一电极层30接触且同时和薄膜电阻层40接触，以保证大信号也能正常传输。
52.具体地，第二电极层50包括第三电极分部51、第四电极分部52和第二开口，第二开口将第三电极分部51和第四电极分部52隔开，保证电信号能够通过信号传输线即第二电极层50和第一电极层30进入薄膜电阻层40，实现正常传输。其中，第三电极分部51位于第一电极分部31远离衬底10的一侧，且第三电极分部51分别与第一电极分部31和薄膜电阻层40接触；第四电极分部52位于第二电极分部32远离衬底10的一侧，且第四电极分部52分别与第二电极分部32和薄膜电阻层40接触，以使第二电极层50与第一电极层30电连接，共同构成无源电阻结构的信号传输线。
53.参考图1，可选地，薄膜电阻层40的厚度大于第一电极层30的厚度。
54.为避免薄膜电阻层40在台阶处断开，器件因过热而失效，薄膜电阻层40的厚度需大于第一电极层30的厚度，以使薄膜电阻层40在台阶处连续，保证信号的正常传输，进一步提高器件的可靠性。
55.参考图1，在上述实施例的基础上，可选地，薄膜电阻层40的厚度为h1，第一电极层30的厚度为h2，其中，h1＞20nm，20nm≤h2≤100nm。
56.第一电极层30的厚度h2与薄膜电阻层40的厚度h1相关，薄膜电阻层40的厚度h1一般大于第一电极层30的厚度，若薄膜电阻层40太薄不易成膜或成膜不均匀，影响器件性能。相应地，第一电极层30的厚度h2可以在20nm到100nm范围内变化，若第一电极层30太薄不易成膜或成膜不均匀，若第一电极层30太厚，薄膜电阻层40跨台阶不易跨过去，台阶处容易断开，器件因过热而失效。通过设置h1＞20nm，20nm≤h2≤100nm，可使薄膜电阻层40在台阶处连续，保证信号的正常传输，提高器件的可靠性。
57.参考图1，可选地，第二薄膜电阻分部42的长度为l1，其中，l1≥3μm。
58.考虑实际工艺，若薄膜电阻层40中覆盖第一电极层30的部分即第二薄膜电阻分部42太短，薄膜电阻层40与第一电极层30的接触面积不够大，工艺偏差可能会导致接触不良，通过第二薄膜电阻分部42的长度l1大于或等于3μm，能够保证薄膜电阻层40搭接在第一电极层30上，使薄膜电阻层40与第一电极层30充分接触，保证电信号的正常传输。
59.需要说明的是，在设置有第一开口的第一电极层30上制备薄膜电阻层40时，由于在同一道工序中形成，工艺参数相同，制备得到的薄膜电阻层40为图1所示的凹凸结构，即薄膜电阻层40包括覆盖第一开口的第一薄膜电阻分部41以及位于第一电极层30远离衬底10一侧的第二薄膜电阻分部42，且第一薄膜电阻分部41与第二薄膜电阻分部42的厚度相同，均为h1。
60.参考图1，可选地，第一电极层30的厚度为h2，第二电极层50的厚度为h3，其中，h3≥2*h2。
61.为防止薄膜电阻层40在台阶处不连续，过热导致器件失效，第一电极层30设置地相对较薄，而为保证信号的正常传输，电极需有一定的厚度，则第二电极层50需设置地相对较厚。示例性地，第二电极层50的厚度h3可以大于2倍的第一电极层30的厚度h2，优选地，第
二电极层50的厚度h3可以大于5倍的第一电极层30的厚度h2。第一电极层30和第二电极层50的厚度可根据无源电阻结构的应用需求以及薄膜电阻层40的膜厚进行设置，一般所加电信号越强需要的电极越厚。
62.可以理解的是，在图1所示的具有凹凸结构的薄膜电阻层40上制备第二电极层50时，由于在同一道工序中形成，工艺参数相同，制备得到的第二电极层50也具有如1所示的凹凸结构，即第二电极层50包括位于第一电极层30远离衬底10一侧的部分以及位于薄膜电阻层40远离衬底10一侧的部分，且两部分的厚度相同，均为h3。
63.参考图1，可选地，第二开口在衬底10所在平面上的垂直投影覆盖第一开口在衬底10所在平面上的垂直投影。
64.由于位于第一电极层30中第一开口内的薄膜电阻层40的长度决定无源电阻结构的阻值，为保证形成的无源电阻结构的实际电阻值与设计值相符，提高器件的可靠性，第二电极层50的内侧边界不能超过第一电极层30的内侧边界，即第二电极层50中第二开口在衬底10所在平面上的垂直投影需覆盖第一电极层30中第一开口在衬底10所在平面上的垂直投影。
65.参考图1，可选地，薄膜电阻层40包括tan薄膜，第一电极层30包括tiau、tipt和ti中的任意一种，第二电极层50包括au或pt。
66.tan具有很好的化学稳定性，高电阻率和小的温度系数，是近几年应用最为广泛的薄膜电阻材料，薄膜电阻层40为tan薄膜，可提高器件性能且应用广泛。第一电极层30可以为tiau、tipt，也可以为其他性能稳定的金属单质，可有效避免第一电极层30与薄膜电阻层40接触位置被氧化，进一步减小接触电阻，提高器件性能。相对于第一电极层30，第二电极层50的膜层较厚，第二电极层50为无源电阻结构的信号传输线的主要组成部分，第二电极层50可以为au、pt或其他电导率较高的金属，以使第二电极层50具有较小的阻值，可减少信号损失，提高信号的传输速率。
67.图2是本发明实施例提供的另一种半导体器件的结构示意图，示例性地，参考图2，可选地，半导体器件还包括多层外延层60，多层外延层60位于衬底10和介质层20之间。
68.本实施例中多层外延层60上形成有介质层20，无源电阻结构位于介质层20之上，且通过介质层20与多层外延层60绝缘，避免无源电阻结构与多层外延层60之间的信号串扰。其中，多层外延层60可以是包括基于iii-v族化合物的半导体材料。为满足实际需求，无源器件需与有源器件集成，而有源器件通常生长在半导体材料上，因此将无源电阻结构生长在多层外延层60之上的介质层20上方，便于无源电阻结构和有源器件的集成，有利于集成电路的小型化和集中化。
69.参考图2，可选地，外延层60包括靠近介质层20一侧的阻隔扩散层65，阻隔扩散层65为n型掺杂层或非掺杂层。
70.阻隔扩散层65的材料可以为氮化镓，通过设置阻隔扩散层65为n型掺杂层或非掺杂层，可免除介质层20中的硅原子向p型氮化镓的扩散；同时，阻隔扩散层65还可以使外延层中的异质结结构稳定。其中，为起到阻止介质层20中硅原子扩散的作用，阻隔扩散层65的厚度可以大于2nm，甚至超过10nm。
71.继续参考图2，在上述实施例的基础上，可选地，多层外延层60还可以包括位于阻隔扩散层65靠近衬底10一侧的势垒层64；位于势垒层64远离阻隔扩散层65一侧的沟道层
63，沟道层63与势垒层64形成异质结结构；位于沟道层63远离势垒层64一侧的缓冲层62；位于缓冲层62远离沟道层63一侧的成核层61。
72.本实施例中，多层外延层60包括依次层叠设置的成核层61、缓冲层62、沟道层63、势垒层64和阻隔扩散层65。
73.成核层61影响其上方异质结材料的晶体质量、表面形貌以及电学性质等参数。成核层61的材料随着不同的衬底材料而变化，主要起到匹配衬底材料和异质结结构中的半导体材料层的作用。
74.缓冲层62起到粘合接下来需要生长的半导体材料层的作用，还可以保护衬底20不被一些金属离子侵入。缓冲层62的材料可以是algan、gan或algainn等iii族氮化物材料，具体可以为铝含量可控的氮化镓层(al)gan。
75.沟道层63和位于沟道层63上方的势垒层64一起形成异质结结构，沟道层63提供二维电子气运动的沟道。
76.势垒层64靠近沟道层63，势垒层64可以为铝镓氮层或铝铟镓氮层，其中铝、铟、镓的含量可从0到1范围内变化。
77.基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，图3是本发明实施例提供的一种半导体器件的制备方法的流程图，如图3所示，该制备方法包括：
78.s110、提供衬底。
79.s120、在衬底的一侧制备介质层。
80.介质层可以在mocvd(金属氧化物化学气相沉积)腔内进行原位生长，也可以通过lpcvd(低压化学气相沉积)、ald(原子层化学气相沉积)或者pecvd(等离子体增强化学气相沉积)生长。
81.s130、在介质层远离衬底的一侧制备第一电极层；第一电极层包括第一电极分部、第二电极分部以及位于第一电极分部和第二电极分部之间的第一开口。
82.s140、在介质层远离衬底的一侧制备薄膜电阻层；薄膜电阻层覆盖第一开口且分别与第一电极分部和第二电极分部接触连接。
83.可选地，在介质层远离衬底的一侧制备薄膜电阻层，包括：真空环境中在介质层远离衬底的一侧制备薄膜电阻层。
84.s150、在第一电极层远离衬底的一侧制备第二电极层；第二电极层与第一电极层接触。
85.第一电极层与薄膜电阻层和第二电极层形成无源电阻结构，在无源电阻结构的制备过程中，先制备第一电极层，然后可以通过反应溅射制备在真空环境中制备薄膜电阻层，真空环境能有效避免薄膜层电阻层与第一电极层的接触位置被氧化形成高阻值的氧化物，所以上述无源电阻结构可保证第一电极层直接与成膜的薄膜电阻层接触，且接触电阻较小，可避免器件出现增益下降或过热损坏的问题，提高器件的可靠性。
86.本发明实施例提供的半导体器件的制备方法，通过在薄膜电阻层制备前后进行两次电极制备工艺，形成第一电极层-薄膜电阻层-第二电极层的独特的无源电阻结构，具体地，先制备第一电极层，后在真空环境中制备薄膜电阻层，该制备方法能有效避免薄膜层电阻层与第一电极层的接触位置被氧化形成高阻值的氧化物，保证第一电极层直接与成膜的薄膜电阻层接触，且第一电极层与薄膜电阻层之间的接触电阻较小，可提高器件的可靠性。
此外，该半导体器件的制备无需采用刻蚀蒸发一体机台，无需进行上电极蒸发前的刻蚀或腐蚀工艺，且常规的光刻胶和剥离胶均能够使用，不仅可节约生产成本，工艺重复性好，且器件的稳定性更高。
87.图4是本发明实施例提供的另一种半导体器件的制备方法的流程图，如图4所示，该制备方法包括：
88.s210、提供衬底。
89.s220、在衬底的一侧制备介质层。
90.s230、在介质层远离衬底的一侧制备第一电极层；第一电极层包括第一电极分部、第二电极分部以及位于第一电极分部和第二电极分部之间的第一开口。
91.s240、在第一开口内制备第一薄膜电阻分部，同时在第一电极层远离衬底的一侧制备第二薄膜电阻分部。
92.薄膜电阻层包括相互连接的第一薄膜电阻分部和第二薄膜电阻分部，第一薄膜电阻分部和第二薄膜电阻分部在同一道工艺中形成，如此设置可增大薄膜电阻层与第一电极层的接触面积，使薄膜电阻层与第一电极层充分接触，避免因工艺偏差导致接触不良，保证电信号的正常传输。
93.s250、在第一电极层远离衬底的一侧制备第二电极层；第二电极层包括第三电极分部、第四电极分部以及位于第三电极分部和第四电极分部之间的第二开口；第三电极分部位于第一电极分部远离衬底的一侧且分别与第一电极分部和薄膜电阻层接触连接；第四电极分部位于第二电极分部远离衬底的一侧且分别与第二电极分部和薄膜电阻层接触连接。
94.为保证信号的传输，电极需有一定的厚度，本实施例中的电极包括电连接的第一电极层和第二电极层，第一电极层与第二电极层共同构成无源电阻结构的信号传输线，电信号经过第二电极层和第一电极层，从接触电阻较小的第一电极层进入薄膜电阻层。
95.图5是本发明实施例提供的又一种半导体器件的制备方法的流程图，如图5所示，该制备方法包括：
96.s310、提供衬底。
97.s320、在衬底一侧制备多层外延层，外延层包括靠近介质层一侧的阻隔扩散层，阻隔扩散层为n型掺杂层或非掺杂层。
98.阻隔扩散层可以使外延层中的异质结结构稳定，还可以免除介质层中的硅原子的扩散，提高器件性能。
99.s330、在多层外延层远离衬底的一侧制备介质层。
100.s340、在介质层远离衬底的一侧制备第一电极层；第一电极层包括第一电极分部、第二电极分部以及位于第一电极分部和第二电极分部之间的第一开口。
101.s350、在第一开口内制备第一薄膜电阻分部，同时在第一电极层远离衬底的一侧制备第二薄膜电阻分部。
102.s360、在第一电极层远离衬底的一侧制备第二电极层；第二电极层包括第三电极分部、第四电极分部以及位于第三电极分部和第四电极分部之间的第二开口；第三电极分部位于第一电极分部远离衬底的一侧且分别与第一电极分部和薄膜电阻层接触连接；第四电极分部位于第二电极分部远离衬底的一侧且分别与第二电极分部和薄膜电阻层接触连
接。
103.注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互组合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

技术特征：
1.一种半导体器件，其特征在于，包括：衬底；位于所述衬底一侧的介质层；位于所述介质层远离所述衬底一侧的第一电极层，所述第一电极层包括第一电极分部、第二电极分部以及位于所述第一电极分部和所述第二电极分部之间的第一开口；覆盖所述第一开口并分别与所述第一电极分部和所述第二电极分部接触连接的薄膜电阻层；位于所述第一电极层远离所述衬底一侧的第二电极层；所述第二电极层与所述第一电极层接触。2.根据权利要求1所述的半导体器件，其特征在于，所述薄膜电阻层包括相互连接的第一薄膜电阻分部和第二薄膜电阻分部；所述第一薄膜电阻分部位于所述第一开口内，所述第二薄膜电阻分部位于所述第一电极层远离所述衬底的一侧。3.根据权利要求2所述的半导体器件，其特征在于，所述第二电极层包括第三电极分部、第四电极分部以及位于所述第三电极分部和所述第四电极分部之间的第二开口；所述第三电极分部位于所述第一电极分部远离所述衬底的一侧且分别与所述第一电极分部和所述薄膜电阻层接触连接；所述第四电极分部位于所述第二电极分部远离所述衬底的一侧且分别与所述第二电极分部和所述薄膜电阻层接触连接。4.根据权利要求2所述的半导体器件，其特征在于，所述薄膜电阻层的厚度大于所述第一电极层的厚度。5.根据权利要求2所述的半导体器件，其特征在于，所述第二薄膜电阻分部的长度为l1，其中，l1≥3μm。6.根据权利要求3所述的半导体器件，其特征在于，所述第一电极层的厚度为h2，所述第二电极层的厚度为h3，其中，h3≥2*h2。7.根据权利要求3所述的半导体器件，其特征在于，所述第二开口在所述衬底所在平面上的垂直投影覆盖所述第一开口在所述衬底所在平面上的垂直投影。8.根据权利要求1-7任一项所述的半导体器件，其特征在于，所述半导体器件还包括多层外延层，多层所述外延层位于所述衬底和所述介质层之间。9.根据权利要求8所述的半导体器件，其特征在于，所述外延层包括靠近所述介质层一侧的阻隔扩散层，所述阻隔扩散层为n型掺杂层或非掺杂层。10.一种半导体器件的制备方法，其特征在于，包括：提供衬底；在所述衬底的一侧制备介质层；在所述介质层远离所述衬底的一侧制备第一电极层；所述第一电极层包括第一电极分部、第二电极分部以及位于所述第一电极分部和所述第二电极分部之间的第一开口；在所述介质层远离所述衬底的一侧制备薄膜电阻层；所述薄膜电阻层覆盖所述第一开口且分别与所述第一电极分部和所述第二电极分部接触连接；在所述第一电极层远离所述衬底的一侧制备第二电极层；所述第二电极层与所述第一电极层接触。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述薄膜电阻层包括相互连接的第一薄膜电阻分部和第二薄膜电阻分部；所述在所述介质层远离所述衬底的一侧制备薄膜电阻层，包括：在所述第一开口内制备第一薄膜电阻分部，同时在所述第一电极层远离所述衬底的一侧制备第二薄膜电阻分部。12.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述第二电极层包括第三电极分部、第四电极分部以及位于所述第三电极分部和所述第四电极分部之间的第二开口；所述在所述第一电极层远离所述衬底的一侧制备第二电极层，包括：在所述第一电极分部远离所述衬底的一侧制备第三电极分部，同时在所述第二电极分部远离所述衬底的一侧制备第四电极分部；所述第三电极分部分别与所述第一电极分部和所述薄膜电阻层接触连接；所述第四电极分部分别与所述第二电极分部和所述薄膜电阻层接触连接。13.根据权利要求11所述的半导体器件的制备方法，其特征在于，所述在所述介质层远离所述衬底的一侧制备薄膜电阻层，包括：真空环境中在所述介质层远离所述衬底的一侧制备薄膜电阻层。

技术总结
本发明实施例公开了一种半导体器件及其制备方法，该半导体器件包括：衬底；位于所述衬底一侧的介质层；位于所述介质层远离所述衬底一侧的第一电极层，所述第一电极层包括第一电极分部、第二电极分部以及位于所述第一电极分部和所述第二电极分部之间的第一开口；覆盖所述第一开口并分别与所述第一电极分部和所述第二电极分部接触连接的薄膜电阻层；位于所述第一电极层远离所述衬底一侧的第二电极层；所述第二电极层与所述第一电极层接触。本发明实施例提供的半导体器件及其制备方法，可节约生产成本，工艺重复性好，且器件的稳定性更高。且器件的稳定性更高。且器件的稳定性更高。


技术研发人员：赵苗苗 王慧琴 张伟
受保护的技术使用者：苏州能讯高能半导体有限公司
技术研发日：2021.12.29
技术公布日：2023/7/13