用于减少延迟及降低静态电流的比较器架构的制作方法

用于减少延迟及降低静态电流的比较器架构


背景技术：

1.本发明涉及比较器。比较器是比较其输入处的两个电压或电流且输出指示哪个输入较大的数字信号的装置。比较器通常具有两个模拟输入及一个二进制数字输出。比较器有时用于(例如)确定输入是否已达到预定阈值。
2.通常期望比较器具有比运算放大器更快的上升及下降时间(即，降低延迟)。然而，减少延迟伴随着权衡诸如偏置电流、偏移等的其它参数。经实施以实现较低比较器延迟的方法及电路可导致较高偏置电流，这不是期望结果。即使在输入级晶体管的跨导(gm)饱和之后，较高偏置电流也不会减少比较器延迟超过某一限制。
3.晶体管的跨导随着偏置电流增大而线性增大，但仅在达到饱和点以前。在发生跨导饱和之后，无法通过增大偏置电流来实现延迟时间进一步降低。因此，增大偏置电流可减少延迟到什么程度存在限制。此外，增大偏置电流增加功耗且缩短电池寿命。需要一种具有较短延迟时间同时还维持可接受的低功耗的比较器。


技术实现要素：

4.第一所描述实施例呈现一种比较器电路，其包括：输入电压端子，其经配置以接收输入信号；参考电压端子，其经配置以接收参考电压信号；上升边缘解码电路，其具有第一及第二上升边缘输入及上升边缘输出，所述第一上升边缘输入耦合到所述输入电压端子且所述第二上升边缘输入耦合到所述参考电压端子。所述上升边缘输出提供指示所述输入信号从小于所述参考电压信号转变为大于所述参考电压信号的上升边缘解码信号。
5.下降边缘解码电路具有第一及第二下降边缘输入及下降边缘输出，所述第一下降边缘输入耦合到所述输入电压端子，所述第二上升边缘输入耦合到所述参考电压端子，且所述下降边缘输出提供指示所述输入信号从大于所述参考电压信号转变为小于所述参考电压信号的下降边缘解码信号。此外，解码逻辑电路具有第一及第二逻辑输入及比较器输出，所述第一逻辑输入耦合到所述上升边缘输出，所述第二逻辑输入耦合到所述下降边缘输出，且所述比较器输出经配置以响应于所述上升边缘解码信号及所述下降边缘解码信号而提供数字输出信号。
6.第二所描述实施例呈现一种比较器电路，其包括：输入电压端子，其经配置以接收输入信号；上限参考电压端子，其经配置以接收上限参考电压信号；下限参考电压端子，其经配置以接收下限参考电压信号；上升边缘解码电路，其具有第一及第二上升边缘输入及上升边缘输出，所述第一上升边缘输入耦合到所述输入电压端子，所述第二上升边缘输入耦合到所述上限参考电压端子，且所述上升边缘输出提供指示所述输入信号从小于所述上限参考电压信号转变为大于所述上限参考电压信号的上升边缘解码信号。
7.下降边缘解码电路具有第一及第二下降边缘输入及下降边缘输出。所述第一下降边缘输入耦合到所述输入电压端子，所述第二上升边缘输入耦合到所述下限参考电压端子，且所述下降边缘输出提供指示所述输入信号从大于所述下限参考电压信号转变为小于所述下限参考电压信号的下降边缘解码信号。解码逻辑电路具有第一及第二逻辑输入及比
较器输出。所述第一逻辑输入耦合到所述上升边缘输出，所述第二逻辑输入耦合到所述下降边缘输出，且所述比较器输出经配置以响应于所述上升边缘解码信号及所述下降边缘解码信号而提供数字输出信号。
8.第三所描述实施例呈现一种比较器电路，其包括：输入电压端子，其经配置以接收输入信号；及参考电压端子，其经配置以接收参考电压信号。第一晶体管具有第一控制端子及第一及第二晶体管电流端子，其中所述第一控制端子耦合到所述输入电压端子。第二晶体管具有第二控制端子及第三及第四晶体管电流端子。所述第二控制端子耦合到所述参考电压端子，所述第三晶体管电流端子耦合到输出端子，且所述第四晶体管电流端子耦合到所述第二晶体管电流端子。
9.第三晶体管耦合于电源供应端子与所述第一晶体管电流端子之间，且第四晶体管耦合于所述电源供应端子与所述第三晶体管电流端子之间，其中所述第三及第四晶体管形成电流镜。开关耦合于所述第二晶体管电流端子与接地之间，且电容器耦合于所述第二晶体管电流端子与接地之间。
附图说明
10.图1展示具有差分输入及单端输出的两级比较器的实例。
11.图2是比较器的实例性第一级的示意图。
12.图3是实例性连续时间比较器的示意图，其中第一比较器输入信号是固定阈值参考信号，且第二比较器输入信号是动态的。
13.图4是具有用于解码上升边缘及解码下降边缘的单独输入电路的实例性连续时间比较器的示意图。
14.图5是实例性采样时钟比较器的示意图。
具体实施方式
15.在本发明中，相同元件符号描绘相同或类似(通过功能及/或结构)特征。图式未必按比例绘制。
16.取决于比较器的要求，比较器可具有多个级。图1展示具有差分输入及单端输出的两级比较器100。第一级110具有全差分输入v
inp 102及v
inn 104。第一级110的输出是差分电流输出i
1p 112及i
1n 114。电流i
1p 112及i
1n 114的大小与正输入v
inp 102及负输入v
inn 104处的电压之间的差成比例。电流i
1p 112流经电容c
1 116以接地且产生电压v
op
。电流i
1n 114流经电容c
2 118以接地且产生电压v
on
。电容c
1 116及电容c
2 118表示第一级110的输出电容及第二级130的输入电容的组合，且是寄生电容而非电容器组件。在许多情况中，c
1 116及c
2 118的电容值相同。
17.比较器110的第二级130是基于v
op
及v
on
确定比较器输出132的差分到单端级。第二级130的第一输入122耦合到电容116且接收电压v
op
。第二级130的第二输入124耦合到电容118且接收电压v
on
。第二级130的输出是i
out 132。电流i
out 132流经电容器c
out 142以接地且产生电压v
out 140，v
out 140是比较器100的输出。
18.第一级输出112及114在时间dt1分别达到v
op
及v
on
的电压值。时间dt1可称为第一级110的延迟。延迟dt1的值由方程式(1)给出：
[0019][0020]
其中c1是第一级输出上的寄生电容，v
op
及v
on
是跨电容116及118的电压，且i
1p
及i
1n
是第一级110的差分电流输出。
[0021]
延迟dt1通过电流i
1p
与i
1n
之间的较大差减小，因为v
op
与v
on
之间的差将更快达到阈值。v
on
节点随着v
op
节点充电而放电，因此产生用于第二级130的差分输入电压。在差分输入电压的大小增大超过阈值之后，第二级130确定比较器输出v
out 140。v
op
及v
on
达到阈值及第二级确定比较器输出所需的时间是dt1，其是第一级的延迟。如果v
op
及v
on
是固定值，那么延迟dt1仅取决于流经寄生电容116及118的充电极放电电流。
[0022]
图2是比较器的实例性第一级200的示意图。将差分输入信号v
inp 102及v
inn 104分别提供到晶体管q1 210及q2 212的栅极。晶体管q2 212的漏极耦合到晶体管q4 216的漏极。晶体管q1 210的漏极耦合到晶体管q3 214的漏极。晶体管q2 212及q1 210的栅极及源极各自连接在一起。晶体管q2 212及q1 210的漏极连接到电源供应器v
cc 230。
[0023]
晶体管q1 210的漏极提供电流i
1p 112。i
1p 112等于q3 214与q1 210之间的差分电流。晶体管q2 212的漏极提供电流i
1n 114。i
1np 114等于q4 216与q2 212之间的差分电流。电流i
1p 112给电容116充电以导致跨电容116的电压v
op
，其被提供到比较器的第二级的正端子122。电流i
1n 114给电容118充电以导致跨电容118的电压v
on
，其被提供到比较器的第二级的负端子124。
[0024]
晶体管q1 210及q2 212的源极耦合到电流源220的第一端子。电流源220的第二端子耦合到接地。在一些实施例中，电流源220是晶体管。电流源220提供尾电流i。i
1p 112及i
1n 114的最大值受由电流源220供应的尾电流i限制。
[0025]
如果v
inp 102比v
inn 104大得多，那么q2 212将被切断且所有尾电流i将流经q1 210。如果q2 212被切断，那么i
1p 112将等于来自电流源220的尾电流i。在此情况中，跨c1 116的最大电压值v
op
由尾电流i确定。
[0026]
第一级110的延迟dt1与受尾电流i限制的i
1p 112及i
1n 114成反比。第二级130是差分到单端级。第二级130的延迟与尾电流i的平方根成反比。因此，获得较低比较器延迟需要较高尾电流i。然而，增大尾电流i还增加比较器的功耗。此外，较高电流始终流经输入晶体管，即使其不被需要，因为尾电流增大与输入信号的状态无关。
[0027]
可对比较器100进行的改进包含：(1)使比较器在比较器输出确定的时段期间仅汲取电流，因此减少比较器的功耗；及(2)在比较器输出确定的时段期间增大尾电流，因此减少延迟dt1。这些改进中的每一者可通过用电压源替换尾电流源来实现。
[0028]
如果固定尾电流源220是电容器，那么通过差分对的电流将由输入信号的大小确定。可通过用电容器替换固定尾电流源220来实现较高大小的尾电流。此外，因为电容器在静态或dc操作条件下充当开路，所以当输入为静态时，无电流流动。如果比较器输入长时间不变或保持相同值，那么比较器静态电流可降至接近零，因为在这些条件下，电流源电容器将充当开路。
[0029]
图3是实例性连续时间比较器300的示意图，其中第一比较器输入信号v
ref 312是固定阈值参考信号，且第二比较器输入信号v
in 310是动态的。输出信号v
out 308响应于比较
器输入信号v
in 310转变到高于或低于阈值参考信号v
ref 312而改变。
[0030]
将比较器输入信号v
in 310提供到晶体管314的栅极。将阈值参考信号v
ref 312提供到晶体管316的栅极。晶体管304耦合于供应电压端子v
cc 302与晶体管314的漏极之间。晶体管306耦合于供应电压端子v
cc 302与晶体管316的漏极之间。晶体管304的栅极耦合到晶体管314的漏极及晶体管306的栅极。比较器输出信号v
out 308由晶体管316的漏极提供。尾部电容器c
tail 320与电阻器318及开关sw1 322并联耦合。c
tail 320、电阻器318及开关sw1 322的并联组合耦合于接地与晶体管314及316的源极之间。
[0031]
通过闭合开关sw1 322来将电容器c
tail 320预充电到接地。在c
tail 320的预充电完成之后，断开开关sw1 322。电阻器318与c
tail 320并联连接以通过提供放电路径来加速对缓慢移动或静态信号的响应。电阻器318在连续时间系统中是有用的，因为输入不会改变或可仅缓慢改变，且静态信号需要快速且正确解码。如果v
in 310发生瞬变，那么c
tail 320将提供低阻抗。如果v
in 310是静态的，那么c
tail 320将提供非常高的阻抗，且电流将非常小。取决于v
in 310的频率及期望延迟dt1，在一些实施例中可省略开关sw1 322。
[0032]
重要的是，c
tail 320在进行比较器输出确定之前达到其最终值。在进行输出确定之后，c
tail 320可放电。闭合开关sw1 322使c
tail 320的值复位为期望值。c
tail 320可取决于输入v
in 310是高还是低来充电到不同值。如果v
in 310接近于零且如果c
tail 320复位为略高于(vref-vth)的电压，其中v
th
是晶体管314的阈值电压，那么两个输入晶体管对将切断。随着v
in 310的值上升，电流将在输入分支中流动，且所述电流将被镜像以驱动比较器解码输出v
out 308。
[0033]
利用比较器300的配置，延迟dt1可仅改进上升时间，而对下降时间没有显著改进。如果v
in 310接近于零，那么c
tail 320处于(v
ref-v
th
)，且v
out 308将保持低。当v
in 310从接近零变为v
cc
时，晶体管314将接通且汲取电流。通过晶体管314的电流将由晶体管304及306镜像，且v
out 308将变高以给出上升边缘解码。如果v
in 310保持在v
cc
足够长，那么c
tail 320将充电到(v
cc-v
th
)的电压。在c
tail 320上升到(v
cc-v
th
)的电压之后，晶体管314将被切断。
[0034]
如果v
in 310转变回接近零(下降边缘)，那么晶体管314将被切断且c
tail 320将返回到(v
ref-v
th
)，但不是立即。在晶体管316接通之前，c
tail 320必须先放电。当c
tail 320放电到(v
ref-v
th
)的电压时，晶体管316接通且放电v
out 308，从而允许输出变低。电阻器318允许放电过程部分加速。v
out 308能够快速转变到高，但需要更多时间从高转变到低。下降边缘解码比上升边缘解码花费更长时间，因为c
tail 320必须先放电。减少上升边缘及下降边缘两者的延迟的一种解决方案是具有两个单独输入电路，第一电路用于解码上升边缘且第二电路用于解码下降边缘。
[0035]
图4是具有用于解码上升边缘及解码下降边缘的单独输入电路的连续时间比较器400的示意图。两个电路共享共同输入且具有类似架构，但第二电路中的晶体管具有与第一电路中的晶体管相反的掺杂极性。虽然展示场效应晶体管，但可使用双极结晶体管来代替。图4中的上电路用于解码上升边缘且提供rise_decode信号作为其输出，且下电路用于解码下降边缘且提供fall_decode信号作为其输出。
[0036]
将比较器输入信号v
in 310提供到晶体管314及354的栅极端子。将阈值参考信号v
ref 312提供到晶体管316及356的栅极端子。晶体管304耦合于供应电压端子v
cc 302与晶体管314的漏极端子之间。晶体管306耦合于供应电压端子v
cc 302与晶体管316的漏极端子之
间。晶体管344耦合于晶体管354的漏极端子与接地之间。晶体管346耦合于晶体管356的漏极端子与接地之间。
[0037]
晶体管304的栅极耦合到晶体管314的漏极及晶体管306的栅极。晶体管344的栅极耦合到晶体管354的漏极及晶体管346的栅极。尾部电容器320与电阻器318及开关sw1 322并联耦合。电容器320、电阻器318及开关sw1 322的并联组合耦合于接地与晶体管314及316的源极之间。尾部电容器360与电阻器358及开关sw2 362并联耦合。电容器360、电阻器358及开关sw2 362的并联组合耦合于v
cc 302与晶体管354及356的源极之间。
[0038]
rise_decode信号308(v
in 310上升边缘的解码信号)由耦合到解码逻辑电路410的第一输入的晶体管316的漏极端子提供。fall_decode信号348(v
in 310下降边缘的解码信号)由耦合到解码逻辑电路410的第二输入的晶体管356的漏极提供。解码逻辑电路410的第一输出swc1 432控制开关sw1 322的断开及闭合。解码逻辑电路410的第二输出swc2 434控制开关sw2 362的断开及闭合。
[0039]
解码逻辑电路410包含sr锁存器420及数字逻辑电路430。sr锁存器420具有耦合到接收rise_decode信号308的解码逻辑电路410的第一输入的设置输入。sr锁存器420具有耦合到接收fall_decode信号348的解码逻辑电路410的第二输入的复位输入。sr锁存器420的输出耦合到比较器输出端子v
out 408。
[0040]
数字逻辑电路430具有耦合到接收rise_decode信号308的解码逻辑电路410的第一输入的第一输入。数字逻辑电路430具有耦合到接收fall_decode信号348的解码逻辑电路410的第二输入的第二输入。数字逻辑电路430具有耦合到解码逻辑电路410的第一输出的第一输出swc1 432。数字逻辑电路430具有耦合到解码逻辑电路410的第二输出的第二输出swc2 434。swc1 432控制开关sw1 322的切换，且swc2 434控制开关sw2 362的切换。sw1 322及sw2 362的切换时序是基于比较器输入v
in 310，因此无需外部时钟来控制开关，开关继而控制电容器320及360的充电及放电。上升边缘决策将始终跟随下降边缘决策，且下降边缘决策将始终跟随上升边缘决策。在做出下降边缘决策之后，swc1 432将引起sw1 322断开以给电容器320充电。在做出上升边缘决策之后，swc1 432将引起sw1闭合以使电容器320放电。
[0041]
图5是采样时钟比较器的示意图500。采样时钟比较器有时用于采样网络的前端中，诸如与adc或开关电容器电路一起使用。采样时钟比较器可用于其中输入信号在时钟的一个边缘上采样且其中速度及分辨率很重要的系统中。比较器500具有两个单独输入电路，第一电路用于解码输入信号上的上升边缘且第二电路用于解码输入信号上的下降边缘。两个输入电路共享共同输入信号且具有类似架构，但第二电路中的晶体管具有与第一电路中的晶体管相反的掺杂极性。虽然展示场效应晶体管，但可使用双极结晶体管来代替。图5中的上输入电路用于解码上升边缘且提供rise_decode信号，且下输入电路用于解码下降边缘且提供fall_decode信号。
[0042]
将比较器输入信号v
in 524提供到晶体管510及536的栅极。将上阈值参考电压v
ih 514提供到晶体管512的栅极。v
ih 514是在高于其时输入信号v
in 524将被解码为“高”的参考电压。将下阈值参考电压v
il 540提供到晶体管538的栅极。v
il 540是在低于其时输入信号v
in 524将被解码为“低”的参考电压。对于大多数实施例，v
ih 514具有比v
il 540更高的电压。然而，在至少一个实施例中，v
ih 514可具有与v
il 540相同的电压。
[0043]
晶体管504耦合于供应电压端子v
cc 502与晶体管510的漏极之间。晶体管506耦合于供应电压端子v
cc 502与晶体管512的漏极之间。晶体管542耦合于晶体管536的漏极与接地之间。晶体管546耦合于晶体管538的漏极与接地之间。
[0044]
晶体管504的栅极端子耦合到晶体管510的漏极端子及晶体管506的栅极。晶体管542的栅极耦合到晶体管536的漏极及晶体管546的栅极。第一尾部电容器520与sw1开关522并联耦合。电容器520及开关522的并联组合通过sw2开关518耦合于接地与晶体管510及512的源极之间。第二尾部电容器526与sw3开关528并联耦合。电容器526及开关528的并联组合通过sw4开关530耦合于v
cc 502与晶体管536及538的源极之间。
[0045]
rise_decode信号508(v
in 524上升边缘的解码信号)由耦合到解码逻辑电路550的第一输入的晶体管512的漏极提供。晶体管512的漏极还通过sw1开关516耦合到接地。fall_decode信号548(v
in 524的下降边缘的解码信号)由耦合到解码逻辑电路550的第二输入的晶体管538的漏极提供。晶体管538的漏极还通过sw3开关534耦合到v
cc 502。解码逻辑电路550包含数字逻辑电路562。解码逻辑电路550的第一输出swc1552控制sw1开关503、516及522的断开及闭合。解码逻辑电路550的第二输出swc2554控制sw2开关518的断开及闭合。解码逻辑电路550的第三输出swc3 556控制sw3开关528、534及544的断开及闭合。解码逻辑电路550的第四输出swc4 558控制sw4开关530的断开及闭合。
[0046]
在预充电阶段期间，开关控制信号swc1及swc3闭合sw1开关503、516及522及sw3开关528、534及544以使电路中的节点复位到预定义值。这通过使电容器520及526放电且将rise_decode 508拉到接地且将fall_decode 548拉到v
cc
来完成。采样阶段跟在预充电阶段之后。在采样阶段期间，将比较器输入信号v
in 524提供到晶体管510及536的栅极。决策阶段跟在采样阶段之后。在决策阶段期间，比较器输入信号v
in 524分别与上限及下限阈值v
ih 514及v
il 540比较，且确定比较器输出v
out 564。
[0047]
在采样阶段之前，s开关控制信号swc1及swc3断开开关sw1及sw3。在采样阶段期间，开关控制信号swc2闭合sw2开关518，且控制信号swc4闭合sw4开关530。闭合swc2及swc4将电容器520及526连接到其相应尾部节点以允许其响应于输入电压而提供电流。如果v
in 524大于v
ih 514，那么充电电流将在上输入电路中流动且rise_decode 508将变高。如果v
in 524低于v
il 540，那么充电电流将在下输入电路中流动且fall_decode 548将变高。sr锁存器560接收rise_decode 508及fall_decode548作为其输入且响应于rise_decode 508及fall_decode 548而提供输出确定。锁存器560的输出是比较器输出v
out 564。
[0048]
如本文中所使用，术语“端子”、“节点”、“互连”、“引线”及“引脚”可互换使用。除非另有明确相反说明，否则这些术语通常用于意味着装置元件、电路元件、集成电路、装置或其它电子或半导体组件之间的互连或其终端。
[0049]
在前述描述中使用的短语“接地”包含底盘接地、地线接地、浮动接地、虚拟接地、数字接地、共同接地及/或适用于或适合于本发明的教示的任何其它形式的接地连接。
[0050]
在本发明中，即使以特定顺序描述操作，但一些操作可为任选的且未必要求以所述特定顺序执行操作以实现期望结果。在一些实例中，多任务及并行处理可为有利的。此外，上述实施例中的各种系统组件的分离未必在所有实施例中需要此分离。
[0051]
在权利要求书的范围内，可修改所描述实施例，且其它实施例是可行的。

技术特征：
1.一种比较器电路，其包括：上升边缘解码电路，其具有第一及第二上升边缘输入及上升边缘输出，所述第一上升边缘输入耦合到输入电压端子，所述第二上升边缘输入耦合到参考电压端子，且所述上升边缘输出提供指示输入信号从小于参考电压信号转变为大于所述参考电压信号的上升边缘解码信号；下降边缘解码电路，其具有第一及第二下降边缘输入及下降边缘输出，所述第一下降边缘输入耦合到所述输入电压端子，所述第二上升边缘输入耦合到所述参考电压端子，且所述下降边缘输出提供指示所述输入信号从大于所述参考电压信号转变为小于所述参考电压信号的下降边缘解码信号；及解码逻辑电路，其具有第一及第二逻辑输入及比较器输出，所述第一逻辑输入耦合到所述上升边缘输出，所述第二逻辑输入耦合到所述下降边缘输出，且所述比较器输出经配置以响应于所述上升边缘解码信号及所述下降边缘解码信号而提供数字输出信号。2.根据权利要求1所述的电路，其中所述解码逻辑电路包含：锁存器，其具有设置及复位输入及锁存输出，所述设置输入耦合到所述第一逻辑输入，所述复位输入耦合到所述第二逻辑输入，且所述锁存输出耦合到所述比较器输出；及开关控制电路，其具有第一及第二开关控制输入及第一及第二开关控制输出，所述第一开关控制输入耦合到所述设置输入，且所述第二开关控制输入耦合到所述复位输入。3.根据权利要求2所述的电路，其中所述上升边缘解码电路包含：第一晶体管，其具有第一控制端子及第一及第二晶体管电流端子，所述第一控制端子耦合到所述输入电压端子；第二晶体管，其具有第二控制端子及第三及第四晶体管电流端子，所述第二控制端子耦合到所述参考电压端子，所述第三晶体管电流端子耦合到所述设置输入，且所述第四晶体管电流端子耦合到所述第二晶体管电流端子；第三晶体管，其耦合于电源供应端子与所述第一晶体管电流端子之间；第四晶体管，其耦合于所述电源供应端子与所述第三晶体管电流端子之间，其中所述第三及第四晶体管形成电流镜；开关，其耦合于所述第二晶体管电流端子与接地之间；及电容器，其耦合于所述第二晶体管电流端子与接地之间。4.根据权利要求3所述的电路，其中所述开关是第一开关，且所述下降边缘解码电路包含：第五晶体管，其具有第三控制端子及第五及第六晶体管电流端子，所述第五控制端子耦合到所述输入电压端子；第六晶体管，其具有第四控制端子及第七及第八晶体管电流端子，所述第四控制端子耦合到所述参考电压端子，所述第七晶体管电流端子耦合到所述第五晶体管电流端子，且所述第八晶体管电流端子耦合到所述复位输入；第七晶体管，其耦合于所述第六晶体管电流端子与接地之间；第八晶体管，其耦合于所述第八晶体管电流端子与接地之间，其中所述第七及第八晶体管形成电流镜；及第二开关，其耦合于所述电源供应端子与所述第五晶体管电流端子之间；及
第二电容器，其耦合于所述电源供应端子与所述第五晶体管电流端子之间。5.根据权利要求4所述的电路，其中第一电阻器与所述第一电容器并联耦合，且第二电阻器与所述第二电容器并联耦合。6.根据权利要求4所述的电路，其中所述第一开关控制输出控制所述第一开关，且所述第二开关控制输出控制所述第二开关。7.根据权利要求4所述的电路，其中闭合所述第一及第二开关分别将跨所述第一及第二电容器的电压设置为已知值。8.根据权利要求1所述的电路，其中所述参考电压信号是dc电压。9.一种比较器电路，其包括：上升边缘解码电路，其具有第一及第二上升边缘输入及上升边缘输出，所述第一上升边缘输入经配置以接收输入信号，所述第二上升边缘输入经配置以接收上限参考电压信号，且所述上升边缘输出提供指示所述输入信号从小于所述上限参考电压信号转变为大于所述上限参考电压信号的上升边缘解码信号；下降边缘解码电路，其具有第一及第二下降边缘输入及下降边缘输出，所述第一下降边缘输入经配置以接收所述输入信号，所述第二上升边缘输入经配置以接收下限参考电压信号，且所述下降边缘输出提供指示所述输入信号从大于所述下限参考电压信号转变为小于所述下限参考电压信号的下降边缘解码信号；及解码逻辑电路，其具有第一及第二逻辑输入及比较器输出，所述第一逻辑输入耦合到所述上升边缘输出，所述第二逻辑输入耦合到所述下降边缘输出，且所述比较器输出经配置以响应于所述上升边缘解码信号及所述下降边缘解码信号而提供数字输出信号。10.根据权利要求9所述的电路，其中所述解码逻辑电路包含：锁存器，其具有设置及复位输入及锁存输出，所述设置输入耦合到所述上升边缘输出，所述复位输入耦合到所述下降边缘输出，且所述锁存输出耦合到所述比较器输出；及开关控制电路，其具有第一及第二开关控制输入及第一、第二、第三及第四开关控制输出，所述第一开关控制输入耦合到所述设置输入，且所述第二开关控制输入耦合到所述复位输入。11.根据权利要求10所述的电路，其中所述上升边缘解码电路包含：第一晶体管，其具有第一控制端子及第一及第二晶体管电流端子，所述第一控制端子耦合到所述第一上升边缘输入；第二晶体管，其具有第二控制端子及第三及第四晶体管电流端子，所述第二控制端子耦合到所述第二上升边缘输入，所述第三晶体管电流端子耦合到所述设置输入，且所述第四晶体管电流端子耦合到所述第二晶体管电流端子；第三晶体管，其耦合于电源供应端子与所述第一晶体管电流端子之间；第四晶体管，其耦合于所述电源供应端子与所述第三晶体管电流端子之间，其中所述第三及第四晶体管形成电流镜；第一开关，其耦合于所述第三晶体管电流端子与接地之间；及电容器，其通过第二开关耦合于所述第二晶体管电流端子与接地之间。12.根据权利要求11所述的电路，其中所述电容器是第一电容器，且所述下降边缘解码电路包含：
第五晶体管，其具有第三控制端子及第五及第六晶体管电流端子，所述第五控制端子耦合到所述第一下降边缘输入；第六晶体管，其具有第四控制端子及第七及第八晶体管电流端子，所述第四控制端子耦合到所述第二下降边缘输入，所述第七晶体管电流端子耦合到所述第五晶体管电流端子，且所述第八晶体管电流端子耦合到所述复位输入；第七晶体管，其耦合于所述第六晶体管电流端子与接地之间；第八晶体管，其耦合于所述第八晶体管电流端子与接地之间，其中所述第七及第八晶体管形成电流镜；第三开关，其耦合于所述电源供应端子与所述第八晶体管电流端子之间；及第二电容器，其通过第四开关耦合于所述电源供应端子与所述第五晶体管电流端子之间。13.根据权利要求12所述的电路，其进一步包含与所述第一电容器并联连接的第五开关及与所述第二电容器并联连接的第六开关。14.根据权利要求13所述的电路，其中所述第一开关控制输出控制所述第一开关及所述第五开关，所述第二开关控制输出控制所述第二开关，所述第三开关控制输出控制所述第三开关及所述第六开关，且所述第四开关控制输出控制所述第四开关。15.根据权利要求11所述的电路，其中闭合所述第一及第三开关分别将所述上升边缘解码信号及所述下降边缘解码信号设置为已知值。16.根据权利要求9所述的电路，其中所述上限参考电压信号及下限参考电压信号是dc电压。17.一种比较器电路，其包括：第一晶体管，其具有第一控制端子及第一及第二晶体管电流端子，所述第一控制端子经配置以接收输入信号；第二晶体管，其具有第二控制端子及第三及第四晶体管电流端子，所述第二控制端子经配置以接收参考电压信号，所述第三晶体管电流端子耦合到输出端子，且所述第四晶体管电流端子耦合到所述第二晶体管电流端子；第三晶体管，其耦合于电源供应端子与所述第一晶体管电流端子之间；第四晶体管，其耦合于所述电源供应端子与所述第三晶体管电流端子之间，其中所述第三及第四晶体管形成电流镜；开关，其耦合于所述第二晶体管电流端子与接地之间；及电容器，其耦合于所述第二晶体管电流端子与接地之间。18.根据权利要求17所述的电路，其中电阻器与所述电容器并联耦合。19.根据权利要求17所述的电路，其中所述开关闭合将跨所述电容器的电压设置为已知值。20.根据权利要求17所述的电路，其中所述参考电压信号是dc电压。

技术总结
所描述的实施例包含一种比较器电路(400)，其包括输入电压端子(310)、参考电压端子(312)及具有耦合到所述输入电压端子及所述参考电压端子的输入的上升边缘解码电路。上升边缘输出(308)提供指示输入信号从小于参考电压信号转变为大于所述参考电压信号的上升边缘解码信号。下降边缘解码电路具有耦合到所述输入电压端子及所述参考电压端子的输入及提供下降边缘解码信号的下降边缘输出(348)，所述下降边缘解码信号指示所述输入信号从大于所述参考电压信号转变为小于所述参考电压信号。此外，解码逻辑电路(410)响应于所述上升边缘解码信号及所述下降边缘解码信号而提供比较器输出(408)。较器输出(408)。较器输出(408)。


技术研发人员：R
受保护的技术使用者：德州仪器公司
技术研发日：2021.11.15
技术公布日：2023/7/12