半导体装置及其制作方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体装置以及一种半导体装置的制作方法。


背景技术：

2.静态随机存储器（static random-access memory，sram）不需要刷新电路即能保存它内部存储的数据，而且存储速度快，现被广泛应用于计算机、手机、数码相机以及多媒体播放器等电子产品中。
3.sram通过切换晶体管状态来实现存储数据的功能，最小的sram存储单元存储的数据为一个比特（bit），其只能存储一个信号（0或者1），这样的一个sram存储单元通常包括两个上拉晶体管（即pu晶体管）、两个下拉晶体管（即pd晶体管）以及两个传送栅晶体管（即pg晶体管），其中，每个pu晶体管与对应的一个pd晶体管的栅极连接在一起，形成反相器，两个反相器形成互锁结构。为了节省版图面积，在制作sram时，利用一条状多晶硅的不同区域分别作为构成反相器的pu晶体管和pd晶体管的栅极。
4.上述上拉晶体管通常采用pmos晶体管，下拉晶体管和传送栅晶体管通常采用nmos晶体管，其中，下拉晶体管和传送栅晶体管的栅极需进行n型掺杂以抑制多晶硅耗尽效应（poly depletion issue），但是，由于下拉晶体管与上拉晶体管的栅极通过条状多晶硅相连，注入到下拉晶体管的栅极内的n型掺杂离子容易沿条状多晶硅向上拉晶体管的栅极一侧扩散，该扩散严重时会改变上拉晶体管和下拉晶体管的栅极功函数，造成上拉晶体管和下拉晶体管性能退化，导致sram存储单元的阈值电压失配，影响sram的性能，如会导致sram的读写速度下降。
5.上述问题除了sram，对于采用同一条状多晶硅的不同区域分别形成pmos晶体管栅极和nmos晶体管栅极的其它半导体装置也存在。


技术实现要素：

6.为了改善采用同一条状多晶硅的不同区域形成pmos晶体管栅极和nmos晶体管栅极时nmos晶体管栅极中的掺杂离子容易向pmos晶体管栅极扩散而导致的问题，本发明提供一种半导体装置的制作方法以及一种半导体装置。
7.一方面，本发明提供一种半导体装置的制作方法，所述制作方法包括：提供衬底，所述衬底包括第一有源区和第二有源区，所述第一有源区和所述第二有源区通过形成于所述衬底内的隔离结构隔离；在所述衬底上形成多晶硅层，并对所述多晶硅层进行图形化处理而形成一条状多晶硅，所述条状多晶硅的一部分横跨所述第一有源区并构成一pmos晶体管的栅极，所述条状多晶硅的另一部分横跨所述第二有源区并构成一nmos晶体管的栅极；在所述条状多晶硅的侧面形成栅极侧墙；对所述nmos晶体管的栅极进行n型离子注入；以及
进行退火，使注入所述nmos晶体管的栅极中的掺杂离子激活。
8.可选地，在所述条状多晶硅的侧壁形成栅极侧墙包括依次在所述条状多晶硅的侧面形成偏移侧墙和主侧墙，其中，在形成所述偏移侧墙之后且形成所述主侧墙之前，所述制作方法还包括：进行nldd注入并退火，在所述第二有源区形成分别位于所述nmos晶体管的栅极两侧的nldd区。
9.可选地，在所述条状多晶硅的侧面形成栅极侧墙之前，所述制作方法包括：对图形化处理后的所述多晶硅层进行氧化处理，形成覆盖于所述条状多晶硅侧面和顶面的多晶硅再氧化层，其中，所述偏移侧墙包括位于所述条状多晶硅侧面的所述多晶硅再氧化层。
10.可选地，在完成所述n型离子注入后，所述制作方法还包括：刻蚀所述第二有源区的所述衬底，在所述nmos晶体管的栅极两侧分别形成第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽的深度大于所述n型离子注入的注入深度；以及在所述第一凹槽和第二凹槽内外延生长碳化硅并进行原位n型掺杂，形成具有n型掺杂的碳化硅外延层，所述第一凹槽和所述第二凹槽内的所述碳化硅外延层分别构成所述nmos晶体管的源区和漏区。
11.可选地，所述第一凹槽和所述第二凹槽形成于所述退火之前；在进行所述退火之后，在所述第一凹槽和第二凹槽内外延生长碳化硅并进行原位n型掺杂。
12.可选地，在所述第一凹槽和第二凹槽内外延生长碳化硅采用的温度为700℃ ~ 800℃。
13.可选地，所述n型离子注入的注入深度为所述nmos晶体管的栅极的高度的1/4~1/3。
14.另一方面，本发明提供一种半导体装置，所述半导体装置采用上述制作方法形成，所述半导体装置包括：衬底，包括第一有源区和第二有源区，所述第一有源区和所述第二有源区通过形成于所述衬底内的隔离结构隔离；条状多晶硅，形成于所述衬底上，所述条状多晶硅的一部分横跨所述第一有源区并构成一pmos晶体管的栅极，所述条状多晶硅的另一部分横跨所述第二有源区并构成一nmos晶体管的栅极；以及栅极侧墙，形成于所述条状多晶硅的侧面。
15.可选地，所述半导体装置还包括：n型掺杂源漏结构，包括在所述nmos晶体管的栅极两侧的所述第二有源区分别形成的第一凹槽和第二凹槽以及于所述第一凹槽和第二凹槽内外延生长并原位n型掺杂形成的碳化硅外延层。
16.可选地，所述碳化硅外延层包括下部碳化硅外延层和位于所述下部碳化硅外延层上方的上部碳化硅外延层；其中，所述下部碳化硅外延层的n型离子掺杂浓度小于所述上部碳化硅外延层的n型离子掺杂浓度。
17.可选地，所述上部碳化硅外延层的n型离子掺杂浓度小于所述nmos晶体管的栅极的n型离子掺杂浓度。
18.可选地，所述半导体装置包括sram存储单元，所述sram存储单元包括构成反相器的一个上拉晶体管和一个下拉晶体管，其中，所述pmos晶体管作为所述上拉晶体管，所述
nmos晶体管作为所述下拉晶体管。
19.本发明提供的半导体装置的制作方法中，先形成条状多晶硅，得到pmos晶体管和nmos晶体管的栅极，对所述nmos晶体管的栅极的n型离子注入在形成栅极侧墙后进行，可避免形成所述条状多晶硅并对刻蚀后的多晶硅层表面进行氧化处理的热过程、ldd（浅掺杂源漏）注入后退火的热过程以及形成所述栅极侧墙的热过程对nmos晶体管的栅极内的掺杂离子的影响，降低由于所述掺杂离子扩散到pmos晶体管一侧而引起半导体装置性能下降的风险。
20.进一步地，在完成所述n型离子注入后，可在所述nmos晶体管的栅极两侧的第二有源区分别形成第一凹槽和第二凹槽，并在所述第一凹槽和第二凹槽内外延生长并原位掺杂形成n型掺杂的碳化硅外延层，所述第一凹槽和所述第二凹槽的碳化硅外延层分别作为所述nmos晶体管的源区和漏区；如此，一方面，所述碳化硅外延层可以在所述nmos晶体管的沟道中产生张应力，有助于提高所述nmos晶体管的电子迁移率；另一方面，通过形成所述第一凹槽和所述第二凹槽，使所述第一凹槽和所述第二凹槽的深度大于所述n型离子注入的注入深度，可以去除所述n型离子注入在所述第二有源区形成的掺杂，使所述n型离子注入的注入剂量和注入深度对于所述nmos晶体管的源区和漏区不产生影响，便于所述n型离子注入采用较大的注入剂量和较大的注入深度，有助于改善多晶硅耗尽效应；再一方面，所述碳化硅外延层采用外延生长并进行原位n型掺杂形成，该外延生长可以采用较低的温度，有助于降低所述nmos晶体管的栅极内的掺杂离子沿所述条状多晶硅向pmos晶体管的栅极扩散的风险，所述碳化硅外延层可通过可控的原位掺杂形成较小的掺杂深度和较低的掺杂剂量，有助于改善短沟道效应，并避免漏极结击穿电压降低，从而有利于提高所形成的半导体装置的性能。
21.本发明提供的半导体装置采用上述半导体装置的制作方法形成，由于nmos晶体管的栅极内的离子沿所述条状多晶硅向pmos晶体管的栅极扩散的风险较低，降低了由于离子扩散而导致pmos晶体管和nmos晶体管阈值电压发生变化的风险，所述半导体装置的性能较佳。
附图说明
22.图1是本发明一实施例的半导体装置的制作方法的流程示意图。
23.图2是采用本发明一实施例的半导体装置的制作方法在衬底上形成条状多晶硅后的平面示意图。
24.图3是沿图2所示的aa'线截取的截面示意图。
25.图4是沿图2所示的bb'线截取的截面示意图。
26.图5是采用本发明一实施例的半导体装置的制作方法形成栅极侧墙和nldd区后沿图2所示的bb'线的截面示意图。
27.图6是采用本发明一实施例的半导体装置的制作方法对nmos晶体管的栅极进行n型离子注入后沿图2所示的bb'线的截面示意图。
28.图7是采用本发明一实施例的半导体装置的制作方法形成第一凹槽和第二凹槽后沿图2所示的bb'线的截面示意图。
29.图8是采用本发明一实施例的半导体装置的制作方法退火后沿图2所示的bb'线的
截面示意图。
30.图9是采用本发明一实施例的半导体装置的制作方法退火后沿图2所示的bb'线的截面示意图。
31.图10是采用本发明一实施例的半导体装置的制作方法形成碳化硅外延层后沿图2所示的bb'线的截面示意图。
32.图11是采用本发明一实施例的半导体装置的制作方法去除条状多晶硅顶面的多晶硅再氧化层后沿图2所示的bb'线的截面示意图。
33.图12是本发明一实施例中sram存储单元的电路示意图。
具体实施方式
34.以下结合附图和具体的实施例对本发明的半导体装置及其制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状。
35.在制作一些半导体装置如sram时，会利用同一条状多晶硅的不同区域形成pmos晶体管的栅极和nmos晶体管的栅极，并且，还需要对其中nmos晶体管的栅极进行n型离子注入，但是，由于pmos晶体管的栅极和nmos晶体管的栅极通过条状多晶硅连接，该n型离子注入注入到共用条状多晶硅中位于nmos晶体管一侧的n型掺杂离子容易在经历热过程时横向扩散至pmos晶体管的栅极一侧，引起半导体装置的性能下降。研究发现，该离子扩散具有积累效应，即nmos晶体管栅极中的掺杂离子经历的热过程的次数越多，离子扩散得越远。
36.进一步研究发现，制作上述pmos晶体管和nmos晶体管时，栅极再氧化、侧墙形成以及ldd离子注入之后的退火等热过程的温度通常较高，如可达800℃甚至1000℃以上，多次高温热过程导致条状多晶硅中位于nmos晶体管一侧的掺杂离子向pmos晶体管一侧扩散的风险很高。为此，本发明实施例所涉及的半导体装置的制作方法使条状多晶硅中位于nmos晶体管一侧的掺杂离子经历尽可能少的热过程，以减少n型掺杂离子的扩散活动，降低条状多晶硅中位于nmos晶体管一侧的掺杂离子扩散到pmos晶体管一侧而引起半导体装置性能下降的风险。具体说明如下。
37.参照图1，本发明一实施例中的半导体装置的制作方法包括：步骤s1，提供衬底，所述衬底包括第一有源区和形成第二有源区，所述第一有源区和所述第二有源区通过形成于所述衬底内的隔离结构隔离。
38.所述衬底可以采用硅、锗、硅锗、碳化硅、氧化镓、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等，也可以采用绝缘体上覆硅（soi）或者绝缘体上覆锗（goi），或者还可以采用其它的材料，例如gaasp、alinas、algaas、gainas、gainp或gainasp 等，或者还可以采用上述材料的组合。所述衬底可以包括掺杂的外延层、梯度半导体层和位于不同类型的其它半导体层上面的半导体层（例如锗硅层上的硅层）。衬底中还可以根据设计需求注入一定的掺杂离子以改变电学参数。
39.所述衬底中形成有隔离结构，所述隔离结构可包括浅沟槽隔离（sti）和/或深沟槽隔离（dti），所述隔离结构限定出所述衬底中的多个有源区。具体地，本实施例中，所述衬底中的有源区包括第一有源区和第二有源区，其中，第一有源区例如具有n型掺杂，后续在第
一有源区表面区域形成pmos晶体管，第二有源区例如具有p型掺杂，后续在第二有源区表面区域形成nmos晶体管。
40.作为示例，本实施例要制作的半导体装置包括sram存储单元。图2是采用本发明一实施例的半导体装置的制作方法在衬底上形成条状多晶硅后的平面示意图。图3是沿图2所示的aa'线截取的截面示意图。参照图2和图3，衬底100中的第一有源区10和第二有源区20通过浅沟槽隔离sti隔离，后续在第一有源区10表面区域形成的pmos晶体管和在第二有源区20表面区域形成的nmos晶体管例如分别为sram存储单元中构成反相器的一上拉晶体管和一下拉晶体管。
41.参照图1至图3，本发明一实施例中的半导体装置的制作方法包括：步骤s2，在衬底100上形成多晶硅层，并对所述多晶硅层进行图形化处理而形成一条状多晶硅110，所述条状多晶硅110的一部分横跨第一有源区10并构成一pmos晶体管的栅极，所述条状多晶硅110的另一部分横跨第二有源区20并构成一nmos晶体管的栅极。
42.所述多晶硅层可通过化学气相沉积形成于衬底100上，所述多晶硅层的厚度可根据pmos晶体管和nmos晶体管的栅极的厚度要求设置。示例性地，在进行后续的栅极离子注入之前，所述多晶硅层未掺杂，但不限于于此，在进行后续的栅极离子注入之前，所述多晶硅层也可形成均匀掺杂。在沉积多晶硅层之前，可通过热氧化工艺或者原位水汽氧化（issg）工艺等在衬底100表面形成栅氧化层101。
43.对所述多晶硅层进行图形化处理可采用光刻以及刻蚀工艺，如干法或湿法刻蚀工艺，得到一条状多晶硅110，所述条状多晶硅110沿其长度方向从第一有源区10上方延伸到第二有源区20上方，其中，所述条状多晶硅110的一部分横跨第一有源区10并构成一pmos晶体管的栅极，记为第一栅极g1，所述条状多晶硅110的另一部分横跨第二有源区20并构成一nmos晶体管的栅极，记为第二栅极g2。所述条状多晶硅110的宽度小于第一有源区10和第二有源区20在条状多晶硅110的宽度方向上的尺寸，部分第一有源区10分别位于条状多晶硅110的宽度方向上的两侧，便于后续形成pmos晶体管的源区和漏区，部分第二有源区20分别位于条状多晶硅110的宽度方向上的两侧，便于后续形成nmos晶体管的源区和漏区。可以理解，本实施例以横跨第一有源区10和第二有源区20的条状多晶硅110对本发明进行说明，但根据需要，在对所述多晶硅层进行图形化处理后，衬底100上还可以形成条状多晶硅110以外的其它多晶硅结构。
44.图4是沿图2所示的bb'线截取的截面示意图。参照图4，本实施例中，第二有源区20表面区域还要形成另一nmos晶体管，以作为sram存储单元中的一传送栅晶体管，在对所述多晶硅层进行图形化处理后，在第二有源区20上还形成第三栅极g3，第三栅极g3与上述条状多晶硅110断开。
45.为了修复所述多晶硅层在刻蚀过程中的损伤，提高栅氧化层101的可靠性，并便于在后续进行n型离子注入时保护第一栅极g1、第二栅极g2和第三栅极g3，提高离子注入效果，可选地， 对图形化处理后的所述多晶硅层进行氧化处理，从而在条状多晶硅110和第三栅极g3的侧面和顶面形成多晶硅再氧化层102。本实施例中，可采用热氧化工艺在条状多晶硅110和第三栅极g3的顶面和侧面形成多晶硅再氧化层102，多晶硅再氧化层102为氧化硅。
46.图5是采用本发明一实施例的半导体装置的制作方法形成栅极侧墙和nldd区后沿图2所示的bb'线的截面示意图。参照图1和图5，本发明一实施例中的半导体装置的制作方
法包括：步骤s3，在条状多晶硅110的侧面形成栅极侧墙120。所述栅极侧墙120可以是单层或者叠层。所述栅极侧墙120可包括氮化硅和氧化硅中的至少一种。
47.本实施例中，所述栅极侧墙120包括在条状多晶硅110的侧面形成的偏移侧墙121和在所述偏移侧墙121的远离条状多晶硅110的侧面形成的主侧墙122，上述位于条状多晶硅110侧面的多晶硅再氧化层102作为偏移侧墙121的至少一部分。此外，在形成偏移侧墙121之后、形成主侧墙122之前，还可进行nldd注入并退火，以在第二有源区20形成分别位于第二栅极g2两侧和第三栅极g3两侧的nldd区。
48.参照图5，作为示例，步骤s3具体可包括如下过程：首先，沿条状多晶硅110和衬底100表面形成一氮化硅层，并利用非等向刻蚀工艺刻蚀该氮化硅层，在条状多晶硅110和第三栅极g3的侧面形成偏移侧墙121，偏移侧墙121包括位于条状多晶硅110侧面的多晶硅再氧化层102和氮化硅层；接着，于第二有源区20上形成阻挡层（如光刻胶，图未示），再对第一有源区10进行pldd注入（即pmos晶体管区域的ldd（lightly doped drain）离子注入），所述偏移侧墙110使得所述pldd注入的注入区域相对于第一栅极g1偏移一定距离，之后，去除第二有源区20上的阻挡层，在第一有源区10上形成阻挡层（如光刻胶，图未示），再对第二有源区20进行nldd注入（即nmos晶体管区域的ldd注入），所述偏移侧墙121使得所述nldd注入的注入区域相对于第二栅极g2和第三栅极g3偏移一定距离，之后去除第一有源区10上的阻挡层；然后，进行退火，使所述pldd注入在第一有源区10形成的掺杂离子和所述nldd注入在第二有源区20形成的掺杂离子激活，在第一有源区10形成分别位于第一栅极g1两侧的pldd区（图未示），并在第二有源区20形成分别位于第二栅极g2两侧和第三栅极g3两侧的nldd区，本实施例中，位于第二栅极g2和第三栅极g3之间的nldd区被两个nmos晶体管共用；接着，沿衬底100及其上方组件的表面形成一氧化硅层和一氮化硅层，并利用非等向刻蚀工艺刻蚀该氧化硅层和氮化硅层，在偏移侧墙121侧面形成主侧墙122。所述主侧墙122与上述偏移侧墙121构成栅极侧墙120。
49.可选地，在形成所述栅极侧墙120后，可在第二有源区20上形成阻挡层，并对第一有源区10进行p型源漏离子注入，以形成pmos晶体管的源区和漏区。但不限于此，本实施例的描述重点在于nmos晶体管的形成，而对于pmos晶体管，可根据需要采用已知工艺在第一有源区10形成pmos晶体管的源区和漏区。
50.参照图1，本发明一实施例中的半导体装置的制作方法包括：步骤s4，对所述nmos晶体管的栅极（此处包括第二栅极g2和第三栅极g3）进行n型离子注入。所述n型离子注入用于缓减nmos晶体管处的多晶硅耗尽效应。
51.作为示例，具体地，可在第一有源区10上形成阻挡层，然后进行n型离子注入，在第二栅极g2以及第二栅极g2两侧的第二有源区20中注入n型离子，同时在第三栅极g3以及第三栅极g3两侧的第二有源区20中注入n型离子，受栅极侧墙120的阻挡，栅极侧墙120下方的第二有源区20内此次未被注入n型离子。
52.现有技术在形成条状多晶硅之前即对应于多晶硅层中nmos晶体管的栅极区域进行n型离子注入，这样注入的n型离子需要经历刻蚀多晶硅层、形成多晶硅再氧化层、制作栅极侧墙、nldd注入后退火等热过程，由于热过程较多，n型离子注入的深度需设置得浅，而且横向扩散严重。本实施例中，在完成栅极侧墙120以及ldd注入等之后方才对第二栅极g2和
第三栅极g3进行n型离子注入，注入到第二栅极g2内的掺杂离子经历的热过程减少，而且后续工艺的高温热过程较少，使得第二栅极g2中掺杂离子的扩散活动减少，因此，在避免掺杂离子垂向扩散进入第二栅极g2下方的栅氧化层101和器件沟道且避免横向扩散影响第一栅极g1（pmos晶体管的栅极）的前提下，本实施例中由于热过程减少，栅极掺杂离子在纵向和横向方向的扩散距离较小，步骤s4的n型离子注入的注入深度和注入剂量可以较现有技术增大，可以有效改善多晶硅耗尽效应。
53.研究发现，上述对第二栅极g2和第三栅极g3进行的n型离子注入的深度如果过小，则注入的离子难以在退火过程中到达栅极的下部，可能会导致多晶硅耗尽效应恶化，而如果该n型离子注入的深度过大，则注入的离子可能会在退火过程中穿过栅氧化层101而进入导电沟道，造成器件失效。因此，需要结合n型离子注入之后的退火过程，设置合适的n型离子注入深度。图6是采用本发明一实施例的半导体装置的制作方法对nmos晶体管的栅极进行n型离子注入后沿图2所示的bb'线的截面示意图。参照图6，经过所述n型离子注入，在第二栅极g2及其两侧的第二有源区20内形成n型离子注入区103，并且，为了避免注入深度过小而导致多晶硅耗尽效应恶化，同时避免注入深度过大而导致后续退火后注入离子进入导电沟道，所述n型离子注入区103的注入深度约第二栅极g2的高度的1/4~1/3，即，所述n型离子注入在第二栅极g2内的注入区的下表面与第二栅极g2顶面的距离约第二栅极g2高度的1/4~1/3。所述n型离子注入的注入剂量例如为1
×
10
14
原子/cm2~1
×
10
16
原子/cm2，属于重掺杂范围。
54.本实施例中，所述n型离子注入还在第三栅极g3内以及第三栅极g3两侧的第二有源区20内形成n型离子注入区103，位于第二栅极g2和第三栅极g3之间的第二有源区20内的n型离子注入区103被两个nmos晶体管共用。
55.本实施例中，在对第二栅极g2进行n型离子注入时，第二栅极g2两侧未被栅极侧墙120保护的用于形成nmos晶体管的源区和漏区的第二有源区20也被注入n型离子。可选地，一实施例中，利用该n型离子注入同时实现nmos晶体管的源漏区离子注入，以在第二有源区20形成分别位于第二栅极g2两侧的源区和漏区和分别位于第三栅极g3两侧的源区和漏区。但本实施例不利用该n型离子注入同时制作nmos晶体管的源区和漏区，而是，通过沟槽外延具有n型掺杂的碳化硅在第二栅极g2两侧分别形成nmos晶体管的源区和漏区，其技术效果在于，一方面，通过在用于形成nmos晶体管的源区和漏区的第二有源区20区域形成沟槽，便于将所述n型离子注入在第二有源区20中注入的离子去除，避免所述n型离子注入使得nmos晶体管的源区和漏区的掺杂浓度过高而引起nmos晶体管的短沟道效应加剧以及漏极结击穿电压降低，另一方面，利用沟槽外延形成nmos晶体管的源区和漏区，不仅可以在nmos晶体管的沟道中产生张应力提高电子的迁移率，而且碳化硅中的n型掺杂的深度和浓度可以根据需要设置，不受针对nmos晶体管栅极的上述n型离子注入的影响。
56.图7是采用本发明一实施例的半导体装置的制作方法形成第一凹槽和第二凹槽后沿图2所示的bb'线的截面示意图。参照图7，在激活第二栅极g2和第三栅极g3中的掺杂离子之前，所述制作方法可包括：刻蚀第二有源区20的衬底100，在第二栅极g2两侧分别形成第一凹槽t1和第二凹槽t2。本实施例中，第一凹槽t1和第二凹槽t2分别对应于nmos晶体管的源区位置和漏区位置形成，相对于第二栅极g2位于栅极侧墙120的外侧。为了便于将步骤s4注入到第二有源区20的n型离子去除，第一凹槽t1和第二凹槽t2的深度大于上述n型离子注
入的注入深度即大于n型离子注入区103的深度。例如，第一凹槽t1和第二凹槽t2的底面与衬底100顶面之间的距离大于第二栅极g2的高度的2/3。本实施例中，第二凹槽t2位于第三栅极g3一侧，可被第二栅极g2和第三栅极g3对应的nmos晶体管共用，在形成第一凹槽t1和第二凹槽t2时，还在第三栅极g3的另一侧形成第三凹槽t3。在后续步骤s5的退火之前形成第一凹槽t1、第二凹槽t2以及第三凹槽t3，可避免由于第二有源区20内n型离子注入区103的离子扩散而增加去除步骤s4注入到第二有源区20的n型离子的难度。
57.参照图1，本发明一实施例中的半导体装置的制作方法包括：步骤s5，进行退火，使注入到所述nmos晶体管的栅极即第二栅极g2中的掺杂离子激活。
58.经过退火，第二栅极g2中的掺杂离子被激活，虽然掺杂离子在此次退火过程中受到热处理而扩散，但在此次退火之前经历的热过程较现有技术大大减少，因此扩散距离较小。图8是采用本发明一实施例的半导体装置的制作方法退火后沿图2所示的bb'线的截面示意图。图9是采用本发明一实施例的半导体装置的制作方法退火后沿图2所示的aa'线的截面示意图。参照图8和图9，经过退火之后，第二栅极g2和第三栅极g3中的掺杂离子垂向扩散到栅极的下部，并会横向扩散，但通过控制所述n型离子注入的注入范围以及退火条件，可避免第二栅极g2中的掺杂离子沿条状多晶硅110扩散到第一有源区10正上方的第一栅极g1中，对第一栅极g1的掺杂浓度的影响很小。
59.图10是采用本发明一实施例的半导体装置的制作方法形成碳化硅外延层后沿图2所示的bb'线的截面示意图。参照图10，在完成退火后，可在第一凹槽t1、第二凹槽t2以及第三凹槽t3内进行沟槽外延工艺，通过外延生长形成碳化硅外延层130，并进行原位n型掺杂使碳化硅外延层130具有n型掺杂，在第一凹槽t1和第二凹槽t2内外延生长碳化硅外延层采用的温度例如为700℃ ~ 800℃。
60.第一凹槽t1和第二凹槽t2内的碳化硅外延层130分别位于第二栅极g2两侧，作为与pmos晶体管共用条状多晶硅110的nmos晶体管的源区s1和漏区d，第三凹槽t3和第二凹槽t2内的碳化硅外延层130分别位于第三栅极g3两侧，作为第二有源区20表面区域的另一nmos晶体管的源区s2和漏区d。本实施例中，在第二有源区20表面区域形成的两个nmos晶体管的漏区d共用。
61.可选地，所述碳化硅外延层130包括下部碳化硅外延层131和位于下部碳化硅外延层132上方的上部碳化硅外延层132，其中，所述下部碳化硅外延层131的n型离子掺杂浓度小于所述上部碳化硅外延层132的n型离子掺杂浓度，例如，所述下部碳化硅外延层131的n型离子掺杂浓度为0，即不具有n型离子掺杂，而上部碳化硅外延层131具有n型离子掺杂，如此，源区s1、源区s2和漏区d的掺杂深度较浅，使得在源区s1处、源区s2处和漏区d处形成超浅结，可以改善短沟道效应。
62.可选地，所述上部碳化硅外延层132的n型离子掺杂浓度小于第二栅极g2中的n型离子掺杂浓度。例如，所述上部碳化硅外延层132中的n型离子掺杂剂量为3
×
10
15
原子/cm3~5
×
10
15
原子/cm3，而第二栅极g2经过步骤s5的退火后，n型离子掺杂浓度为6
×
10
15
原子/cm3~8
×
10
15
原子/cm3。
63.经过上述步骤，在第二有源区20表面区域形成的上述第二栅极g2、源区s1和漏区d构成一nmos晶体管，上述第三栅极g3、源区s3和漏区d构成另一nmos晶体管。此外，在步骤s5进行退火之前，可在第一有源区10进行p型源漏离子注入，在第一栅极g1两侧的第一有源区
10形成p型离子注入区，在步骤s5进行退火之后，该p型离子注入区中的p型离子被激活而形成pmos晶体管的源极和漏极，即在第一有源区10表面区域形成了pmos晶体管。本实施例中，第一有源区10表面区域形成的pmos晶体管与第二有源区20表面区域形成的具有第二栅极g2的nmos晶体管分别利用条状多晶硅110的一部分形成各自的栅极。
64.图11是采用本发明一实施例的半导体装置的制作方法去除条状多晶硅顶面的多晶硅再氧化层后沿图2所示的bb'线的截面示意图。参照图11，之后，可以去除条状多晶硅110顶面的多晶硅再氧化层102。后续可在条状多晶硅110顶面形成金属硅化物层，以降低接触电阻，进一步地，还可形成层间介质层，使其覆盖形成有pmos晶体管和nmos晶体管的衬底100，并可在所述层间介质层中形成接触插塞，使所述接触插塞与所述pmos晶体管和所述nmos晶体管的电极端连接。
65.本发明实施例的半导体装置的制作方法中，对第二栅极g2的n型离子注入在形成条状多晶硅110以及栅极侧墙120后进行，可避免形成条状多晶硅110并对刻蚀后的多晶硅层表面进行氧化处理的热过程、ldd注入后退火的热过程以及形成栅极侧墙120的热过程对第二栅极g2内的掺杂离子的影响，减少了第二栅极g2内的掺杂离子所经历的热过程，可以减少所述掺杂离子的扩散，降低由于第二栅极g2内的掺杂离子扩散到pmos晶体管一侧而引起半导体装置性能下降的风险。
66.进一步地，在完成对第二栅极g2的n型离子注入后，可在第二栅极g2的两侧的第二有源区20分别形成第一凹槽t1和第二凹槽t2，并在第一凹槽t1和第二凹槽t2内外延生长并原位掺杂形成n型掺杂的碳化硅外延层130，第一凹槽t1和第二凹槽t2内的碳化硅外延层130分别构成相应nmos晶体管的源区s1和漏区d；如此，一方面，所述碳化硅外延层130可以在相应nmos晶体管的沟道中产生张应力，有助于提高相应nmos晶体管的电子迁移率；另一方面，通过形成大于所述n型离子注入的注入深度的第一凹槽t1和第二凹槽t2，便于去除所述n型离子注入在第二有源区20内形成的n型离子注入区103，使所述n型离子注入的注入剂量和注入深度对于nmos晶体管的源区和漏区的掺杂浓度和掺杂深度不产生影响，从而所述n型离子注入可采用较大的注入剂量和较大的注入深度，有助于改善多晶硅耗尽效应，再一方面，所述碳化硅外延层130采用外延生长并进行原位n型掺杂而具有相应的n型掺杂浓度，该外延生长可以采用较低的温度，有助于降低第二栅极g2内的掺杂离子沿条状多晶硅110向第一栅极g1扩散的风险，所述碳化硅外延层130可通过可控的原位掺杂形成较小的掺杂深度和较低的掺杂浓度，有助于改善短沟道效应，并避免漏极结击穿电压降低，从而有利于提高所形成的半导体装置的性能。
67.本发明实施例还涉及一种半导体装置，所述半导体装置的制作例如采用了上述实施例描述的制作方法。具体地，参照图1至图11，本发明实施例的半导体装置包括衬底100、条状多晶硅110以及栅极侧墙120；其中，所述衬底100包括第一有源区10和第二有源区20，所述第一有源区10和所述第二有源区20通过形成于所述衬底100内的隔离结构（如浅沟槽隔离sti）隔离，所述条状多晶硅110形成于所述衬底100上，所述条状多晶硅110的一部分横跨第一有源区10并构成一pmos晶体管的栅极（即第一栅极g1），所述条状多晶硅110的另一部分横跨第二有源区20并构成一nmos晶体管的栅极（即第二栅极g2）；栅极侧墙120形成于条状多晶硅110的侧面。
68.在一些实施例中，所述半导体装置还包括n型掺杂源漏结构，所述n型掺杂源漏结
构包括在上述条状多晶硅110形成的nmos晶体管的栅极（即第二栅极g2）两侧分别形成的第一凹槽t1和第二凹槽t2以及于第一凹槽t1和第二凹槽t2内形成的碳化硅外延层130。
69.在一些实施例中，所述半导体装置包括sram存储单元。图12是本发明一实施例中sram存储单元的电路示意图。参照图12，所述sram存储单元包括包括两个传送栅晶体管（pg）、两个上拉晶体管（pu）以及两个下拉晶体管（pd）。此外，vdd表示电源电压，wl表示字线，bl和blb表示位线，gnd表示接地线。传送栅晶体管（pg）的栅极受控于字线wl，以决定是否选择当前的sram存储单元。每个上拉晶体管（pu）与对应的一个下拉晶体管（pu）的栅极相连，构成反相器，两个反相器形成互锁结构，所述互锁结构用于储存状态。储存状态可经由位线bl以及位线blb被读出。
70.本实施例中，两个上拉晶体管（pu）例如采用pmos晶体管，两个下拉晶体管（pd）例如采用nmos管。两个传送栅晶体管（pg）例如采用nmos晶体管。上述利用条状多晶硅110形成各自栅极的pmos晶体管和nmos晶体管分别可用作构成反相器的一上拉晶体管（pu）和一下拉晶体管（pd），形成于第二有源区10表面的另一nmos晶体管可用作传送栅晶体管（pg）。所述半导体装置中，由于第二栅极g2内的n型掺杂离子沿条状多晶硅110向第一栅极g1扩散的风险较低，降低了由于离子扩散而导致pmos晶体管和nmos晶体管阈值电压发生变化的风险，所述半导体装置的性能较佳。
71.需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，对于半导体装置的实施例而言，其与半导体装置的制作方法的实施例对应，相关之处可以参照理解。
72.上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

技术特征：
1.一种半导体装置的制作方法，其特征在于，包括：提供衬底，所述衬底包括第一有源区和第二有源区，所述第一有源区和所述第二有源区通过形成于所述衬底内的隔离结构隔离；在所述衬底上形成多晶硅层，并对所述多晶硅层进行图形化处理而形成一条状多晶硅，所述条状多晶硅的一部分横跨所述第一有源区并构成一pmos晶体管的栅极，所述条状多晶硅的另一部分横跨所述第二有源区并构成一nmos晶体管的栅极；在所述条状多晶硅的侧面形成栅极侧墙；对所述nmos晶体管的栅极进行n型离子注入；以及进行退火，使注入所述nmos晶体管的栅极中的掺杂离子激活。2.如权利要求1所述的制作方法，其特征在于，在所述条状多晶硅的侧壁形成栅极侧墙包括依次在所述条状多晶硅的侧面形成偏移侧墙和主侧墙，其中，在形成所述偏移侧墙之后且形成所述主侧墙之前，所述制作方法还包括：进行nldd注入并退火，在所述第二有源区形成分别位于所述nmos晶体管的栅极两侧的nldd区。3.如权利要求2所述的制作方法，其特征在于，在所述条状多晶硅的侧面形成栅极侧墙之前，所述制作方法包括：对图形化处理后的所述多晶硅层进行氧化处理，形成位于所述条状多晶硅侧面和顶面的多晶硅再氧化层，其中，所述偏移侧墙包括位于所述条状多晶硅侧面的所述多晶硅再氧化层。4.如权利要求1所述的制作方法，其特征在于，在完成所述n型离子注入后，所述制作方法还包括：刻蚀所述第二有源区的所述衬底，在所述nmos晶体管的栅极两侧分别形成第一凹槽和第二凹槽，所述第一凹槽和所述第二凹槽的深度大于所述n型离子注入的注入深度；以及在所述第一凹槽和第二凹槽内外延生长碳化硅并进行原位n型掺杂，形成具有n型掺杂的碳化硅外延层，所述第一凹槽和所述第二凹槽内的所述碳化硅外延层分别构成所述nmos晶体管的源区和漏区。5.如权利要求4所述的制作方法，其特征在于，所述第一凹槽和所述第二凹槽形成于所述退火之前；在进行所述退火之后，在所述第一凹槽和第二凹槽内外延生长碳化硅并进行原位n型掺杂。6.如权利要求4所述的制作方法，其特征在于，在所述第一凹槽和第二凹槽内外延生长碳化硅采用的温度为700℃ ~ 800℃。7.如权利要求1所述的制作方法，其特征在于，所述n型离子注入的注入深度为所述nmos晶体管的栅极的高度的1/4~1/3。8.一种半导体装置，其特征在于，所述半导体装置采用如权利要求1至7任一项所述的制作方法形成，所述半导体装置包括：衬底，包括第一有源区和第二有源区，所述第一有源区和所述第二有源区通过形成于所述衬底内的隔离结构隔离；条状多晶硅，形成于所述衬底上，所述条状多晶硅的一部分横跨所述第一有源区并构成一pmos晶体管的栅极，所述条状多晶硅的另一部分横跨所述第二有源区并构成一nmos晶
体管的栅极；以及栅极侧墙，形成于所述条状多晶硅的侧面。9.如权利要求8所述的半导体装置，其特征在于，所述半导体装置还包括：n型掺杂源漏结构，包括在所述nmos晶体管的栅极两侧的所述第二有源区分别形成的第一凹槽和第二凹槽以及于所述第一凹槽和第二凹槽内外延生长并原位n型掺杂形成的碳化硅外延层。10.如权利要求9所述的半导体装置，其特征在于，所述碳化硅外延层包括下部碳化硅外延层和位于所述下部碳化硅外延层上方的上部碳化硅外延层；其中，所述下部碳化硅外延层的n型离子掺杂浓度小于所述上部碳化硅外延层的n型离子掺杂浓度。11.如权利要求10所述的半导体装置，其特征在于，所述上部碳化硅外延层的n型离子掺杂浓度小于所述nmos晶体管的栅极的n型离子掺杂浓度。12.如权利要求8所述的半导体装置，其特征在于，所述半导体装置包括sram存储单元，所述sram存储单元包括构成反相器的一个上拉晶体管和一个下拉晶体管，其中，所述pmos晶体管作为所述上拉晶体管，所述nmos晶体管作为所述下拉晶体管。

技术总结
本发明提供一种半导体装置及其制作方法。所述制作方法中，先形成条状多晶硅，得到PMOS晶体管和NMOS晶体管的栅极，对NMOS晶体管的栅极的n型离子注入在形成栅极侧墙后进行，以避免形成条状多晶硅并对刻蚀后的多晶硅层表面进行氧化处理的热过程、LDD注入后退火的热过程以及形成栅极侧墙的热过程对NMOS晶体管的栅极内的掺杂离子的影响，降低由于掺杂离子扩散到PMOS晶体管一侧而引起半导体装置性能下降的风险。所述半导体装置采用上述半导体装置的制作方法形成，其中由于离子扩散而导致PMOS晶体管和NMOS晶体管阈值电压发生变化的风险较低，可以提升所述半导体装置的性能。可以提升所述半导体装置的性能。可以提升所述半导体装置的性能。


技术研发人员：陈兴 黄普嵩
受保护的技术使用者：合肥晶合集成电路股份有限公司
技术研发日：2023.06.09
技术公布日：2023/7/12