半导体结构及其制备方法、存储器、电子设备与流程

1.本技术涉及半导体技术领域，具体而言，本技术涉及一种半导体结构及其制备方法、存储器、电子设备。


背景技术：

2.在当前半导体结构生产的前道制程中，由于生产过程中淀积在衬底上的各种膜层材料的热膨胀系数等参数与衬底材料的热膨胀系数等参数存在差异，因此，在经过各种高温处理工艺后会导致晶圆(wafer)产生翘曲变形(warpage)，影响半导体结构性能。


技术实现要素：

3.本技术针对现有方式的缺点，提出一种半导体结构及其制备方法、存储器、电子设备，用以改善现有技术存在的生产过程中晶圆产生翘曲变形的技术问题。
4.第一个方面，本技术实施例提供了一种半导体结构，包括：
5.衬底，具有晶粒区域和位于晶粒区域外周的非晶粒区域，衬底的一侧设有容纳槽，容纳槽位于非晶粒区域；
6.缓冲件，设置在容纳槽内，缓冲件具有开口朝向背离衬底一侧的缓冲腔；
7.功能膜层，设置在衬底设有容纳槽的一侧，功能膜层在衬底上的正投影位于晶粒区域；
8.钝化层，覆盖功能膜层和衬底，钝化层具有第一通孔，第一通孔在衬底上的正投影与开口在衬底上的正投影有交叠，开口与第一通孔连通。
9.在本技术的一些实施例中，沿垂直于衬底方向，容纳槽的深度大于或等于3μm。
10.在本技术的一些实施例中，缓冲件的热膨胀系数与衬底的热膨胀系数之间的差值在第一预设范围内，缓冲件的热膨胀系数接近于或小于衬底的热膨胀系数；和/或，
11.钝化层的热膨胀系数与衬底的热膨胀系数之间的差值在第二预设范围内，钝化层的热膨胀系数接近于或小于衬底的热膨胀系数。
12.在本技术的一些实施例中，衬底为硅衬底；
13.缓冲件的材质为二氧化硅或碳；和/或，
14.钝化层的材质为二氧化硅或碳。
15.在本技术的一些实施例中，在平行于衬底的截面上，容纳槽的截面形状为线形，线形包括直线形、折线形、弧线形中的至少一种；和/或，
16.衬底的一侧设有多个容纳槽，多个容纳槽间隔设置，间隔设置包括沿预设方向依次间隔设置或呈阵列设置。
17.在本技术的一些实施例中，半导体结构还包括：保护层，保护层设置在衬底朝向功能膜层的一侧，保护层具有第二通孔，第二通孔在衬底上的正投影与开口在衬底上的正投影有交叠。
18.第二个方面，本技术实施例提供了一种存储器，包括：上述的半导体结构。
19.第三个方面，本技术实施例提供了一种电子设备，包括：上述的存储器。
20.第四个方面，本技术实施例提供了一种半导体结构的制备方法，包括：
21.提供一衬底，衬底具有晶粒区域和位于晶粒区域外周的非晶粒区域；
22.在衬底的一侧制作容纳槽，容纳槽位于非晶粒区域；
23.在容纳槽内制作缓冲结构，缓冲结构具有封闭的缓冲腔；
24.在衬底设有容纳槽的一侧制作功能膜层，功能膜层在衬底上的正投影位于晶粒区域；
25.在功能膜层远离衬底的一侧制作钝化层，钝化层覆盖功能膜层和缓冲结构；
26.对钝化层和缓冲结构进行图案化处理，使得钝化层具有第一通孔，缓冲腔具有朝向背离衬底一侧的开口，第一通孔在衬底上的正投影与开口在衬底上的正投影有交叠，开口与第一通孔连通。
27.在本技术的一些实施例中，在衬底的一侧制作容纳槽之前，半导体结构的制备方法还包括：
28.在衬底的一侧制作保护层；
29.在衬底的一侧制作容纳槽，包括：
30.对保护层和衬底进行图案化处理，使得保护层具有第二通孔，衬底具有容纳槽，第二通孔在衬底上的正投影与容纳槽在衬底上的正投影有交叠。
31.在本技术的一些实施例中，在容纳槽内制作缓冲结构，包括：
32.在容纳槽内填充缓冲材料，并通过控制缓冲材料的填充速率，形成具有封闭缓冲腔的缓冲结构；其中，缓冲材料的热膨胀系数与衬底的热膨胀系数之间的差值在第一预设范围内，缓冲材料的热膨胀系数接近于或小于衬底的热膨胀系数。
33.在本技术的一些实施例中，在衬底设有容纳槽的一侧制作功能膜层之前，半导体结构的制备方法还包括：
34.对保护层和缓冲结构进行平坦化处理，使得保护层远离衬底一侧的表面与缓冲结构背离衬底一侧的表面平齐。
35.本技术实施例提供的技术方案带来的有益技术效果包括：
36.本技术实施例中，功能膜层布置在衬底的晶粒区域，容纳槽位于衬底的非晶粒区域，容纳槽用于容纳缓冲件，缓冲件布置在非晶粒区域，缓冲件具有开口朝向缓冲件背离容纳槽一侧的缓冲腔，这样，在生产半导体结构的过程中，当热应力传递至缓冲件时，由于空气具有可压缩性，缓冲腔可以对热应力起到缓冲作用，对热应力进行释放，从而能够减轻或避免晶圆翘曲变形，改善生产过程中晶圆翘曲变形问题，进而降低热应力对半导体结构的影响，提高生产合格率，保证半导体结构性能。
37.本技术实施例中，钝化层覆盖功能膜层和衬底，钝化层具有第一通孔，第一通孔与开口连通，使得缓冲件的缓冲腔可以依次通过开口和第一通孔与外界连通，这样能够保证缓冲腔对热应力的缓冲作用，使热应力得到及时、有效的释放，有助于进一步提高对晶圆翘曲变形问题的改善效果。
38.本技术附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本技术的实践了解到。
附图说明
39.本技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
40.图1为本技术实施例提供的一种半导体结构的衬底的结构示意图；
41.图2为本技术实施例提供的一种半导体结构的制备方法的流程图；
42.图3至图7为本技术实施例提供的一种半导体结构的制备方法中在不同过程时沿图1中a-a向的剖视图。
43.附图标记：
44.100-半导体结构；10-衬底；11-晶粒区域；12-切割道区域；13-容纳槽；20-缓冲件；21-缓冲腔；22-开口；23-缓冲结构；30-功能膜层；40-钝化层；41-第一通孔；50-保护层；51-第二通孔。
具体实施方式
45.下面结合本技术中的附图描述本技术的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本技术实施例的技术方案的示例性描述，对本技术实施例的技术方案不构成限制。
46.本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“a和/或b”可以实现为“a”，或者实现为“b”，或者实现为“a和b”。
47.为使本技术的目的、技术方案和优点更加清楚，下面将结合附图对本技术实施方式作进一步地详细描述。
48.首先对相关技术进行说明：
49.在当前半导体结构生产的前道制程中，由于生产过程中淀积在衬底上的各种膜层材料的热膨胀系数和杨氏模量等参数与衬底材料的热膨胀系数和杨氏模量等参数存在差异，因此，在经过高温活化、退火等各种高温处理工艺后的残余应力会导致晶圆(wafer)产生翘曲变形(warpage)；另外，随着膜层数量的增加，重量增加，这样会导致作用在衬底上的压力增大，也会加剧晶圆翘曲变形问题。
50.传统的解决方法是在前道制程中产生的晶圆翘曲变形问题，会留到后道封装制程中进行处理，而在前道制程阶段则难以对晶圆翘曲变形问题进行改善。
51.本技术提供的半导体结构及其制备方法、存储器、电子设备，旨在解决现有技术的至少一个如上技术问题。
52.下面以具体地实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
53.本技术实施例提供了一种半导体结构，该半导体结构100的结构示意图如图1和图7所示，其中，图7示出了本技术实施例提供的一种半导体结构的结构示意图(图7中未示出保护层50)，该半导体结构100包括：衬底10、缓冲件20、功能膜层30和钝化层40。
54.衬底10具有晶粒区域11和位于晶粒区域11外周的非晶粒区域，衬底10的一侧设有容纳槽13，容纳槽13位于非晶粒区域。
55.缓冲件20设置在容纳槽13内，缓冲件20具有开口22朝向背离衬底10一侧的缓冲腔21。
56.功能膜层30设置在衬底10设有容纳槽13的一侧，功能膜层30在衬底10上的正投影位于晶粒区域11。
57.钝化层40覆盖功能膜层30和衬底10，钝化层40具有第一通孔41，第一通孔41在衬底10上的正投影与开口22在衬底10上的正投影有交叠，开口22与第一通孔41连通。
58.本技术实施例中，衬底10用于支撑缓冲件20、功能膜层30和钝化层40。功能膜层30布置在衬底10的晶粒区域11，容纳槽13位于衬底10的非晶粒区域，容纳槽13用于容纳缓冲件20，缓冲件20布置在非晶粒区域，缓冲件20具有开口22朝向缓冲件20背离容纳槽13一侧的缓冲腔21，这样，在生产半导体结构100的过程中，当热应力传递至缓冲件20时，由于空气具有可压缩性，缓冲腔21可以对热应力起到缓冲作用，对热应力进行释放，从而能够减轻或避免晶圆翘曲变形，改善生产过程中晶圆翘曲变形问题，进而降低热应力对半导体结构100的影响，提高生产合格率，保证半导体结构性能。
59.本技术实施例中，钝化层40覆盖功能膜层30和衬底10，钝化层40具有第一通孔41，第一通孔41与开口22连通，使得缓冲件20的缓冲腔21可以依次通过开口22和第一通孔41与外界连通，这样能够保证缓冲腔21对热应力的缓冲作用，使热应力得到及时、有效的释放，有助于进一步提高对晶圆翘曲变形问题的改善效果。
60.本技术实施例中，功能膜层30布置在衬底10的晶粒区域11，容纳槽13位于衬底10的非晶粒区域，功能膜层30所在区域为实际芯片所在的有效区域，开设容纳槽13的区域与实际芯片所在的有效区域(即功能膜层30所在区域)无交叠，这样可以避免容纳槽13与功能膜层30相互干涉的问题，可以保证功能膜层30的正常生产，不会影响到目前正常的芯片生产流程。
61.在本技术一种可选的实施方式中，功能膜层30包括组成实际芯片功能(包括但不限于输入输出电路，功放，逻辑计算，数据存储等等)的各种膜层、图形、通孔、注入区等等的所在区域。
62.在本技术另一种可选的实施方式中，功能膜层30包括依次堆积的多个芯片，芯片可以包括器件结构和器件结构的互连结构，器件结构可以包括有源器件和无源器件中的至少一种。有源器件可例如包括mos(是metal-oxide-semiconductor field-effect transistor的简写，即金属-氧化物半导体场效应晶体管)器件、存储器件或其他半导体器件。无源器件可例如包括电阻、电容或电感等。
63.需要说明的是，本技术实施例中，功能膜层30的具体结构和设置方式均与现有技术类似，此处不在赘述。
64.本技术实施例中，衬底10为硅衬底。当然，在本技术一些可选的实施方式中，还可以根据实际需要，使衬底10由其他半导体材料制成，半导体材料可以为锗、硅锗化合物以及
硅碳化合物中的一种或多种。
65.本技术实施例中，非晶粒区域包括位于相邻两个晶粒区域11之间的切割道区域12，容纳槽13位于切割道区域12。当然，在本技术一种可选的实施方式中，还可以根据实际需要，使非晶粒区域包括其他没有设置芯片的任何区域，比如，所有没有图形(pattern)的区域，或者只是存在多余图形(dummy pattern)的区域，可以将容纳槽13的位置设置在所有没有图形(pattern)的区域，或者将容纳槽13的位置设置在只是存在多余图形(dummy pattern)的区域。
66.在本技术一些可选的实施方式中，沿垂直于衬底10方向，容纳槽13的深度h大于或等于3μm。
67.如果容纳槽13的深度h小于3μm，则会使布置在容纳槽13内的缓冲件20的尺寸减小，相应地缓冲腔21的尺寸会减小，这样缓冲腔21对热应力的缓冲效果和释放效果就会相应减小，虽然仍然能够起到改善晶圆翘曲变形问题的作用，但是改善效果会减小。
68.本技术实施例中，容纳槽13的深度h大于或等于3μm，缓冲件20和缓冲腔21的尺寸均较大，能够使缓冲腔21对热应力起到有效的缓冲和释放作用，从而有效改善晶圆翘曲变形问题。
69.在本技术一些可选的实施方式中，如图4所示，在垂直于衬底10的截面上，容纳槽13的形状为倒梯形。本技术实施例中，在垂直于衬底10的截面上，容纳槽13的形状可以为类似于倒梯形的“上宽下窄”的形状，也可以为类似于梯形的“上窄下宽”的形状；当然，在本技术其他可选的实施方式中，还可以根据实际需要，将在垂直于衬底10的截面上，容纳槽13的形状设置为矩形或圆形或椭圆形或其他形状(包括其他规则形状和不规则形状)，对此本技术不做限定。
70.在本技术一些可选的实施方式中，在平行于衬底10的截面上，容纳槽13的截面形状为线形，线形包括直线形、折线形、弧线形中的至少一种。当然，在另一些可选的实施方式中，还可以根据实际需要，将在平行于衬底10的截面上，容纳槽13的截面形状设置为矩形、圆形或其他形状。
71.在本技术一些可选的实施方式中，衬底10的一侧设有至少一个容纳槽13。当衬底10的一侧设有多个容纳槽13时，多个容纳槽13间隔设置，且多个容纳槽13均位于非晶粒区域。具体地，多个容纳槽13可以均匀间隔布置在衬底10一侧，比如沿预设方向依次均匀间隔布置或以均匀间隔呈阵列布置；当然，也可以不均匀或随机的间隔布置在衬底10一侧。用户可以根据实际需要和实际情况，对多个容纳槽13的布置位置进行设定，只要保证多个容纳槽13均位于非晶粒区域，不会对晶粒区域造成妨碍即可。
72.本技术实施例中，选用与衬底10材质的热膨胀系数接近或更低的材料制作缓冲件20。具体地，衬底10的材质为硅，缓冲件20材质的热膨胀系数与硅的热膨胀系数接近或者比硅的热膨胀系数低。
73.在本技术一些可选的实施方式中，缓冲件20的热膨胀系数与衬底10的热膨胀系数之间的差值在第一预设范围内，缓冲件20的热膨胀系数接近于或小于衬底10的热膨胀系数。
74.在本技术一些可选的实施方式中，缓冲件20的热膨胀系数大于或等于0且小于或等于二氧化硅的热膨胀系数。通过这种设置方式，使得缓冲件20的热膨胀系数与硅衬底的
热膨胀系数接近或者更低，这样，能够减轻或避免晶圆翘曲变形，改善生产过程中晶圆翘曲变形问题，降低热应力对半导体结构100的影响。
75.本技术实施例中，通过在切割道区域12挖容纳槽13，并在容纳槽13内填充其他材料(比如热膨胀系数小于或等于二氧化硅的材料)的方式制作具有缓冲腔21的缓冲件20，以释放应力并且降低衬底总热膨胀系数。
76.在本技术一些可选的实施方式中，缓冲件20的材质为二氧化硅(sio2)(二氧化硅的热膨胀系数与硅的热膨胀系数接近)或碳(c)(碳的热膨胀系数小于硅的热膨胀系数)。
77.在本技术一些可选的实施方式中，钝化层40的热膨胀系数与衬底10的热膨胀系数之间的差值在第二预设范围内，钝化层40的热膨胀系数接近于或小于衬底10的热膨胀系数。
78.在本技术一些可选的实施方式中，钝化层40的热膨胀系数大于或等于0且小于或等于二氧化硅的热膨胀系数。通过这种设置方式，使得钝化层40的热膨胀系数与硅衬底的热膨胀系数接近或者更低，这样，能够减轻或避免晶圆翘曲变形，改善生产过程中晶圆翘曲变形问题，降低热应力对半导体结构100的影响。
79.在本技术一些可选的实施方式中，采用与硅(si)的热膨胀系数接近的或者更低的材料作为钝化层(passivation layer)。
80.在本技术一些可选的实施方式中，钝化层40的材质为二氧化硅或碳。
81.硅的热膨胀系数(coefficient of thermal expansion，简称cte)为2.5
×
10-6
/k。可选地，本技术实施例中，可采用与硅的热膨胀系数接近或更低的材料制作缓冲件20和钝化层40。
82.在本技术一些可选的实施方式中，如图4和图5所示，半导体结构100还包括保护层50，保护层50设置在衬底10朝向功能膜层30的一侧，保护层50具有第二通孔51，第二通孔51在衬底10上的正投影与开口22在衬底10上的正投影有交叠。
83.本技术实施例中，保护层50能够对功能膜层衬底10进行保护，实现防氧化、防止水气渗入等作用，并可以避免在形成容纳槽13的过程中，刻蚀液对衬底10除需要开设容纳槽13之外的区域，尤其是晶粒区域造成影响。缓冲腔21依次通过开口22、第二通孔51、第一通孔41与外界连通，这样能够保证缓冲腔21对热应力的缓冲作用，使热应力得到及时、有效的释放，有助于进一步提高对晶圆翘曲变形问题的改善效果。
84.在本技术一种可选的实施方式中，缓冲件20同时填充容纳槽13和第二通孔51，在垂直于衬底10的截面内，缓冲腔21与容纳槽13有交叠。可选地，在垂直于衬底10的截面内，缓冲腔21与第二通孔51有交叠。当然，可选地，也可以使缓冲腔21在垂直于衬底10的截面内仅与容纳槽13有交叠，与第二通孔51无交叠。
85.在本技术一种可选的实施方式中，保护层50的材质包括但不限于二氧化硅。
86.本技术实施例提供一种半导体结构，通过在切割道区域12挖容纳槽13，并在容纳槽13内填充其他材料(比如热膨胀系数小于或等于二氧化硅的材料)的方式制作具有缓冲腔21的缓冲件20，以释放应力并且降低衬底总热膨胀系数，以及淀积低热膨胀系数的材料(比如热膨胀系数小于或等于二氧化硅的材料)作为顶层钝化层的方式来达成改善晶圆翘曲变形的目的。
87.本技术实施例提供的半导体结构可以应用至半导体器件制备领域，可选地可以应
用至芯片制备领域。
88.基于同一发明构思，本技术实施例提供了一种半导体结构的制备方法，该方法的流程示意图如图2所示，该方法包括：
89.s101、提供一衬底10，衬底10具有晶粒区域11和位于晶粒区域11外周的非晶粒区域，如图1和图3所示；
90.s102、在衬底10的一侧制作容纳槽13，容纳槽13位于非晶粒区域；
91.s103、在容纳槽13内制作缓冲结构23，缓冲结构23具有封闭的缓冲腔21，如图5所示；
92.s104、在衬底10设有容纳槽13的一侧制作功能膜层30，功能膜层30在衬底10上的正投影位于晶粒区域11，如图6所示(图6中未示出保护层50)；
93.s105、在功能膜层30远离衬底10的一侧制作钝化层40，钝化层40覆盖功能膜层30和缓冲结构23，如图6所示；
94.s106、对钝化层40和缓冲结构23进行图案化处理，使得钝化层40具有第一通孔41，缓冲腔21具有朝向背离衬底10一侧的开口22，第一通孔41在衬底10上的正投影与开口22在衬底10上的正投影有交叠，开口22与第一通孔41连通，如图7所示(图7中未示出保护层50)。
95.本技术实施例中，半导体结构的制备方法可用于制作本技术任意一个实施例中的半导体结构。
96.本技术实施例中，衬底10用于支撑缓冲件20、功能膜层30和钝化层40。功能膜层30布置在衬底10的晶粒区域11，容纳槽13位于衬底10的非晶粒区域，容纳槽13用于容纳缓冲件20，缓冲件20布置在非晶粒区域，缓冲件20具有开口22朝向缓冲件20背离容纳槽13一侧的缓冲腔21，这样，在生产半导体结构100的过程中，当热应力传递至缓冲件20时，由于空气具有可压缩性，缓冲腔21可以对热应力起到缓冲作用，对热应力进行释放，从而能够减轻或避免晶圆翘曲变形，改善生产过程中晶圆翘曲变形问题，进而降低热应力对半导体结构100的影响，提高生产合格率，保证半导体结构性能。
97.本技术实施例中，钝化层40覆盖功能膜层30和衬底10，钝化层40具有第一通孔41，第一通孔41与开口22连通，使得缓冲件20的缓冲腔21可以依次通过开口22和第一通孔41与外界连通，这样能够保证缓冲腔21对热应力的缓冲作用，使热应力得到及时、有效的释放，有助于进一步提高对晶圆翘曲变形问题的改善效果。
98.在本技术一些可选的实施方式中，如图4所示，在衬底10的一侧制作容纳槽13之前，半导体结构的制备方法还包括：在衬底10的一侧制作保护层50。可选地，可通过沉积方法制作保护层50，保护层50能够对衬底10进行保护，实现防氧化、防止水气渗入等作用，并可以避免在形成容纳槽13的过程中，刻蚀液对衬底10除需要开设容纳槽13之外的区域，尤其是晶粒区域造成影响。
99.在本技术一些可选的实施方式中，如图4所示，在衬底10的一侧制作容纳槽13，包括：对保护层50和衬底10进行图案化处理，使得保护层50具有第二通孔51，衬底10具有容纳槽13，第二通孔51在衬底10上的正投影与容纳槽13在衬底10上的正投影有交叠。
100.具体地，可通过光刻、掩膜、曝光等工艺在保护层50刻蚀出第二通孔51以及在硅衬底上刻蚀出容纳槽13，容纳槽13位于切割道区域12。
101.在本技术一些可选的实施方式中，在容纳槽13内制作缓冲结构23，包括：在容纳槽
13内填充缓冲材料，并通过控制缓冲材料的填充速率，形成具有封闭缓冲腔21的缓冲结构23；其中，缓冲材料的热膨胀系数与衬底10的热膨胀系数之间的差值在第一预设范围内，缓冲材料的热膨胀系数接近于或小于衬底10的热膨胀系数。具体地，采用低热膨胀系数的材料(热膨胀系数小于或等于二氧化硅的材料，如二氧化硅或碳)填充容纳槽13形成缓冲结构23，并使得缓冲结构23具有在垂直于衬底10的截面上封闭的缓冲腔21。可选地，可以通过控制缓冲结构23的材料在容纳槽13内的填充速率，来控制形成具有缓冲腔21的缓冲结构23，比如当填充速率较快时，容易形成具有缓冲腔21的缓冲结构23，那么此时，可以适当提高缓冲结构23的材料在容纳槽13内的填充速率，以便于形成具有缓冲腔21的缓冲结构23。当然，在本技术另一些可选的实施方式中，还可以根据实际需要，采用其他方式，比如通过调整填充上述缓冲材料的设备的工艺参数的方式，使得形成的缓冲结构23具有封闭的缓冲腔21。
102.在本技术一些可选的实施方式中，如图5所示，在衬底10设有容纳槽13的一侧制作功能膜层30之前，半导体结构的制备方法还包括：对保护层50和缓冲结构23进行平坦化处理，使得保护层50远离衬底10一侧的表面与缓冲结构23背离衬底10一侧的表面平齐。
103.具体地，本技术实施例中，可以通过cmp(chemical mechanical polishing，即化学机械掩膜)工艺对保护层50远离衬底10一侧的表面进行平坦化处理，以磨平晶圆表面。
104.需要说明的是，本技术实施例中，功能膜层30的具体生产过程和步骤均与现有技术类似(比如常规芯片的制作工艺流程，包括光刻、刻蚀等)，此处不在赘述。
105.在本技术一种具体实施方式中，在功能膜层30远离衬底10的一侧制作钝化层40，包括：(在所有金属层之上)采用低cte的材料(热膨胀系数小于或等于二氧化硅的材料，如二氧化硅或碳)制作钝化层40，之后，采用深腐蚀工艺在与衬底10的容纳槽13对应的区域，从上方一直腐蚀到打开缓冲结构23，形成缓冲件20，缓冲件20具有开口22朝向缓冲件20背离容纳槽13一侧的缓冲腔21，露出位于容纳槽13内的缓冲件20的缓冲腔21。本技术技术方案可应用至半导体器件(如半导体芯片)生产制造领域，涉及一种半导体结构和相应的膜层生长、掩膜、以及沟槽蚀刻工艺。
106.需要说明的是，本技术实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。本技术实施例中所说的“光刻工艺”包括涂覆膜层、掩模曝光和显影等处理，是相关技术中成熟的制备工艺。其中，沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。
107.基于同一发明构思，本技术实施例提供了一种存储器，该存储器包括：上述任意一个实施例中的半导体结构100。
108.需要说明的是，由于本技术实施例的存储器包括本技术实施例的半导体结构，因此，本技术实施例的存储器也具有本技术实施例的半导体结构的上述有益效果，此处不再赘述。
109.在本技术一种可选的实施方式中，半导体结构还包括沟道结构，沟道结构与功能膜层30形成存储单元。
110.在本技术一些可选的实施方式中，存储器可以为随机存取存储器，具体可以为静态随机存储器或者动态随机存储器，当然，也可以为闪存存储。
111.基于同一发明构思，本技术实施例提供了一种电子设备，该电子设备包括：上述任
意一个实施例中的存储器。
112.需要说明的是，由于本技术实施例的电子设备包括本技术实施例的存储器，因此，本技术实施例的电子设备也具有本技术实施例的存储器的上述有益效果，此处不再赘述。
113.在本技术一些可选的实施方式中，电子设备包括存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。其中，存储装置可以包括计算机中的内存等，此处不作限定。
114.应用本技术实施例，至少能够实现如下有益效果：
115.本技术实施例中，衬底用于支撑缓冲件、功能膜层和钝化层。功能膜层布置在衬底的晶粒区域，容纳槽位于衬底的非晶粒区域，容纳槽用于容纳缓冲件，缓冲件布置在非晶粒区域，缓冲件具有具有开口朝向缓冲件背离容纳槽一侧的缓冲腔，这样，在生产半导体结构的过程中，当热应力传递至缓冲件时，由于空气具有可压缩性，缓冲腔可以对热应力起到缓冲作用，对热应力进行释放，从而能够减轻或避免晶圆翘曲变形，改善生产过程中晶圆翘曲变形问题，进而降低热应力对半导体结构的影响，提高生产合格率，保证半导体结构性能。
116.本技术实施例中，钝化层覆盖功能膜层和衬底，钝化层具有第一通孔，第一通孔与开口连通，使得缓冲件的缓冲腔可以依次通过开口和第一通孔与外界连通，这样能够保证缓冲腔对热应力的缓冲作用，使热应力得到及时、有效的释放，有助于进一步提高对晶圆翘曲变形问题的改善效果。
117.本技术领域技术人员可以理解，本技术中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本技术中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本技术中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
118.在本技术的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本技术的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
119.术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
120.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
121.在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
122.应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本技术实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各
流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本技术实施例对此不限制。
123.以上所述仅是本技术的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术的方案技术构思的前提下，采用基于本技术技术思想的其他类似实施手段，同样属于本技术实施例的保护范畴。

技术特征：
1.一种半导体结构，其特征在于，包括：衬底，具有晶粒区域和位于所述晶粒区域外周的非晶粒区域，所述衬底的一侧设有容纳槽，所述容纳槽位于所述非晶粒区域；缓冲件，设置在所述容纳槽内，所述缓冲件具有开口朝向背离所述衬底一侧的缓冲腔；功能膜层，设置在所述衬底设有所述容纳槽的一侧，所述功能膜层在所述衬底上的正投影位于所述晶粒区域；钝化层，覆盖所述功能膜层和所述衬底，所述钝化层具有第一通孔，所述第一通孔在所述衬底上的正投影与所述开口在所述衬底上的正投影有交叠，所述开口与所述第一通孔连通。2.根据权利要求1所述的半导体结构，其特征在于，沿垂直于所述衬底方向，所述容纳槽的深度大于或等于3μm。3.根据权利要求1或2所述的半导体结构，其特征在于，所述缓冲件的热膨胀系数与所述衬底的热膨胀系数之间的差值在第一预设范围内，所述缓冲件的热膨胀系数接近于或小于所述衬底的热膨胀系数；和/或，所述钝化层的热膨胀系数与所述衬底的热膨胀系数之间的差值在第二预设范围内，所述钝化层的热膨胀系数接近于或小于所述衬底的热膨胀系数。4.根据权利要求3所述的半导体结构，其特征在于，所述衬底为硅衬底；所述缓冲件的材质为二氧化硅或碳；和/或，所述钝化层的材质为二氧化硅或碳。5.根据权利要求1或2所述的半导体结构，其特征在于，在平行于所述衬底的截面上，所述容纳槽的截面形状为线形，所述线形包括直线形、折线形、弧线形中的至少一种；和/或，所述衬底的一侧设有多个所述容纳槽，多个所述容纳槽间隔设置，所述间隔设置包括沿预设方向依次间隔设置或呈阵列设置。6.根据权利要求1或2所述的半导体结构，其特征在于，还包括：保护层，所述保护层设置在所述衬底朝向所述功能膜层的一侧，所述保护层具有第二通孔，所述第二通孔在所述衬底上的正投影与所述开口在所述衬底上的正投影有交叠。7.一种存储器，其特征在于，包括：权利要求1至6中任一项所述的半导体结构。8.一种电子设备，其特征在于，包括：权利要求7所述的存储器。9.一种半导体结构的制备方法，其特征在于，包括：提供一衬底，所述衬底具有晶粒区域和位于所述晶粒区域外周的非晶粒区域；在所述衬底的一侧制作容纳槽，所述容纳槽位于所述非晶粒区域；在所述容纳槽内制作缓冲结构，所述缓冲结构具有封闭的缓冲腔；在所述衬底设有所述容纳槽的一侧制作功能膜层，所述功能膜层在所述衬底上的正投影位于所述晶粒区域；在所述功能膜层远离所述衬底的一侧制作钝化层，所述钝化层覆盖所述功能膜层和所述缓冲结构；对所述钝化层和所述缓冲结构进行图案化处理，使得所述钝化层具有第一通孔，所述缓冲腔具有朝向背离所述衬底一侧的开口，所述第一通孔在所述衬底上的正投影与所述开
口在所述衬底上的正投影有交叠，所述开口与所述第一通孔连通。10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述在所述衬底的一侧制作容纳槽之前，还包括：在所述衬底的一侧制作保护层；所述在所述衬底的一侧制作容纳槽，包括：对所述保护层和所述衬底进行图案化处理，使得所述保护层具有第二通孔，所述衬底具有容纳槽，所述第二通孔在所述衬底上的正投影与所述容纳槽在所述衬底上的正投影有交叠。11.根据权利要求10所述的半导体结构的制备方法，其特征在于，在所述容纳槽内制作缓冲结构，包括：在所述容纳槽内填充缓冲材料，并通过控制所述缓冲材料的填充速率，形成具有封闭缓冲腔的所述缓冲结构；其中，所述缓冲材料的热膨胀系数与所述衬底的热膨胀系数之间的差值在第一预设范围内，所述缓冲材料的热膨胀系数接近于或小于所述衬底的热膨胀系数。12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述在所述衬底设有所述容纳槽的一侧制作功能膜层之前，还包括：对所述保护层和所述缓冲结构进行平坦化处理，使得所述保护层远离所述衬底一侧的表面与所述缓冲结构背离所述衬底一侧的表面平齐。

技术总结
本申请实施例提供了一种半导体结构及其制备方法、存储器、电子设备。该半导体结构包括：衬底，具有晶粒区域和位于晶粒区域外周的非晶粒区域，衬底的一侧设有容纳槽，容纳槽位于非晶粒区域；缓冲件，设置在容纳槽内，缓冲件具有开口朝向背离衬底一侧的缓冲腔；功能膜层，设置在衬底设有容纳槽的一侧，功能膜层在衬底上的正投影位于晶粒区域；钝化层，覆盖功能膜层和衬底，钝化层具有第一通孔，第一通孔在衬底上的正投影与开口在衬底上的正投影有交叠，开口与第一通孔连通。本申请实施例能够改善现有技术存在的生产过程中晶圆产生翘曲变形的技术问题。变形的技术问题。变形的技术问题。


技术研发人员：曾明
受保护的技术使用者：北京超弦存储器研究院
技术研发日：2023.02.13
技术公布日：2023/7/12