半导体装置和用于制造该半导体装置的方法与流程

半导体装置和用于制造该半导体装置的方法
1.相关申请的交叉引用
2.本技术要求于2022年1月7日在韩国知识产权局提交的韩国专利申请no.10-2022-0002448的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
3.本公开涉及半导体装置和用于制造该半导体装置的方法，更具体地，涉及包括后段制程(beol)工艺中形成的布线的半导体装置以及制造该半导体装置的方法。


背景技术：

4.由于半导体元件的尺寸缩小的快速发展，需要半导体芯片的提高的集成度和降低的功耗。为了提供提高的集成度和降低的功耗，需要减小半导体装置的特征尺寸。
5.随着特征尺寸减小，正在进行关于线之间的稳定连接方案的各种研究。


技术实现要素：

6.一个或多个示例实施例提供能够改善元件性能和可靠性的半导体装置。
7.一个或多个示例实施例提供用于制造可以改善元件的性能和可靠性的半导体装置的方法。
8.根据示例实施例的一方面，半导体装置包括：下线结构；上层间绝缘膜，其设置在下线结构上并且具有形成在其中的上线沟槽，其中，上线沟槽包括上布线沟槽和从上布线沟槽延伸到下线结构的上穿通件沟槽；以及上线结构，其设置在上线沟槽中，其中，上线结构包括上势垒膜和上填充膜。上填充膜包括与上层间绝缘膜接触的第一子填充膜和设置在第一子填充膜上的第二子填充膜。第一子填充膜填充整个上穿通件沟槽，并且覆盖上布线沟槽的底表面的至少一部分。上势垒膜与上层间绝缘膜接触，并且设置在第二子填充膜与上层间绝缘膜之间。
9.根据示例实施例的一方面，半导体装置包括：下线结构；上层间绝缘膜，其设置在下线结构上并且具有形成在其中的上线沟槽，其中，上线沟槽包括上布线沟槽和从上布线沟槽延伸到下线结构的上穿通件沟槽；以及上线结构，其设置在上线沟槽中，其中，上线结构包括上势垒膜和上填充膜。上填充膜包括由单膜组成的第一子填充膜和设置在第一子填充膜上的第二子填充膜。第一子填充膜填充整个上穿通件沟槽并且覆盖上布线沟槽的底表面的至少一部分。上势垒膜沿着上布线沟槽的侧壁的至少一部分延伸并且在上布线沟槽的侧壁的至少一部分上延伸，并且第二子填充膜在第一子填充膜的上表面上设置在上势垒膜的一些部分之间。
10.根据示例实施例的一方面，半导体装置包括：下线结构；上层间绝缘膜，其设置在下线结构上并且具有形成在其中的上线沟槽，其中，上线沟槽包括上布线沟槽和从上布线沟槽延伸到下线结构的上穿通件沟槽；以及上线结构，其设置在上线沟槽中，其中，上线结构包括上势垒膜、上衬垫和上填充膜。上填充膜包括第一子填充膜和设置在第一子填充膜
上的第二子填充膜。第一子填充膜是填充整个上穿通件沟槽以及上布线沟槽的一部分的单膜。上势垒膜与上层间绝缘膜接触，并且沿着上布线沟槽的侧壁的一部分延伸并且在上布线沟槽的侧壁的一部分上延伸。上衬垫设置在上势垒膜与第二子填充膜之间。
11.根据示例实施例的一方面，提供用于制造半导体装置的方法，该方法包括：形成下线结构；在下线结构上形成上层间绝缘膜；在上层间绝缘膜中形成上线沟槽，上线沟槽包括上布线沟槽和从上布线沟槽延伸到下线结构的上穿通件沟槽；形成第一子填充膜以填充上穿通件沟槽并且覆盖上布线沟槽的底表面；沿着第一子填充膜的上表面形成选择性抑制膜；沿着上布线沟槽的侧壁形成上势垒膜，同时选择性抑制膜设置在第一子填充膜的上表面上；在上势垒膜上形成上衬垫；
12.以及在去除选择性抑制膜之后，在上势垒膜上形成第二子填充膜。
附图说明
13.通过以下参照附图的示例实施例的详细描述，以上和其它方面和特征将更加清楚，在附图中：
14.图1是用于示出根据一些示例实施例的半导体装置的说明性布局图；
15.图2是沿着图1的a-a截取的说明性截面图；
16.图3是沿着图1的b-b截取的说明性截面图；
17.图4至图6是用于示出根据一些示例实施例的半导体装置的示图；
18.图7是用于示出根据一些示例实施例的半导体装置的示图；
19.图8是用于示出根据一些示例实施例的半导体装置的示图；
20.图9至图11分别是用于示出根据一些示例实施例的半导体装置的示图；
21.图12和图13是用于示出根据一些示例实施例的半导体装置的示图；
22.图14和图15是用于示出根据一些示例实施例的半导体装置的示图；
23.图16是用于示出根据一些示例实施例的半导体装置的示图；
24.图17是用于示出根据一些示例实施例的半导体装置的说明性布局图；
25.图18是沿着图17的a-a截取的说明性截面图；
26.图19和图20分别是用于示出根据一些示例实施例的半导体装置的示图；
27.图21是用于示出根据一些示例实施例的半导体装置的说明性布局图；
28.图22是沿着图21的c-c截取的说明性截面图；
29.图23是用于示出根据一些示例实施例的半导体装置的示图；
30.图24是用于示出根据一些示例实施例的半导体装置的示图；
31.图25至图27是用于示出根据一些示例实施例的半导体装置的示图；
32.图28至图33是用于示出根据一些示例实施例的制造半导体装置的方法的中间操作的结构的示图；以及
33.图34至图36是用于示出根据一些示例实施例的制造半导体装置的方法的中间操作的结构的示图。
具体实施方式
34.在下文中，将参照附图详细地描述示例实施例。为了说明的简单和清楚，附图中的
元件不必按比例绘制。不同附图中的相同的附图标记表示相同或相似的元件。此外，为了描述的简单，省略公知操作和元件的描述和细节。此外，在以下的详细描述中，阐述了许多具体细节以便提供对本公开的透彻理解。然而，将理解，本公开可以在没有这些具体细节的情况下实践。在其它实例中，没有详细地描述公知的方法、过程、部件和电路，以免不必要地模糊本公开的各方面。下面进一步示出和描述各种示例实施例的各方面。将理解，本文中的描述不旨在将权利要求书限于所描述的特定示例实施例。相反，其旨在覆盖可以包括在本公开的精神和范围内的替代物、修改物和等同物。
35.在用于示出本公开的示例实施例的附图中公开的形状、尺寸、比率、角度、数量等是说明性的，并且本公开不限于此。
36.本文中使用的术语是仅用于描述具体示例实施例的目的，而不是旨在限制本公开。如本文中使用的，除非上下文中另外清楚地指出，否则单数形式“一”和“一个(种)”还旨在包括复数形式。将进一步理解，术语“包括”、“包含”在本说明书中使用时，特指存在所陈述的特征、整体、操作、元件和/或部件，但是不排除存在或添加一个或多个其它特征、整体、操作、元件、部件和/或它们的一些部分。如本文中使用的，术语“和/或”包括相关所列项中的至少一个的任何组合和所有组合。诸如
“……
中的至少一个(种)”的表述在一列元件之后时，可以修饰整列元件，而可以不是修饰该列的个别元件。例如，表述“a、b和c中的至少一个”应被理解为包括只有a、只有b、只有c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。当提及“c至d”时，除非特别指出，否则这指示c至d(包括c和d)。将理解，当元件或层被称作“在”另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，该元件或层可以直接在所述另一元件或层上、直接连接到或直接耦接到所述另一元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层上时，不存在中间元件或层。
37.将理解，尽管术语“第一”、“第二”、“第三”等可以在本文中用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，以下描述的第一元件、部件、区域、层或部分可以被命名为第二元件、部件、区域、层或部分。
38.除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本领域普通技术人员之一通常理解的含义相同的含义。还将理解的是，除非本文中明确地如此定义，否则诸如在通用字典中定义的那些术语应被解释为具有与相关领域的上下文中它们的含义相一致的含义，而不将以理想化的或过于形式化的含义来解释它们。
39.在一个示例中，当可以不同地实施特定示例实施例时，可以以与流程图中指定的顺序不同的顺序发生特定块中指定的功能或操作。例如，两个连续的块实际上可以同时执行。根据相关的功能或操作，可以以相反的顺序执行这些块。
40.在时间关系(例如，诸如“在
……
之后”、“继
……
之后”、“在
……
之前”等的两个事件之间的时间先例关系)的描述中，除非指示“直接在
……
之后”、“直接继
……
之后”、“直接在
……
之前”，否则可能在该两个事件之间发生另一事件。本公开的各种示例实施例的特征可以彼此部分地或完全地组合，并且可以在技术上彼此相关联或彼此操作。示例实施例可以彼此独立地实施，并且可以以相关联的关系一起实施。
41.在与根据一些示例实施例的半导体装置相关的附图中，通过示例的方式，示出包括鳍型图案形的沟道区域的鳍型晶体管(finfet)、包括纳米线或纳米片的晶体管、多桥沟道场效应晶体管(mbcfet
tm
)或竖直晶体管(竖直fet)。本公开不限于此。在另一示例中，根据一些示例实施例的半导体装置可以包括隧道晶体管(隧道fet)或3d晶体管。在另一示例中，根据一些示例实施例的半导体装置可以包括平面晶体管。此外，本公开的技术思想可以应用于基于2d材料的晶体管(基于2d材料的fet)及其异构结构。
42.此外，根据一些示例实施例的半导体装置可以包括双极结晶体管、横向双扩散晶体管(ldmos)等。
43.图1是用于示出根据一些示例实施例的半导体装置的说明性布局图。图2是沿着图1的a-a截取的说明性截面图。图3是沿着图1的b-b截取的说明性截面图。
44.参照图1至图3，根据一些示例实施例的半导体装置可以包括下线结构110和第一上线结构210。
45.下线结构110可以设置在第一层间绝缘膜150中。下线结构110可以在第一方向d1上以细长的方式延伸。
46.下线结构110可以具有在第一方向d1上延伸的线形状。例如，第一方向d1可以是下线结构110的长度方向，并且第二方向d2可以是下线结构110的宽度方向。就这点而言，第一方向d1与第二方向d2和第三方向d3相交。第二方向d2与第三方向d3相交。
47.第一层间绝缘膜150可以覆盖在前段制程(feol)工艺中形成的晶体管的栅电极和源极/漏极。可替换地，第一层间绝缘膜150可以是在后段制程(beol)工艺中形成的层间绝缘膜。
48.在一个示例中，下线结构110可以是在中段制程(mol)工艺中形成的接触件或接触线。在另一示例中，下线结构110可以是在beol工艺中形成的连接线。以下，描述下线结构110被具体化为在beol工艺中形成的连接线的示例。
49.第一层间绝缘膜150可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。低介电常数材料可以是例如具有适度高的碳含量和氢含量的氧化硅，并且可以是诸如sicoh的材料。因为在绝缘材料中包括碳，所以可以降低绝缘材料的介电常数。然而，为了进一步降低绝缘材料的介电常数，绝缘材料可以在绝缘材料中包括诸如气体填充或空气填充的空腔的孔。
50.低介电常数材料可以包括例如氟化原硅酸四乙酯(fteos)、氢倍半硅氧烷(hsq)、双苯并环丁烯(bcb)、原硅酸四甲酯(tmos)、八甲基环四硅氧烷(omcts)、六甲基二硅氧烷(hmds)、三甲基甲硅烷基硼酸酯(tmsb)、二乙酰氧基二叔丁基硅氧烷(dadbs)、三甲硅烷基磷酸酯(tmsp)、聚四氟乙烯(ptfe)、tosz(tonen硅氮烷)、fsg(氟化物硅酸盐玻璃)、诸如聚环氧丙烷的聚酰亚胺纳米胺、cdo(掺碳的氧化硅)、osg(有机硅酸盐玻璃)、silk、非晶氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、中孔二氧化硅或它们的组合。然而，本公开不限于此。
51.下线结构110可以设置在第一金属水平处。第一层间绝缘膜150可以包括在第一方向d1上以细长的方式延伸的下线沟槽110t。
52.下线结构110可以包括例如第一下线结构至第三下线结构110_1、110_2和110_3。第一下线结构至第三下线结构110_1、110_2和110_3可以沿着第二方向d2彼此间隔开。例
如，第三下线结构110_3可以设置在第一下线结构110_1与第二下线结构110_2之间。
53.下线结构110可以设置在下线沟槽110t中。下线结构110可以填充下线沟槽110t。
54.下线结构110可以包括下势垒膜111、下衬垫112、下填充膜113和下封盖膜114。下衬垫112可以设置在下势垒膜111与下填充膜113之间。下封盖膜114可以设置在下填充膜113上。
55.下势垒膜111可以沿着下线沟槽110t的侧壁和底表面延伸并且在下线沟槽110t的侧壁和底表面上延伸。下衬垫112可以设置在下势垒膜111上。下衬垫112可以在设置在下势垒膜111上的同时沿着下线沟槽110t的侧壁和底表面延伸并且在下线沟槽110t的侧壁和底表面上延伸。
56.下填充膜113可以设置在下衬垫112上。下填充膜113可以填充下线沟槽110t的其余部分。
57.下封盖膜114可以沿着下填充膜的上表面113us延伸并且在下填充膜的上表面113us上延伸。下封盖膜114可以设置在下衬垫112的上表面上。
58.例如，下封盖膜114可以不设置在下衬垫112的上表面的至少一部分上。作为另一示例，下封盖膜114可以覆盖下衬垫112的上表面的至少一部分。
59.例如，下封盖膜114可以不覆盖下势垒膜111的上表面。作为另一示例，下封盖膜114可以覆盖下势垒膜111的上表面的至少一部分。
60.下衬垫112的上表面被示出为与下填充膜的上表面113us和下势垒膜111的上表面共面。然而，本公开不限于此。就这点而言，下衬垫112的上表面可以指示下衬垫112的沿着下线沟槽110t的侧壁延伸并且在下线沟槽110t的侧壁上延伸的部分的最顶表面。
61.下势垒膜111可以包括例如钽(ta)、氮化钽(tan)、掺杂有钌(ru)的氮化钽(tan:ru)、钛(ti)、氮化钛(tin)、氮化钛硅(tisin)、氮化钨(wn)、碳氮化钨(wcn)、锆(zr)、氮化锆(zrn)、钒(v)、氮化钒(vn)、铌(nb)、氮化铌(nbn)、铂(pt)、铱(ir)和铑(rh)中的至少一种。以下，描述下势垒膜111包括氮化钽(tan)和钌(ru)掺杂的氮化钽(tan:ru)中的一种的示例。
62.下衬垫112可以包括例如金属或金属合金的导电材料。下衬垫112可以包括例如钌(ru)、钴(co)和钌钴(ruco)合金中的至少一种。然而，本公开不限于此。
63.下填充膜113可以包括导电材料，例如，铝(al)、铜(cu)、钨(w)、钴(co)、钌(ru)、银(ag)、金(au)、锰(mn)、钼(mo)、铑(rh)、铱(ir)、rual、nial、nbb2、mob2、tab2、v2alc和cralc中的至少一种。在根据一些示例实施例的半导体装置中，下填充膜113可以包括铜(cu)。
64.下封盖膜114可以包括例如金属的导电材料。下封盖膜114可以包括例如钴(co)、钌(ru)和锰(mn)中的至少一种。在根据一些示例实施例的半导体装置中，下封盖膜114可以包括钴。下封盖膜114可以由钴(co)制成。
65.作为另一示例，下线结构110可以具有单膜结构。此外，还可以在该装置中包括将设置在下线结构110之下的导电图案连接到此的穿通件图案。
66.作为示例，下线结构110可以不包括下衬垫112。下填充膜113可以直接设置在下势垒膜111上。
67.下线结构110可以利用例如镶嵌方案来形成。在图2中，下线结构110在第二方向d2上的宽度被示出为是恒定的。然而，本公开不限于此。例如，下线结构110在第二方向d2上的
宽度可以随着其远离第一层间绝缘膜150的上表面延伸而减小。
68.第一蚀刻停止膜155可以设置在下线结构110和第一层间绝缘膜150上。第二层间绝缘膜160可以设置在第一蚀刻停止膜155上。第一蚀刻停止膜155可以设置在第一层间绝缘膜150与第二层间绝缘膜160之间。
69.第二层间绝缘膜160可以包括第一上线沟槽210t。第一上线沟槽210t可以延伸穿过第一蚀刻停止膜155。
70.第一上线沟槽210t可以暴露出下线结构110的一部分。例如，第一上线沟槽210t可以暴露出第一下线结构110_1的一部分。
71.第一上线沟槽210t可以包括第一上穿通件沟槽210v1_t和第一上布线沟槽210l_t。第一上布线沟槽210l_t可以在第二方向d2上延伸。第一上布线沟槽210l_t可以延伸到第二层间绝缘膜160的上表面。第一上穿通件沟槽210v1_t可以形成在第一上布线沟槽210l_t的底表面上。
72.例如，第一上线沟槽210t的底表面可以是第一上穿通件沟槽210v1_t的底表面。第一上线沟槽210t的底表面可以由下线结构110限定。例如，第一上穿通件沟槽210v1_t的底表面可以由第一下线结构110_1限定。
73.第一上线沟槽210t的侧壁可以包括第一上布线沟槽210l_t的侧壁和底表面以及第一上穿通件沟槽210v1_t的侧壁。第一上布线沟槽210l_t的侧壁和底表面可以由第二层间绝缘膜160限定。第一上穿通件沟槽210v1_t的侧壁可以由第二层间绝缘膜160和第一蚀刻停止膜155限定。
74.在根据一些示例实施例的半导体装置中，第一上线沟槽210t可以延伸穿过下封盖膜114。第一上线沟槽210t可以暴露出下填充膜的上表面113us的一部分。在此情况下，第一上穿通件沟槽210v1_t的侧壁的一部分可以由下封盖膜114限定。第一上线沟槽210t的底表面可以由下填充膜的上表面113us限定。
75.第二层间绝缘膜160可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
76.第一蚀刻停止膜155可以包括相对于第二层间绝缘膜160具有蚀刻选择性的材料。第一蚀刻停止膜155可以包括例如氮化硅(sin)、氮氧化硅(sion)、碳氮氧化硅(siocn)、硼氮化硅(sibn)、硼氮氧化硅(siobn)、碳氧化硅(sioc)、氧化铝(alo)、氮化铝(aln)、碳氧化铝(aloc)和它们的组合中的至少一种。
77.尽管第一蚀刻停止膜155被示出为单膜，但是这仅是示例并且本公开不限于此。在另一示例中，第一蚀刻停止膜155可以包括顺序地堆叠在第一层间绝缘膜150上的多个绝缘膜。
78.第一上线结构210可以设置在第一上线沟槽210t中。第一上线结构210可以填充第一上线沟槽210t。第一上线结构210可以设置在第二层间绝缘膜160中。
79.第一上线结构210可以设置在下线结构110上。第一上线结构210可以连接到下线结构110。第一上线结构210可以与下线结构110接触。例如，第一上线结构210可以连接到第一下线结构110_1。
80.第一上线结构210可以包括第一上布线210l和第一上穿通件210v1。第一上穿通件210v1可以将第一上布线210l和下线结构110彼此连接。第一上穿通件210v1可以与下线结
构110接触。例如，第一上穿通件210v1可以将第一上布线210l和第一下线结构110_1彼此连接。
81.在根据一些示例实施例的半导体装置中，下填充膜的上表面113us可以包括不与第一上线结构210接触的第一区域113us_r1和与第一上线结构210接触的第二区域113us_r2。第一上穿通件210v1可以与下填充膜的上表面的第二区域113us_r2接触。
82.例如，下封盖膜114可以设置在下填充膜的上表面的第一区域113us_r1上。下封盖膜114可以覆盖下填充膜的上表面的第一区域113us_r1。下封盖膜114可以不设置在下填充膜的上表面的第二区域113us_r2上。下封盖膜114可以不覆盖下填充膜的上表面的第二区域113us_r2。
83.当蚀刻下封盖膜114的一部分以暴露出下填充膜的上表面的第二区域113us_r2时，下填充膜113不会通过蚀刻工艺被去除。下填充膜的上表面的第一区域113us_r1可以与下填充膜的上表面的第二区域113us_r2共面。然而，本公开不限于此。
84.第一上线结构210可以填充第一上穿通件沟槽210v1_t和第一上布线沟槽210l_t。第一上布线210l可以设置在第一上布线沟槽210l_t中。第一上穿通件210v1可以设置在第一上穿通件沟槽210v1_t中。
85.第一上布线210l可以设置在与第一金属水平不同的第二金属水平处。第一上布线210l可以设置在高于第一金属水平的第二金属水平处。
86.第一上线结构210可以包括第一上势垒膜211和第一上填充膜213。另外地，第一上线结构210可以包括如下封盖膜114一样的上封盖膜。
87.第一上填充膜213可以包括第一子填充膜213lp和第二子填充膜213up。第二子填充膜213up可以在第一上势垒膜211之间设置在第一子填充膜213lp上。
88.在根据一些示例实施例的半导体装置中，第二子填充膜213up可以与第一子填充膜213lp接触。第二子填充膜的底表面213up_bs可以与第一子填充膜的上表面213lp_us接触。
89.第一子填充膜213lp可以填充整个第一上穿通件沟槽210v1_t。例如，仅第一子填充膜213lp可以设置在第一上穿通件沟槽210v1_t中。
90.第一子填充膜213lp可以与第二层间绝缘膜160接触。更具体地，第一子填充膜213lp可以与限定第一上穿通件沟槽210v1_t的侧壁的第二层间绝缘膜160接触。
91.第一子填充膜213lp可以填充第一上布线沟槽210l_t的一部分。第一子填充膜213lp可以覆盖第一上布线沟槽210l_t的底表面的至少一部分。第一子填充膜213lp可以与限定第一上布线沟槽210l_t的底表面的第二层间绝缘膜160接触。
92.在根据一些示例实施例的半导体装置中，第一子填充膜213lp可以覆盖第一上布线沟槽210l_t的整个底表面。例如，第一子填充膜213lp可以覆盖第一上布线沟槽210l_t的侧壁的一部分。
93.第一子填充膜213lp可以被形成为单膜。就这点而言，“单膜”可以指示由单种导电材料制成。然而，形成为单膜的第一子填充膜213lp可以包括在形成第一子填充膜213lp的工艺中无意引入的杂质。
94.第一上穿通件210v1可以仅包括第一子填充膜213lp。第一上穿通件210v1可以被形成为单膜。
95.第二子填充膜213up可以填充第一上布线沟槽210l_t的在其中设置第一子填充膜213lp之后剩余的剩余部分。
96.第一子填充膜213lp可以包括例如能够选择性生长的导电材料。第一子填充膜213lp可以包括例如钛(ti)、钨(w)、钼(mo)、钌(ru)和钴(co)中的一种。
97.第一子填充膜213lp可以包括与第二子填充膜213up的材料不同的材料。第二子填充膜213up可以包括例如铝(al)、铜(cu)、银(ag)、金(au)、锰(mn)、铑(rh)、铱(ir)、rual、nial、nbb2、mob2、tab2、v2alc和cralc中的至少一种。
98.在根据一些示例实施例的半导体装置中，第二子填充膜213up可以包括铜(cu)。
99.第一上势垒膜211可以沿着第一上布线沟槽210l_t的侧壁的至少一部分延伸并且在第一上布线沟槽210l_t的侧壁的至少一部分上延伸。第一上势垒膜211可以覆盖第一上布线沟槽210l_t的侧壁的至少一部分。
100.例如，第一上势垒膜211可以沿着第一上布线沟槽210l_t的侧壁的一部分延伸并且在第一上布线沟槽210l_t的侧壁的一部分上延伸。例如，第一上势垒膜211可以接触第一子填充膜的上表面213lp_us。
101.第一上势垒膜211可以设置在第二子填充膜213up与第二层间绝缘膜160之间。第一上势垒膜211可以与第二层间绝缘膜160接触。第一上势垒膜211可以与限定第一上布线沟槽210l_t的侧壁的第二层间绝缘膜160接触。
102.第一上势垒膜211可以不沿着第一子填充膜的上表面213lp_us延伸并且不在第一子填充膜的上表面213lp_us上延伸。例如，第一上势垒膜211可以不沿着第一子填充膜的上表面213lp_us与第二子填充膜的底表面213up_bs之间的边界设置并且不设置在第一子填充膜的上表面213lp_us与第二子填充膜的底表面213up_bs之间的边界上。第一上势垒膜211可以不设置在第一子填充膜的上表面213lp_us与第二子填充膜的底表面213up_bs之间，使得可以防止由于第一上势垒膜211而导致的第二子填充膜213up与第一子填充膜213lp之间的电阻的增大。
103.在根据一些示例实施例的半导体装置中，第一上势垒膜211可以不沿着第一上布线沟槽210l_t的底表面延伸并且不在第一上布线沟槽210l_t的底表面上延伸。第一上势垒膜211可以不接触限定第一上布线沟槽210l_t的底表面的第二层间绝缘膜160。
104.第一上势垒膜211可以包括例如钽(ta)、氮化钽(tan)、掺杂有钌(ru)的氮化钽(tan:ru)、钛(ti)、氮化钛(tin)、氮化钛硅(tisin)、氮化钨(wn)、碳氮化钨(wcn)、锆(zr)、氮化锆(zrn)、钒(v)、氮化钒(vn)、铌(nb)、氮化铌(nbn)、铂(pt)、铱(ir)和铑(rh)中的至少一种。以下，描述第一上势垒膜211包括氮化钽(tan)和掺钌(ru)氮化钽(tan:ru)中的一种的示例。
105.作为另一示例，下线结构110可以包括由如第一上线结构210中的双膜组成的下填充膜113。在此情况下，下势垒膜111不沿着下线沟槽110t的底表面延伸并且不在下线沟槽110t的底表面上延伸。下势垒膜111可以沿着下线沟槽110t的侧壁的至少一部分延伸并且在下线沟槽110t的侧壁的至少一部分上延伸。
106.图4至图6是用于示出根据一些示例实施例的半导体装置的示图。以下的描述基于与参照图1至图3描述的那些的不同之处。
107.作为参考，图4和图5是沿着图1的a-a和b-b截取的截面图。图6是图4的p部分的放
大图。
108.参照图4至图6，在根据一些示例实施例的半导体装置中，第一上线结构210还可以包括第一上衬垫212。
109.第一上衬垫212可以设置在第一上势垒膜211与第二子填充膜213up之间以及第一子填充膜213lp与第二子填充膜213up之间。
110.第一上衬垫212可以沿着第一上势垒膜211与第二子填充膜213up之间的边界延伸并且在第一上势垒膜211与第二子填充膜213up之间的边界上延伸。第一上衬垫212可以沿着第一子填充膜的上表面213lp_us与第二子填充膜的底表面213up_bs之间的边界延伸并且在第一子填充膜的上表面213lp_us与第二子填充膜的底表面213up_bs之间的边界上延伸。
111.例如，第一上衬垫212可以沿着第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁延伸并且在第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁上延伸。因为第一上衬垫212可以设置在第一子填充膜213lp与第二子填充膜213up之间，所以第一子填充膜213lp可以不与第二子填充膜213up接触。第二子填充膜213up的侧壁可以面对在第三方向d3上延伸的第一上势垒膜211。
112.第一上衬垫212可以与第一上势垒膜211、第一子填充膜213lp和第二子填充膜213up接触。
113.第一上衬垫212可以包括例如钌(ru)和钴(co)中的至少一种。例如，第一上衬垫212可以包括钌膜、钴膜和钌钴(ruco)合金膜中的一种。就这点而言，“钌钴合金膜”可以是纯粹由钌和钴制成的膜，或者可以是包括在形成合金膜的工艺中引入的杂质的膜。
114.然而，本公开的技术思想不限于第一上衬垫212中包括的上述材料。
115.图7是用于示出根据一些示例实施例的半导体装置的示图。以下的描述基于与参照图4至图6的描述的不同之处。作为参考，图7是图4的p部分的放大图。
116.参照图7，在根据一些示例实施例的半导体装置中，第一上衬垫212可以包括顺序地设置在第一上势垒膜211上的第一子衬垫212_af和第二子衬垫212_bf。
117.第二子衬垫212_bf可以设置在第一子衬垫212_af上。第一子衬垫212_af和第二子衬垫212_bf中的每一个可以沿着第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁延伸并且在第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁上延伸。
118.第一子衬垫212_af可以与第一子填充膜213lp接触。第二子衬垫212_bf可以与第二子填充膜213up接触。
119.第一子衬垫212_af和第二子衬垫212_bf中的每一个可以包括钌膜、钴膜和钌钴(ruco)合金膜中的一种。
120.图8是用于示出根据一些示例实施例的半导体装置的示图。以下的描述基于与参照图7的描述的不同之处。作为参考，图8是图4的p部分的放大图。
121.参照图8，在根据一些示例实施例的半导体装置中，第一上衬垫212可以包括设置在第一子衬垫212_af与第二子衬垫212_bf之间的第三子衬垫212_cf。
122.第三子衬垫212_cf可以沿着第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁延伸并且在第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁上延伸。
123.第一子衬垫212_af和第二子衬垫212_bf中的一个可以包括钌膜，而第一子衬垫212_af和第二子衬垫212_bf中的另一个可以包括钴膜。第三子衬垫212_cf可以包括钌钴(ruco)合金膜。
124.图9至图11分别是用于示出根据一些示例实施例的半导体装置的示图。以下描述基于与参照图7和图8的描述的不同之处。作为参考，图9至图11是图4的p部分的放大图。
125.在以下的描述中，第三子衬垫212_cf可以具体化为钌钴(ruco)合金膜。在一个示例中，第一子衬垫212_af可以包括钌膜，并且第二子衬垫212_bf可以包括钴膜。在另一示例中，第一子衬垫212_af可以包括钴层，并且第二子衬垫212_bf可以包括钌层。
126.参照图9，在根据一些示例实施例的半导体装置中，第一上衬垫212可以包括第一子衬垫212_af和第二子衬垫212_bf。
127.第一子衬垫212_af可以沿着第二子填充膜213up的侧壁延伸并且在第二子填充膜213up的侧壁上延伸。第一子衬垫212_af可以不沿着第二子填充膜的底表面213up_bs延伸并且不在第二子填充膜的底表面213up_bs上延伸。
128.第二子衬垫212_bf可以沿着第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁延伸并且在第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁上延伸。
129.作为另一示例，代替第一子衬垫212_af的第三子衬垫212_cf可以设置在设置第一子衬垫212_af的位置处。即，第一上衬垫212可以包括第二子衬垫212_bf，并且第三子衬垫212_cf可以设置在第一子衬垫212_af与第二子衬垫212_bf之间，但是不沿着第二子填充膜的底表面213up_bs延伸并且不在第二子填充膜的底表面213up_bs上延伸。
130.参照图10和图11，在根据一些示例实施例的半导体装置中，第一上衬垫212可以包括第一子衬垫212_af、第二子衬垫212_bf和第三子衬垫212_cf。
131.第一子衬垫212_af和第三子衬垫212_cf中的每一个可以沿着第二子填充膜213up的侧壁延伸并且在第二子填充膜213up的侧壁上延伸。第一子衬垫212_af和第三子衬垫212_cf中的每一个可以不沿着第二子填充膜的底表面213up_bs延伸并且不在第二子填充膜的底表面213up_bs上延伸。
132.作为另一示例，第一上衬垫212可以不包括第一子衬垫212_af。即，第三子衬垫212_cf可以设置在第一上势垒膜211与第二子填充膜213up之间，同时在第一上势垒膜211与第二子填充膜213up之间不存在第一子衬垫212_af。
133.如图10中所示，第二子衬垫212_bf可以沿着第二子填充膜的底表面213up_bs延伸并且在第二子填充膜的底表面213up_bs上延伸。第二子衬垫212_bf可以不沿着第二子填充膜213up的侧壁延伸并且不在第二子填充膜213up的侧壁上延伸。
134.在图11中，第二子衬垫212_bf可以沿着第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁延伸并且在第二子填充膜的底表面213up_bs和第二子填充膜213up的侧壁上延伸。
135.图12和图13是用于示出根据一些示例实施例的半导体装置的示图。以下的描述基于与参照图4至图6的描述的不同之处。
136.参照图12和图13，在根据一些示例实施例的半导体装置中，第一上衬垫212可以设置在第一上势垒膜211与第二子填充膜213up之间，并且可以不设置在第一子填充膜213lp
与第二子填充膜213up之间。
137.第一上衬垫212可以不沿着第二子填充膜的底表面213up_bs延伸并且不在第二子填充膜的底表面213up_bs上延伸。第一上衬垫212可以不沿着第一子填充膜的上表面213lp_us与第二子填充膜的底表面213up_bs之间的边界延伸并且不在第一子填充膜的上表面213lp_us与第二子填充膜的底表面213up_bs之间的边界上延伸。
138.因为第一上衬垫212不设置在第一子填充膜213lp与第二子填充膜213up之间，所以第一子填充膜213lp可以接触第二子填充膜213up。
139.图14和图15是用于示出根据一些示例实施例的半导体装置的示图。以下描述基于其与参照图1至图3描述的那些的不同之处。
140.参照图14和图15，在根据一些示例实施例的半导体装置中，第一子填充膜213lp可以与下封盖膜114的上表面和下封盖膜114的侧表面接触。
141.下封盖膜114可以包括面对下填充膜113的底表面和远离下填充膜113的上表面以及底表面与上表面之间的侧表面。
142.第一上线沟槽210t可以不延伸穿过下封盖膜114。第一上线沟槽210t可以不暴露出下填充膜的上表面113us。
143.第一上穿通件沟槽210v_t的侧壁可以不由下封盖膜114限定。第一上线沟槽210t的底表面可以由下封盖膜114限定。
144.图16是用于示出根据一些示例实施例的半导体装置的示图。以下描述基于其与参照图1至图3描述的那些的不同之处。
145.参照图16，在根据一些示例实施例的半导体装置中，第一子填充膜213lp可以覆盖第一上布线沟槽210l_t的底表面的一部分。
146.第一上布线沟槽210l_t的底表面可以包括第一区域210l_t_bs1和第二区域210l_t_bs2。第一子填充膜213lp可以覆盖第一上布线沟槽的底表面的第一区域210l_t_bs1。第一子填充膜213lp可以不覆盖第一上布线沟槽的底表面的第二区域210l_t_bs2。
147.第一上势垒膜211的一部分可以沿着第一上布线沟槽210l_t的底表面延伸并且在第一上布线沟槽210l_t的底表面上延伸。第一上势垒膜211可以沿着第一上布线沟槽的底表面的第二区域210l_t_bs2延伸并且在第一上布线沟槽210l_t的底表面的第二区域210l_t_bs2上延伸。第一上势垒膜211可以覆盖第一上布线沟槽的底表面的第二区域210l_t_bs2。第一上势垒膜211可以不沿着第一上布线沟槽的底表面的第一区域210l_t_bs1延伸并且不在第一上布线沟槽的底表面的第一区域210l_t_bs1上延伸。
148.第一子填充膜的上表面213lp_us的至少一部分可以包括向上凸起的弯曲表面。第二子填充膜的底表面213up_bs的一部分可以与第一子填充膜的上表面213lp_us接触。第二子填充膜的底表面213up_bs的剩余部分可以与第一上势垒膜211接触。第一子填充膜213lp的上表面213lp_us的一部分可以与第一上势垒膜211接触。
149.在图16中，如图12和图13中所示，当第一上衬垫212不设置在第一子填充膜213lp与第二子填充膜213up之间时，第一上衬垫212可以沿着第一上势垒膜211延伸并且在第一上势垒膜211上延伸，第一上势垒膜211沿着第一上布线沟槽210l_t的底表面延伸并且在第一上布线沟槽210l_t的底表面上延伸。
150.图17是用于示出根据一些示例实施例的半导体装置的说明性布局图。图18是沿着
图17的a-a截取的说明性截面图。以下描述基于其与参照图1至图3描述的那些的不同之处。
151.参照图17和图18，在根据一些示例实施例的半导体装置中，第一上线结构210包括第一上布线210l、第一上穿通件210v1和第二上穿通件210v2。
152.第二上穿通件210v2可以将第一上布线210l和下线结构110彼此连接。第二上穿通件210v2可以与下线结构110接触。例如，第二上穿通件210v2可以与作为下线结构110的一些部分的下衬垫112和下填充膜113接触。例如，第二上穿通件210v2可以将第一上布线210l和第二下线结构110_2彼此连接。第一上线结构210可以连接到多个下线结构110。
153.第一上线沟槽210t可以包括第一上穿通件沟槽210v1_t、第二上穿通件沟槽210v2_t和第一上布线沟槽210l_t。第二上穿通件沟槽210v2_t可以形成在第一上布线沟槽210l_t的底表面中。
154.第一上线沟槽210t的底表面可以包括第一上穿通件沟槽210v1_t的底表面和第二上穿通件沟槽210v2_t的底表面。例如，第二上穿通件沟槽210v2_t的底表面可以由第二下线结构110_2限定。第二上穿通件沟槽210v2_t的侧壁可以由第二层间绝缘膜160和第一蚀刻停止膜155限定。
155.第二上穿通件210v2可以设置在第二上穿通件沟槽210v2_t中。第一子填充膜213lp可以填充整个第二上穿通件沟槽210v2_t。第一子填充膜213lp可以与限定第二上穿通件沟槽210v2_t的侧壁的第二层间绝缘膜160接触。第二上穿通件210v2可以仅包括第一子填充膜213lp。
156.图19和图20分别是用于示出根据一些示例实施例的半导体装置的示图。以下描述基于其与参照图17和图18描述的那些的不同之处。
157.参照图19，在根据一些示例实施例的半导体装置中，填充第一上穿通件沟槽210v1_t的第一子填充膜的上表面213lp_us的至少一部分可以包括凸起的弯曲表面。填充第二上穿通件沟槽210v2_t的第一子填充膜的上表面213lp_us的至少一部分可以包括凸起的弯曲表面。
158.填充第一上穿通件沟槽210v1_t的第一子填充膜213lp可以与填充第二上穿通件沟槽210v2_t的第一子填充膜213lp接触。第一子填充膜213lp可以覆盖第一上布线沟槽210l_t的整个底表面。
159.参照图20，在根据一些示例实施例的半导体装置中，填充第一上穿通件沟槽210v1_t的第一子填充膜213lp和填充第二上穿通件沟槽210v2_t的第一子填充膜213lp可以不覆盖第一上布线沟槽210l_t的整个底表面。
160.第一上势垒膜211的一部分可以沿着第一上布线沟槽210l_t的底表面延伸并且在第一上布线沟槽210l_t的底表面上延伸。填充第一上穿通件沟槽210v1_t的第一子填充膜的上表面213lp_us和填充第二上穿通件沟槽210v2_t的第一子填充膜的上表面213lp_us中的每一个可以包括凸起的弯曲表面。例如，第一上势垒膜211的沿着第一上布线沟槽210l_t的底表面延伸并且在第一上布线沟槽210l_t的底表面上延伸的部分可以部分地沿着第一子填充膜的上表面213lp_us延伸并且部分地在第一子填充膜的上表面213lp_us上延伸。
161.图21是用于示出根据一些示例实施例的半导体装置的说明性布局图。图22是沿着图21的c-c截取的说明性截面图。以下描述基于其与参照图1至图3描述的那些的不同之处。
162.参照图21和图22，根据一些示例实施例的半导体装置还可以包括第二上线结构
310。
163.第二蚀刻停止膜165可以设置在第一上线结构210和第二层间绝缘膜160上。第三层间绝缘膜170可以设置在第二蚀刻停止膜165上。第二蚀刻停止膜165可以设置在第二层间绝缘膜160与第三层间绝缘膜170之间。
164.第三层间绝缘膜170可以包括第二上线沟槽310t。第二上线沟槽310t可以延伸穿过第二蚀刻停止膜165。第二上线沟槽310t可以暴露出第一上线结构210的一部分。
165.第二上线沟槽310t可以包括第三上穿通件沟槽310v_t和第二上布线沟槽310l_t。第二上布线沟槽310l_t可以在第一方向d1上以细长的方式延伸。第二上布线沟槽310l_t可以延伸到第三层间绝缘膜170的上表面。
166.第三上穿通件沟槽310v_t可以形成在第二上布线沟槽310l_t的底表面中。例如，第二上线沟槽310t的底表面可以是第三上穿通件沟槽310v_t的底表面。
167.第二上线沟槽310t的侧壁可以包括第二上布线沟槽310l_t的侧壁和底表面以及第三上穿通件沟槽310v_t的侧壁。
168.第三层间绝缘膜170可以包括例如氧化硅、氮化硅、氮氧化硅和低介电常数材料中的至少一种。
169.第二蚀刻停止膜165可以包括相对于第三层间绝缘膜170具有蚀刻选择性的材料。第二蚀刻停止膜165可以包括例如氮化硅(sin)、氮氧化硅(sion)、碳氮氧化硅(siocn)、硼氮化硅(sibn)、硼氮氧化硅(siobn)、碳氧化硅(sioc)、氧化铝(alo)、氮化铝(aln)、碳氧化铝(aloc)和它们的组合中的至少一种。
170.第二上线结构310可以设置在第二上线沟槽310t中。第二上线结构310可以填充第二上线沟槽310t。第二上线结构310可以设置在第三层间绝缘膜170中。
171.第二上线结构310可以设置在第一上线结构210上。第二上线结构310可以连接到第一上线结构210。第二上线结构310可以与第一上线结构210接触。
172.第二上线结构310可以包括第二上布线310l和第三上穿通件310v。第三上穿通件310v可以将第二上布线310l和第一上线结构210彼此连接。第三上穿通件310v可以与第一上布线210l接触。
173.第二上线结构310可以填充第三上穿通件沟槽310v_t和第二上布线沟槽310l_t。第二上布线310l可以设置在第二上布线沟槽310l_t中。第三上穿通件310v可以设置在第三上穿通件沟槽310v_t中。
174.第二上布线310l可以设置在与第二金属水平不同的第三金属水平处。第二上布线310l可以设置在高于第二金属水平的第三金属水平处。
175.第二上线结构310可以包括第二上势垒膜311、第二上衬垫312和第二上填充膜313。第二上衬垫312可以设置在第二上势垒膜311与第二上填充膜313之间。
176.第二上势垒膜311可以沿着第二上线沟槽310t的侧壁和底表面延伸并且在第二上线沟槽310t的侧壁和底表面上延伸。第二上衬垫312可以设置在第二上势垒膜311上。第二上衬垫312可以在设置在第二上势垒膜311上的同时沿着第二上线沟槽310t的侧壁和底表面延伸并且在第二上线沟槽310t的侧壁和底表面上延伸。
177.第二上填充膜313可以设置在第二上衬垫312上。第二上填充膜313可以填充第二上线沟槽310t的剩余部分。
178.第二上势垒膜311、第二上衬垫312和第二上填充膜313中的每一个中包括的材料可以与下势垒膜111、下衬垫112和下填充膜113中的每一个中包括的材料相同。
179.作为另一示例，可以从第二上线结构310省略第二上衬垫312。第二上填充膜313可以直接设置在第二上势垒膜311上。
180.第一上布线210l在第一方向d1上的宽度w11可以不同于第二上布线310l在第二方向d2上的宽度w12。例如，第二上布线310l在第二方向d2上的宽度w12可以大于第一上布线210l在第一方向d1上的宽度w11。
181.第二上线结构310的导电层结构可以不同于第一上线结构210的导电层结构。基于设置在每个金属水平处的布线的宽度，线结构的导电膜结构也可以改变以降低线结构的电阻值。
182.作为示例，第二上线结构310的导电层结构可以与第一上线结构210的导电层结构相同。
183.图23是用于示出根据一些示例实施例的半导体装置的示图。以下描述基于其与参照图1至图3描述的那些的不同之处。
184.作为参考，图23示出沿着第一栅电极ge切割的示例。
185.在图23中，示出鳍型图案af在第一方向d1上延伸并且第一栅电极ge在第二方向d2上延伸。然而，本公开不限于此。
186.参照图23，根据一些示例实施例的半导体装置可以包括设置在衬底10与下线结构110之间的晶体管tr。
187.衬底10可以是硅衬底或绝缘体上硅(soi)衬底。可替换地，衬底10可以包括但不限于硅锗、sgoi(绝缘体上硅锗)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。
188.晶体管tr可以包括鳍型图案af、鳍型图案af上的第一栅电极ge、以及鳍型图案af与第一栅电极ge之间的第一栅极绝缘膜gi。
189.晶体管tr可以包括分别设置在第一栅电极ge的两侧上的源极图案和漏极图案。
190.鳍型图案af可以从衬底10突出。鳍型图案af可以在第一方向d1上延伸。鳍型图案af可以是衬底10的一部分，或者可以包括从衬底10生长的外延层。鳍型图案af可以包括例如作为元素半导体材料的硅或锗。此外，鳍型图案af可以包括化合物半导体，例如，iv-iv族化合物半导体或iii-v族化合物半导体。
191.例如，iv-iv族化合物半导体可以包括：二元化合物，其包括碳(c)、硅(si)、锗(ge)和锡(sn)中的两种；三元化合物，其包括它们中的三种；或者通过将iv族元素掺杂到其中而获得的化合物。例如，iii-v族化合物半导体可以包括通过将作为iii族元素的铝(al)、镓(ga)和铟(in)中的一种以及作为v族元素的磷(p)、砷(as)和锑(sb)中的一种彼此组合而获得的二元化合物、通过将作为iii族元素的铝(al)、镓(ga)和铟(in)中的两种以及作为v族元素的磷(p)、砷(as)和锑(sb)中的一种彼此组合而获得的三元化合物、或者通过将作为iii族元素的铝(al)、镓(ga)和铟(in)中的三种以及作为v族元素的磷(p)、砷(as)和锑(sb)中的一种彼此组合而获得的四元化合物。
192.场绝缘膜15可以形成在衬底10上。场绝缘膜15可以形成在鳍型图案af的侧壁的一部分上。鳍型图案af可以向上突出超过场绝缘膜15的上表面。场绝缘膜15可以包括例如氧化物膜、氮化物膜、氮氧化物膜或它们的组合物膜。
193.第一栅电极ge可以设置在鳍型图案af上。第一栅电极ge可以在第二方向d2上延伸。第一栅电极ge可以与鳍型图案af相交。
194.第一栅电极ge可以包括例如金属、导电金属氮化物、导电金属碳化物、金属硅化物、掺杂的半导体材料、导电金属氮氧化物和导电金属氧化物中的至少一种。
195.第一栅极绝缘膜gi可以设置在第一栅电极ge与鳍型图案af之间以及第一栅电极ge与场绝缘膜15之间。第一栅极绝缘膜gi可以包括例如氧化硅、氮氧化硅、氮化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料。高介电常数材料可以包括例如氮化硼、金属氧化物和金属氧化硅中的至少一种。
196.根据一些示例实施例的半导体装置可以包括利用负电容器的nc(负电容)fet。例如，第一栅极绝缘膜gi可以包括具有铁电性质的铁电材料膜和具有顺电性质的顺电材料膜。
197.铁电材料膜可以具有负电容，并且顺电材料膜可以具有正电容。例如，当两个或更多个电容器彼此串联连接并且电容器中的每一个的电容具有正值时，总电容小于每个单独的电容器的电容。相反，当彼此串联连接的两个或更多个电容器的电容中的至少一个具有负值时，总电容可以具有大于每个单独的电容的绝对值的正值。
198.当具有负电容的铁电材料膜和具有正电容的顺电材料膜彼此串联连接时，可以增大彼此串联连接的铁电材料膜和顺电材料膜的总电容值。由于总电容值的增大，包括铁电材料膜的晶体管可以在室温下具有低于大约60mv/decade的亚阈值摆幅(ss)。
199.铁电材料膜可以具有铁电性质。铁电材料膜可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆钛中的至少一种。在这一点上，在一个示例中，氧化铪锆可以指通过用锆(zr)掺杂氧化铪而获得的材料。在另一示例中，氧化铪锆可以指铪(hf)、锆(zr)和氧(o)的化合物。
200.铁电材料膜还可以包含掺杂的掺杂剂。例如，掺杂剂可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。铁电材料膜中包含的掺杂剂的类型可以根据铁电材料膜中包括的铁电材料的类型而改变。
201.当铁电材料膜包括氧化铪时，铁电材料膜中包含的掺杂剂可以包括例如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)中的至少一种。
202.当掺杂剂是铝(al)时，铁电材料膜可以包含大约3at％(原子％)至大约8at％的铝。在这一点上，掺杂剂的含量可以是基于铪和铝的和的铝的含量。
203.当掺杂剂是硅(si)时，铁电材料膜可以包含大约2at％至大约10at％的硅。当掺杂剂是钇(y)时，铁电材料膜可以包含大约2at％至大约10at％的钇。当掺杂剂是钆(gd)时，铁电材料膜可以包含大约1at％至大约7at％的钆。当掺杂剂是锆(zr)时，铁电材料膜可以包含大约50at％至大约80at％的锆。
204.顺电材料膜可以具有顺电性质。顺电材料膜可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。尽管顺电材料膜中包含的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但是本公开不限于此。
205.铁电材料膜和顺电材料膜可以包括相同的材料。铁电材料膜可以具有铁电性质，而顺电材料膜可以不具有铁电性质。例如，当铁电材料膜和顺电材料膜中的每一个包括氧
化铪时，铁电材料膜中包含的氧化铪的晶体结构可以不同于顺电材料膜中包含的氧化铪的晶体结构。
206.铁电材料膜可以具有表现出铁电性质大小的厚度。尽管铁电材料膜的厚度可以在例如大约0.5nm至大约10nm的范围内，但是本公开不限于此。因为表现出铁电性质的临界厚度可以基于铁电材料的类型而改变，因此铁电材料膜的厚度可以根据铁电材料的类型而改变。
207.在一个示例中，第一栅极绝缘膜gi可以包括一个铁电材料膜。在另一示例中，第一栅极绝缘膜gi可以包括彼此间隔开的多个铁电材料膜。第一栅极绝缘膜gi可以具有其中交替地堆叠有多个铁电材料膜和多个顺电材料膜的堆叠结构。
208.栅极封盖图案ge_cap可以设置在第一栅电极ge上。下线结构110可以设置在第一栅电极ge上。下线结构110被示出为不连接到第一栅电极ge。然而，本公开不限于此。下线结构110中的一个可以连接到第一栅电极ge。
209.图24是用于示出根据一些示例实施例的半导体装置的示图。以下的描述基于与参照图23的描述的不同之处。
210.参照图24，在根据一些示例实施例的半导体装置中，晶体管tr可以包括纳米片ns、围绕纳米片ns的第一栅电极ge、以及位于纳米片ns与第一栅电极ge之间的第一栅极绝缘膜gi。
211.纳米片ns可以设置在下鳍型图案baf上。纳米片ns可以沿着第三方向d3与下鳍型图案baf间隔开。晶体管tr被示出为包括沿着第三方向d3彼此间隔开的三个纳米片ns。然而，本公开不限于此。在另一示例中，在第三方向d3上布置并且设置在下鳍型图案baf上的纳米片ns的数量可以大于三个或者可以小于三个。
212.下鳍型图案baf和纳米片ns中的每一个可以包括例如作为元素半导体材料的硅或锗。下鳍型图案baf和纳米片ns中的每一个可以包括化合物半导体，例如，iv-iv族化合物半导体或iii-v族化合物半导体。下鳍型图案baf和纳米片ns可以包括相同的材料，或者可以包括不同的材料。
213.图25至图27是用于示出根据一些示例实施例的半导体装置的示图。作为参考，图25是用于示出根据一些示例实施例的半导体装置的平面图。图26是沿着图25的d-d和e-e截取的截面图。图27是沿着图25的f-f截取的截面图。
214.参照图25至图27，逻辑单元lc可以设置在衬底10上。逻辑单元lc可以指示执行特定功能的逻辑元件。例如，逻辑元件可以包括诸如反相器、触发器晶体管、电容器、逻辑门或其它电路元件的电路。逻辑单元lc可以包括构成逻辑元件的竖直晶体管(竖直fet)、以及将竖直晶体管彼此连接的线。
215.衬底10上的逻辑单元lc可以包括第一有源区域rx1和第二有源区域rx2。例如，第一有源区域rx1可以是pmosfet区域，并且第二有源区域rx2可以是nmosfet区域。第一有源区域rx1和第二有源区域rx2中的每一个可以由形成在衬底10的上部中的沟槽t_ch限定。第一有源区域rx1和第二有源区域rx2可以沿着第一方向d1彼此间隔开。
216.第一下外延图案spo1可以设置在第一有源区域rx1上，并且第二下外延图案spo2可以设置在第二有源区域rx2上。在平面图中，第一下外延图案spo1可以与第一有源区域rx1重叠，并且第二下外延图案spo2可以与第二有源区域rx2重叠。可以经由选择性外延生
长工艺形成第一下外延图案spo1和第二下外延图案spo2中的每一个。第一下外延图案spo1可以设置在衬底10的第一凹陷区域rs1中，并且第二下外延图案spo2可以设置在衬底10的第二凹陷区域rs2中。
217.第一有源图案ap1可以设置在第一有源区域rx1上，并且第二有源图案ap2可以设置在第二有源区域rx2上。第一有源图案ap1和第二有源图案ap2中的每一个可以具有竖直地突出的鳍形状。在平面图中，第一有源图案ap1和第二有源图案ap2中的每一个可以具有在第一方向d1上延伸的条形状。第一有源图案ap1可以沿着第二方向d2布置，并且第二有源图案ap2可以沿着第二方向d2布置。
218.第一有源图案ap1中的每一个可以包括从第一下外延图案spo1竖直地突出的第一沟道图案chp1和位于第一沟道图案chp1上的第一上外延图案dop1。第二有源图案ap2中的每一个可以包括从第二下外延图案spo2竖直地突出的第二沟道图案chp2和位于第二沟道图案chp2上的第二上外延图案dop2。
219.元件分离膜st可以设置在衬底10上以填充沟槽t_ch。元件分离膜st可以覆盖第一下外延图案spo1和第二下外延图案spo2的上表面。第一有源图案ap1和第二有源图案ap2可以竖直地且向上地突出超过元件分离膜st。
220.以彼此平行的方式并且在第一方向d1上延伸的多个第二栅电极420可以设置在元件分离膜st上。第二栅电极420可以沿着第二方向d2布置。第二栅电极420可以围绕第一有源图案ap1的第一沟道图案chp1，并且围绕第二有源图案ap2的第二沟道图案chp2。例如，第一有源图案ap1的第一沟道图案chp1可以具有第一侧壁sw1至第四侧壁sw4。第一侧壁sw1和第二侧壁sw2可以在第二方向d2上彼此面对，并且第三侧壁sw3和第四侧壁sw4可以在第一方向d1上彼此面对。第二栅电极420可以设置在第一侧壁sw1至第四侧壁sw4上。例如，第二栅电极420可以围绕第一侧壁sw1至第四侧壁sw4。
221.第二栅极绝缘膜430可以插设在第二栅电极420与第一沟道图案chp1和第二沟道图案chp2中的每一个之间。第二栅极绝缘膜430可以覆盖第二栅电极420的底表面和第二栅电极420的内侧壁。例如，第二栅极绝缘膜430可以直接覆盖第一有源图案ap1的第一侧壁sw1至第四侧壁sw4。
222.第一上外延图案dop1和第二上外延图案dop2可以竖直地且向上地突出超过第二栅电极420。第二栅电极420的上表面的水平可以低于第一上外延图案dop1和第二上外延图案dop2中的每一个的底表面的水平。例如，第一有源图案ap1和第二有源图案ap2中的每一个可以从衬底10竖直地突出并且延伸穿过第二栅电极420。
223.根据一些示例实施例的半导体装置可以包括载流子在第三方向d3上移动的竖直晶体管。例如，当将电压施加到第二栅电极420并且由此“导通”晶体管时，载流子可以分别从下外延图案sop1和sop2经由沟道图案chp1和chp2移动到上外延图案dop1和dop2。在根据一些示例实施例的半导体装置中，第二栅电极420可以围绕沟道图案chp1和chp2的整个侧壁sw1至sw4。根据本公开的晶体管可以具体化为具有环栅结构的三维场效应晶体管(例如，vfet)。因为栅极围绕沟道，所以根据一些示例实施例的半导体装置可以具有优异的电性质。
224.覆盖第二栅电极420以及第一有源图案ap1和第二有源图案ap2的间隔件440可以设置在元件分离膜st上。间隔件440可以包括氮化硅膜或氮氧化硅膜。间隔件440可以包括
下间隔件440ls、上间隔件440us、以及下间隔件440ls与上间隔件440us之间的栅极间隔件440gs。
225.下间隔件440ls可以直接覆盖元件分离膜st的上表面。第二栅电极420可以经由下间隔件440ls沿着第三方向d3与元件分离膜st间隔开。栅极间隔件440gs可以覆盖第二栅电极420中的每一个的上表面和外侧壁。上间隔件440可以覆盖第一上外延图案dop1和第二上外延图案dop2。然而，上间隔件440us可以不覆盖第一上外延图案dop1和第二上外延图案dop2的上表面，而是可以暴露出第一上外延图案dop1和第二上外延图案dop2的上表面。
226.下层间绝缘膜的第一部分190bp可以设置在间隔件440上。下层间绝缘膜的第一部分190bp的上表面可以与第一上外延图案dop1和第二上外延图案dop2的上表面中的每一个基本上共面。下层间绝缘膜的第二部分190up以及第一层间绝缘膜150和第二层间绝缘膜160可以顺序地堆叠在下层间绝缘膜的第一部分190bp上。下层间绝缘膜的第一部分190bp和下层间绝缘膜的第二部分190up可以包括在下层间绝缘膜190中。下层间绝缘膜的第二部分190up可以覆盖第一上外延图案dop1和第二上外延图案dop2的上表面。
227.可以提供延伸穿过下层间绝缘膜的第二部分190up并且连接到第一上外延图案dop1和第二上外延图案dop2的至少一个第一源极/漏极接触件470。可以提供顺序地延伸穿过下层间绝缘膜190、下间隔件440ls和元件分离膜st并且连接到第一下外延图案spo1和第二下外延图案spo2的至少一个第二源极/漏极接触件570。可以提供顺序地延伸穿过下层间绝缘膜的第二部分190up、下层间绝缘膜的第一部分190bp、以及栅极间隔件440gs并且连接到第二栅电极420的栅极接触件480。
228.第三蚀刻停止膜156可以另外地设置在下层间绝缘膜的第二部分190up与第一层间绝缘膜150之间。第一蚀刻停止膜155可以设置在第一层间绝缘膜150与第二层间绝缘膜160之间。
229.下线结构110可以设置在第一层间绝缘膜150中。下线结构110可以包括下穿通件110v和下布线110l。下穿通件110v和下布线110l的描述可以与第一上穿通件210v1和第一上布线210l的描述相似。然而，下线结构110的膜结构可以与上线结构210的膜结构不同或相同。
230.下线结构110可以连接到第一源极/漏极接触件470、第二源极/漏极接触件570和栅极接触件480。第一上线结构210可以设置在第二层间绝缘膜160中。
231.例如，还可以在第一源极/漏极接触件470与下线结构110之间设置与第一上线结构210相似的另外的线结构。
232.第一上线结构210的详细描述可以与如以上参照图1至图22描述的基本上相同。
233.图28至图33是用于示出根据一些示例实施例的制造半导体装置的方法的中间操作的结构的示图。
234.作为参考，图28、图30至图33分别是沿着图1的a-a截取的截面图。图29是沿着图1的b-b截取的截面图。
235.参照图28和图29，可以在第一层间绝缘膜150中形成下线结构110。
236.可以在第一层间绝缘膜150中形成下线沟槽110t。在下线沟槽110t中，可以形成下线结构110。下线结构110可以包括下势垒膜111、下衬垫112、下填充膜113和下封盖膜114。
237.接着，可以在第一层间绝缘膜150和下线结构110上形成第一蚀刻停止膜155。
238.可以在第一蚀刻停止膜155上形成第二层间绝缘膜160。第二层间绝缘膜160可以包括第一上线沟槽210t。第一上线沟槽210t可以包括第一上穿通件沟槽210v1_t和第一上布线沟槽210l_t。第一上穿通件沟槽210v1_t可以暴露出下线结构110。
239.第一上线沟槽210t可以延伸穿过第一蚀刻停止膜155。在一些实施例中，第一上线沟槽210t可以延伸穿过下封盖膜114。在其它实施例中，上线沟槽210t可以不延伸穿过下封盖膜114。
240.参照图30，在下线结构110上，可以形成填充整个上穿通件沟槽210v1_t的第一子填充膜213lp。
241.第一子填充膜213lp可以覆盖第一上布线沟槽210l_t的底表面的至少一部分。第一子填充膜213lp可以填充第一上布线沟槽210l_t的一部分。
242.可以利用选择性生长方法形成第一子填充膜213lp。例如，导电材料的暴露的表面可以用作用于选择性生长方法的种子层。
243.参照图31，可以沿着第一子填充膜的上表面213lp_us并且在第一子填充膜的上表面213lp_us上形成选择性抑制膜180。
244.选择性抑制膜180包括有机材料。选择性抑制膜180可以选择性地防止在其上形成有选择性抑制膜180的表面上沉积导电材料。
245.可以在导电材料上形成选择性抑制膜180。例如，可以在金属或金属合金(例如，第一子填充膜213lp)上形成选择性抑制膜180。可以不在绝缘材料(例如，第二层间绝缘膜160)上形成选择性抑制膜180。
246.参照图32，在已经形成选择性抑制膜180的状态下，沿着第一上线沟槽210t的侧壁并且在第一上线沟槽210t的侧壁上形成预上势垒膜211p。可以沿着第二层间绝缘膜160的上表面并且在第二层间绝缘膜160的上表面上形成预上势垒膜211p。
247.预上势垒膜211p不沿着第一子填充膜的上表面213lp_us延伸并且不在第一子填充膜的上表面213lp_us上延伸。
248.可以例如利用原子层沉积(ald)工艺形成预上势垒膜211p。然而，本公开不限于此。预上势垒膜211p可以包括但不限于例如氮化钽(tan)和掺杂有钌的氮化钽(tan:ru)中的一种。
249.接着，在已经形成选择性抑制膜180的状态下，可以在预上势垒膜211p上形成预上衬垫212p。可以沿着第一上线沟槽210t的侧壁和第二层间绝缘膜160的上表面并且在第一上线沟槽210t的侧壁和第二层间绝缘膜160的上表面上形成预上衬垫212p。预上衬垫212p可以不沿着第一子填充膜的上表面213lp_us延伸并且不在第一子填充膜的上表面213lp_us上延伸。
250.当预上衬垫212p包括多个膜时，预上衬垫212p的一部分可以沿着第一子填充膜的上表面213lp_us延伸并且在第一子填充膜的上表面213lp_us上延伸。例如，在其上形成有选择性抑制膜180的表面上，可以不沉积导电材料a。相反，在其上形成有选择性抑制膜180的表面上，可以沉积导电材料b。
251.参照图33，可以去除选择性抑制膜180，使得可以暴露出第一子填充膜的上表面213lp_us。
252.可以经由例如但不限于等离子处理来去除选择性抑制膜180。
253.接着，可以在第一子填充膜213lp上形成预子填充膜。预子填充膜可以填充第一上布线沟槽210l_t的剩余部分。可以在第二层间绝缘膜160的上表面上形成预子填充膜。
254.可以去除设置在第二层间绝缘膜160的上表面上的预上势垒膜211p、预上衬垫212p和预子填充膜。因此，可以在第一子填充膜213lp上形成第一上势垒膜211、第一上衬垫212和第二子填充膜213up。
255.图34至图36是用于示出根据一些示例实施例的制造半导体装置的方法的中间操作的结构的示图。
256.作为参考，图34可以涉及图31之后执行的工艺。此外，图34至图36分别是沿着图1的a-a的截面图。
257.参照图34，在已经形成选择性抑制膜180的状态下，可以沿着第一上线沟槽210t的侧壁和第二层间绝缘膜160的上表面并且在第一上线沟槽210t的侧壁和第二层间绝缘膜160的上表面上形成预上势垒膜211p。
258.参照图35，可以去除选择性抑制膜180，使得可以暴露出第一子填充膜的上表面213lp_us。
259.参照图36，在已经去除选择性抑制膜180的状态下，可以在预上势垒膜211p上形成预上衬垫212p。
260.可以沿着第一上线沟槽210t的侧壁和第二层间绝缘膜160的上表面并且在第一上线沟槽210t的侧壁和第二层间绝缘膜160的上表面上形成预上衬垫212p。预上衬垫212p可以沿着第一子填充膜的上表面213lp_us延伸并且在第一子填充膜的上表面213lp_us上延伸。
261.接着，可以在第一子填充膜213lp上形成预子填充膜。可以去除设置在第二层间绝缘膜160的上表面上的预上势垒膜211p、预上衬垫212p和预子填充膜。可以在第一子填充膜213lp上形成第一上势垒膜211、第一上衬垫212和第二子填充膜213up。
262.尽管已经具体示出并描述了示例实施例的各方面，但是将理解，在不脱离所附权利要求书的精神和范围的情况下，可以在本文中做出形式和细节上的各种改变。

技术特征：
1.一种半导体装置，包括：下线结构；上层间绝缘膜，其设置在所述下线结构上并且具有形成在其中的上线沟槽，其中，所述上线沟槽包括上布线沟槽和从所述上布线沟槽延伸到所述下线结构的上穿通件沟槽；以及上线结构，其设置在所述上线沟槽中，其中，所述上线结构包括上势垒膜和上填充膜，其中，所述上填充膜包括与所述上层间绝缘膜接触的第一子填充膜和设置在所述第一子填充膜上的第二子填充膜，其中，所述第一子填充膜填充整个所述上穿通件沟槽，并且覆盖所述上布线沟槽的底表面的至少一部分，并且其中，所述上势垒膜与所述上层间绝缘膜接触，并且设置在所述第二子填充膜与所述上层间绝缘膜之间。2.根据权利要求1所述的半导体装置，其中，所述上势垒膜沿着所述上布线沟槽的侧壁的至少一部分延伸并且在所述上布线沟槽的侧壁的至少一部分上延伸。3.根据权利要求2所述的半导体装置，其中，所述上布线沟槽的底表面包括第一区域和第二区域，其中，所述第一子填充膜覆盖所述上布线沟槽的底表面的第一区域，并且其中，所述上势垒膜覆盖所述上布线沟槽的底表面的第二区域。4.根据权利要求1所述的半导体装置，其中，所述第一子填充膜覆盖所述上布线沟槽的整个底表面。5.根据权利要求1所述的半导体装置，其中，所述第一子填充膜的上表面和所述第二子填充膜的底表面彼此接触。6.根据权利要求1所述的半导体装置，还包括设置在所述上势垒膜与所述第二子填充膜之间的上衬垫。7.根据权利要求6所述的半导体装置，其中，所述上衬垫包括顺序地设置在所述上势垒膜上的第一子衬垫和第二子衬垫，并且其中，所述第一子衬垫和所述第二子衬垫中的每一个沿着所述第二子填充膜的底表面延伸。8.根据权利要求6所述的半导体装置，其中，所述上衬垫包括顺序地设置在所述上势垒膜上的第一子衬垫和第二子衬垫，其中，所述第一子衬垫不沿着所述第二子填充膜的底表面延伸并且不在所述第二子填充膜的底表面上延伸，其中，所述第二子衬垫沿着所述第二子填充膜的底表面延伸并且在所述第二子填充膜的底表面上延伸。9.根据权利要求6所述的半导体装置，其中，所述上衬垫包括钴和钌中的任何一种或任何组合。10.根据权利要求1所述的半导体装置，其中，所述第一子填充膜由单膜组成，并且其中，所述第一子填充膜和所述第二子填充膜包括不同的材料。11.根据权利要求1所述的半导体装置，其中，所述下线结构包括下填充膜和设置在所述下填充膜上的下封盖膜，并且
其中，所述第一子填充膜与所述下封盖膜的上表面接触。12.根据权利要求1所述的半导体装置，其中，所述下线结构包括下填充膜和设置在所述下填充膜上的下封盖膜，其中，所述下填充膜的上表面包括其上设置有所述下封盖膜的第一区域和其上不设置所述下封盖膜的第二区域，并且其中，所述上线结构与所述第二区域接触。13.一种半导体装置，包括：下线结构；上层间绝缘膜，其设置在所述下线结构上并且具有形成在其中的上线沟槽，其中，所述上线沟槽包括上布线沟槽和从所述上布线沟槽延伸到所述下线结构的上穿通件沟槽；以及上线结构，其设置在所述上线沟槽中，其中，所述上线结构包括上势垒膜和上填充膜，其中，所述上填充膜包括由单膜组成的第一子填充膜和设置在所述第一子填充膜上的第二子填充膜，其中，所述第一子填充膜填充整个所述上穿通件沟槽，并且覆盖所述上布线沟槽的底表面的至少一部分，并且其中，所述上势垒膜沿着所述上布线沟槽的侧壁的至少一部分延伸并且在所述上布线沟槽的侧壁的至少一部分上延伸，并且所述第二子填充膜在所述第一子填充膜的上表面上设置在所述上势垒膜的一些部分之间。14.根据权利要求13所述的半导体装置，其中，所述上势垒膜与所述上层间绝缘膜接触，并且沿着所述上布线沟槽的侧壁的一部分延伸。15.根据权利要求13所述的半导体装置，其中，所述第一子填充膜和所述第二子填充膜彼此接触。16.根据权利要求13所述的半导体装置，还包括设置在所述上势垒膜与所述第二子填充膜之间的第一上衬垫和第二上衬垫，其中，所述第一上衬垫和所述第二上衬垫中的至少一个沿着所述第二子填充膜的底表面延伸。17.根据权利要求13所述的半导体装置，还包括设置在所述上势垒膜与所述第二子填充膜之间的上衬垫，其中，所述第二子填充膜的底表面在所述上衬垫的一些部分之间延伸。18.一种半导体装置，包括：下线结构；上层间绝缘膜，其设置在所述下线结构上并且具有形成在其中的上线沟槽，其中，所述上线沟槽包括上布线沟槽和从所述上布线沟槽延伸到所述下线结构的上穿通件沟槽；以及上线结构，其设置在所述上线沟槽中，其中，所述上线结构包括上势垒膜、上衬垫和上填充膜，其中，所述上填充膜包括第一子填充膜和设置在所述第一子填充膜上的第二子填充膜，其中，所述第一子填充膜是填充整个所述上穿通件沟槽以及所述上布线沟槽的一部分的单膜，
其中，所述上势垒膜与所述上层间绝缘膜接触，并且沿着所述上布线沟槽的侧壁的一部分延伸并且在所述上布线沟槽的侧壁的一部分上延伸，并且其中，所述上衬垫设置在所述上势垒膜与所述第二子填充膜之间。19.根据权利要求18所述的半导体装置，其中，所述第一子填充膜和所述第二子填充膜彼此接触。20.根据权利要求18所述的半导体装置，其中，所述上衬垫沿着所述第二子填充膜的底表面延伸。

技术总结
提供一种半导体装置。该半导体装置包括：下线结构；上层间绝缘膜，其设置在下线结构上并且具有形成在其中的沟槽，其中，沟槽包括布线沟槽和从布线沟槽延伸到下线结构的穿通件沟槽；以及上线结构，其设置在沟槽中，其中，上线结构包括上势垒膜和上填充膜。上填充膜包括与上层间绝缘膜接触的第一子填充膜和设置在第一子填充膜上的第二子填充膜。第一子填充膜填充整个上穿通件沟槽并且覆盖上布线沟槽的底表面的至少一部分。底表面的至少一部分。底表面的至少一部分。


技术研发人员：金京旭 刘承勇 李義福 金镇南 郑恩志
受保护的技术使用者：三星电子株式会社
技术研发日：2022.12.23
技术公布日：2023/7/12