高压器件形成方法及嵌入式闪存器件形成方法与流程

1.本发明涉及半导体技术领域，特别涉及一种高压器件形成方法及嵌入式闪存器件形成方法。


背景技术：

2.嵌入式闪存(embedded flash)器件是把闪存(flash)集成在逻辑器件中，从而实现存储功能的特殊存储器，因其低功耗、低成本、高密度及高可靠性等优点，而被广泛应用。嵌入式闪存器件通常包括高压器件，而高压器件中需要制备浮栅（fg，floating gate）。在制备浮栅时，需要对浮栅进行离子掺杂，具体的浮栅掺杂包括在形成浮栅之后，会对浮栅进行第一次离子注入以在浮栅中掺杂离子，以及在浮栅上形成逻辑栅之后，会对浮栅进行第二次离子注入。然而，第二次离子注入的离子和第一次离子注入的离子的导电类型不同，且第二次离子注入的离子的浓度大于第一次离子注入的离子的浓度，以此来使浮栅中的离子的导电类型改变，但浮栅中的离子的导电类型改变后，会影响高压器件的电性参数，例如会对阈值电压造成影响，因此，需要再次对高压器件进行离子注入以调节高压器件的阈值电压，但再次对高压器件进行离子注入会增加一层掩膜。


技术实现要素：

3.本发明的目的在于提供一种高压器件形成方法及嵌入式闪存形成方法，以节省掩膜。
4.为实现上述目的，本发明提供一种高压器件形成方法，包括：提供衬底，所述衬底包括高压阱区和位于高压阱区中的浅沟槽隔离结构，所述高压阱区中具有第一导电类型的离子；在所述高压阱区上形成浮栅，所述浮栅中具有第一导电类型的离子；形成逻辑栅，所述逻辑栅覆盖所述浮栅并延伸覆盖所述浅沟槽隔离结构；在所述逻辑栅和所述浮栅中掺杂第一导电类型的离子；以及，在所述逻辑栅两侧的待注入区域的高压阱区中掺杂第二导电类型的离子，以形成源漏区，所述第二导电类型与所述第一导电类型的导电类型相反。
5.可选的，在所述的高压器件形成方法中，在所述高压阱区上形成浮栅的方法包括：形成浮栅材料层，所述浮栅材料层覆盖所述浅沟槽隔离结构和所述高压阱区；在所述浮栅材料层上形成图形化的硬掩膜层，所述图形化的硬掩膜层中具有一硬掩膜开口，所述硬掩膜开口暴露出所述浅沟槽隔离结构上的所述浮栅材料层；形成侧墙，所述侧墙覆盖所述硬掩膜开口的侧壁；以所述侧墙和所述图形化的硬掩膜层为掩膜，刻蚀所述浮栅材料层以去除所述浅沟槽隔离结构上的所述浮栅材料层，并保留所述高压阱区上的所述浮栅材料层以构成浮栅;以及，去除所述侧墙和所述图形化的硬掩膜层。
6.可选的，在所述的高压器件形成方法中，在形成所述浮栅材料层之后，在所述浮栅材料层上形成图形化的硬掩膜层之前，还包括：对所述浮栅材料层进行离子注入，以在所述浮栅材料层掺杂第一导电类型的离子。
7.可选的，在所述的高压器件形成方法中，在所述逻辑栅和所述浮栅中掺杂第一导
电类型的离子时，所述逻辑栅和所述浮栅中掺杂的第一导电类型的离子的浓度大于或者等于所述浮栅材料层中掺杂的第一导电类型的离子的浓度。
8.可选的，在所述的高压器件形成方法中，形成所述逻辑栅的方法包括：形成栅间介质层，所述栅间介质层覆盖所述浮栅并延伸覆盖所述高压阱区和所述浅沟槽隔离结构；形成第一逻辑栅材料层，所述第一逻辑栅材料层覆盖所述栅间介质层；依次刻蚀所述第一逻辑栅材料层和所述栅间介质层，以去除所述浮栅顶面的所述第一逻辑栅材料层和所述栅间介质层，并暴露出所述浮栅的顶面，剩余的所述第一逻辑栅材料层的顶面与所述浮栅的顶面平齐；形成第二逻辑栅材料层，所述第二逻辑栅材料层覆盖所述浮栅的顶面及剩余的所述第一逻辑栅材料层；以及，依次刻蚀所述第二逻辑栅材料层和剩余的所述第一逻辑栅材料层，以形成逻辑栅，所述逻辑栅覆盖所述浮栅并延伸覆盖所述浅沟槽隔离结构。
9.可选的，在所述的高压器件形成方法中，在形成所述逻辑栅之后，暴露出所述高压阱区上的栅间介质层，在所述逻辑栅和所述浮栅中掺杂第一导电类型的离子的方法包括：采用离子注入工艺对所述逻辑栅进行第一导电类型的离子注入；以及，执行退火工艺，以使所述逻辑栅中的离子扩散至所述浮栅中。
10.可选的，在所述的高压器件形成方法中，形成所述源漏区的方法包括：形成保护层，所述保护层覆盖所述浮栅和所述逻辑栅的侧壁；形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述逻辑栅及非注入区域的高压阱区，并暴露出所述浮栅两侧的待注入区域的所述高压阱区；以所述图形化的光刻胶层和所述保护层为掩膜执行离子注入工艺，以在所述浮栅两侧的待注入区域的高压阱区掺杂第二导电类型的离子；以及，执行退火工艺，以使所述高压阱区中掺杂的第二导电类型的离子扩散而形成源漏区。
11.可选的，在所述的高压器件形成方法中，所述保护层的材质为氧化硅和/或氮化硅。
12.可选的，在所述的高压器件形成方法中，所述第一导电类型为n型，所述第二导电类型为p型。
13.基于同一发明构思，本发明还提供一种嵌入式闪存器件形成方法，包括如上所述的高压器件形成方法。
14.在本发明提供的高压器件形成方法及嵌入式闪存器件形成方法中，通过在逻辑栅和浮栅中掺杂第一导电类型的离子，使逻辑栅和浮栅中掺杂的离子与浮栅中原有的离子的导电类型相同，如此一来，无需对浮栅进行反型离子的注入，由此可以节省一层掩膜，简化了工艺，并节省了工艺时间。
附图说明
15.图1是本发明实施例提供的高压器件形成方法的流程示意图。
16.图2是本发明实施例提供的高压器件形成方法中的衬底的结构剖面示意图。
17.图3是本发明实施例提供的高压器件形成方法中形成浮栅材料层的结构剖面示意图。
18.图4是本发明实施例提供的高压器件形成方法中形成图形化的硬掩膜层的结构剖面示意图。
19.图5是本发明实施例提供的高压器件形成方法中形成浮栅层的结构剖面示意图。
20.图6是本发明实施例提供的高压器件形成方法中形成栅间介质层的结构剖面示意图。
21.图7是本发明实施例提供的高压器件形成方法中形成第一逻辑栅材料层的结构剖面示意图。
22.图8是本发明实施例提供的高压器件形成方法中刻蚀第一逻辑栅材料层和栅间介质层的步骤中形成的结构剖面示意图。
23.图9是本发明实施例提供的高压器件形成方法中形成第二逻辑栅材料层的结构剖面示意图。
24.图10是本发明实施例提供的高压器件形成方法中刻蚀第二逻辑栅材料层和剩余的第一逻辑栅材料层的步骤中形成的结构剖面示意图。
25.图11是本发明实施例提供的高压器件形成方法中形成源漏区的结构俯视图。
26.图12是沿图11中a-a’方向的剖面示意图。
27.其中，附图标记说明如下：100-衬底；101-高压阱区；102-浅沟槽隔离结构；110-浮栅氧化层；120-浮栅材料层；120a-浮栅；130-图形化的硬掩膜层；130a-硬掩膜开口；140-栅间介质层；140a-栅间介质层开口；150-第一逻辑栅材料层；151-第二逻辑栅材料层；151a-逻辑栅；160-保护层；170-源漏区。
具体实施方式
28.以下结合附图和具体实施例对本发明提出的高压器件形成方法及嵌入式闪存器件形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
29.图1是本发明实施例提供的高压器件形成方法的流程示意图。如图1所示，本实施例提供一种高压器件形成方法，包括：步骤s1：提供衬底，所述衬底中具有高压阱区和浅沟槽隔离结构，所述高压阱区中具有第一导电类型的离子；步骤s2：在所述高压阱区上形成浮栅，所述浮栅中具有第一导电类型的离子；步骤s3：形成逻辑栅，所述逻辑栅覆盖所述浮栅并延伸覆盖所述浅沟槽隔离结构；步骤s4：在所述逻辑栅和所述浮栅中掺杂第一导电类型的离子；以及，步骤s5：在所述逻辑栅两侧的待注入区域的高压阱区中掺杂第二导电类型的离子，以形成源漏区，所述第二导电类型与所述第一导电类型的导电类型相反。
30.图2是本发明实施例提供的高压器件形成方法中的衬底的结构剖面示意图。图3是本发明实施例提供的高压器件形成方法中形成浮栅材料层的结构剖面示意图。图4是本发明实施例提供的高压器件形成方法中形成图形化的硬掩膜层的结构剖面示意图。图5是本发明实施例提供的高压器件形成方法中形成浮栅层的结构剖面示意图。图6是本发明实施例提供的高压器件形成方法中形成栅间介质层的结构剖面示意图。图7是本发明实施例提供的高压器件形成方法中形成第一逻辑栅材料层的结构剖面示意图。图8是本发明实施例提供的高压器件形成方法中刻蚀第一逻辑栅材料层和栅间介质层的步骤中形成的结构剖面示意图。图9是本发明实施例提供的高压器件形成方法中形成第二逻辑栅材料层的结构剖面示意图。图10是本发明实施例提供的高压器件形成方法中刻蚀第二逻辑栅材料层和剩余的第一逻辑栅材料层的步骤中形成的结构剖面示意图。图11是本发明实施例提供的高压
器件形成方法中形成源漏区的结构俯视图。图12是沿图11中a-a’方向的剖面示意图。
31.下文将结合附图2~图12对本实施例提供的高压器件形成方法进行更详细的描述。
32.首先，执行步骤s1，参考图2所示，提供衬底100，所述衬底100中具有高压阱区101和浅沟槽隔离结构102。所述高压阱区101包围所述浅沟槽隔离结构102，所述浅沟槽隔离结构102自所述高压阱区101的表面延伸至所述高压阱区101中。所述高压阱区101中具有第一导电类型的离子。本实施例中，所述第一导电类型可以为n型，即高压阱区101中具有n型离子，n型离子包括磷离子、砷离子、锑离子中的至少一种。
33.本实施例中，所述衬底100可以为p型衬底，衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述衬底100例如是绝缘体上硅（silicon-on-insulator，soi）衬底、体硅（bulk silicon）衬底、锗衬底、锗硅衬底、磷化铟(inp)衬底、砷化镓(gaas)衬底或者绝缘体上锗衬底等。本实施例中，所述衬底100为硅衬底。
34.接着，执行步骤s2，参考图5所示，在所述高压阱区101上形成浮栅120a，所述浮栅120a中具有第一导电类型的离子，即，浮栅120a中具有n型的离子。如图3所示，在所述高压阱区101上形成浮栅120a之前，可以先在高压阱区101上形成浮栅氧化层110，所述浮栅氧化层110可以隔离高压阱区101和浮栅120a。
35.具体的，在所述高压阱区101上形成浮栅120a的方法包括：首先，如图3所示，形成浮栅材料层120，所述浮栅材料层120覆盖所述浅沟槽隔离结构102和所述高压阱区101。所述浮栅材料层120的材质可以为多晶硅，所述浮栅材料层120可以通过化学气相沉积工艺形成。
36.然后，对所述浮栅材料层120进行离子注入，以在所述浮栅材料层120中掺杂第一导电类型的离子，即在浮栅材料层120中掺杂n型离子。其中，可以通过离子注入的方式实现在所述浮栅材料层120中掺杂n型离子，n型离子包括磷离子、砷离子、锑离子中的至少一种。所述浮栅材料层120掺杂n型离子之后可以改变浮栅材料层120的性质，从而可以改变浮栅材料层120与衬底100之间的相对刻蚀速率，避免后续在刻蚀浮栅材料层120时出现侧掏的现象，从而避免所形成的浮栅120a的宽度小于有源区（浅沟槽隔离结构之间的区域为有源区）的宽度。
37.接着，如图4所示，在所述浮栅材料层120上形成图形化的硬掩膜层130，所述图形化的硬掩膜层130中具有一硬掩膜开口130a，所述硬掩膜开口130a暴露出所述浅沟槽隔离结构102上的所述浮栅材料层120。其中，所述图形化的硬掩膜层130的材质可以为氮化硅。
38.接着，形成侧墙（未图示），所述侧墙覆盖所述硬掩膜开口130a的侧壁。其中，所述侧墙的材质可以为氧化硅和/或氮化硅。
39.之后，如图5所示，以所述侧墙和所述图形化的硬掩膜层130为掩膜，刻蚀所述浮栅材料层120以去除所述浅沟槽隔离结构102上的所述浮栅材料层120，并保留高压阱区101上的所述浮栅材料层120以构成浮栅120a。即采用自对准干法刻蚀工艺（即不需要采用具有相应图形的光刻胶层做掩膜）来刻蚀浮栅材料层120以形成浮栅120a，浮栅120a用于在高压器件工作时存储信息。进一步的，采用自对准干法刻蚀工艺来刻蚀浮栅材料层120可以使所形成的浮栅120a尺寸较采用具有相应图形的光刻胶层做掩膜所形成的浮栅120a的尺寸小，从
而满足工艺需求，另外还可以节省一层图形化的光刻胶层。
40.进一步的，如图5所示，在刻蚀浮栅材料层120以形成浮栅120a之后，还刻蚀浮栅氧化层110，以暴露出浅沟槽隔离结构102。
41.最后，去除所述侧墙和所述图形化的硬掩膜层130。在此，可以通过湿法刻蚀工艺去除所述侧墙和所述图形化的硬掩膜层130。
42.接着，执行步骤s3，参考图10所示，形成逻辑栅151a，所述逻辑栅151a覆盖所述浮栅120a并延伸覆盖所述浅沟槽隔离结构102。
43.具体来说，形成逻辑栅151a的方法包括：如图6所示，先形成栅间介质层140，所述栅间介质层140覆盖所述浮栅120a并延伸覆盖所述高压阱区101和所述浅沟槽隔离结构102。
44.作为示例，栅间介质层140可以为ono结构（依次层叠的氧化硅、氮化硅和氧化硅结构)，栅间介质层140可以阻挡后续的离子注入，避免后续在对逻辑栅151a进行离子注入时注入到高压阱区101中。
45.之后，如图7所示，形成第一逻辑栅材料层150，所述第一逻辑栅材料层150覆盖所述栅间介质层140。所述第一逻辑栅材料层150的材质可以为多晶硅，可以通过化学气相沉积工艺形成所述第一逻辑栅材料层150。
46.形成第一逻辑栅材料层150之后，如图8所示，依次刻蚀所述第一逻辑栅材料层150和所述栅间介质层140，以去除所述浮栅120a顶面的第一逻辑栅材料层150和栅间介质层140，并暴露出所述浮栅120a的顶面，剩余的所述第一逻辑栅材料层150的顶面与所述浮栅120a的顶面平齐。也就是说，在栅间介质层140中形成一个栅间介质层开口140a，栅间介质层开口140a对准浮栅120a的顶面，栅间介质层开口140a可以作为后续离子扩散的窗口。
47.进一步的，在刻蚀所述第一逻辑栅材料层150和所述栅间介质层140的步骤中，可以通过干法刻蚀工艺来刻蚀所述第一逻辑栅材料层150和所述栅间介质层140，以使刻蚀停止在浮栅120a顶面。
48.之后，如图9所示，形成第二逻辑栅材料层151，所述第二逻辑栅材料层151覆盖所述浮栅120a的顶面及剩余的所述第一逻辑栅材料层150；第二逻辑栅材料层151的材质和第一逻辑栅材料层150的材质相同，即第二逻辑栅材料层151的材质也是多晶硅。
49.接着，如图10所示，依次刻蚀所述第二逻辑栅材料层151和剩余的所述第一逻辑栅材料层150，以形成逻辑栅151a，所述逻辑栅151a覆盖所述浮栅120a并延伸覆盖所述浅沟槽隔离结构102。即，通过刻蚀去除高压阱区101上的第二逻辑栅材料层151和第一逻辑栅材料层150，保留浮栅120a顶面的第二逻辑栅材料层151以及保留浅沟槽隔离结构102上的第二逻辑栅材料层151和第一逻辑栅材料层150来构成逻辑栅151a，通过沉积第一逻辑栅材料层150和第二逻辑栅材料层151来形成逻辑栅151a，一方面可以较好的控制逻辑栅151a的形貌，另一方面可以保护栅间介质层140的形貌，避免浮栅120a侧壁的栅间介质层140在逻辑栅151a的形成过程中造成损伤。
50.本实施例中，逻辑栅151a用于与浮栅120a电连接，以使浮栅120a与外部电路电连接。
51.此外，继续参考图10所示，在形成浮栅120a之后，会暴露出位于逻辑栅151a两侧的高压阱区101上的部分栅间介质层，故在形成浮栅120a之后，还刻蚀暴露出的栅间介质层
140，以暴露出逻辑栅151a两侧的高压阱区101，有利于后续对高压阱区101进行离子注入。
52.接着，执行步骤s4，在所述逻辑栅151a和所述浮栅120a中掺杂第一导电类型的离子，以使逻辑栅151a具有导电性能，实现逻辑栅151a与浮栅120a的电连接，从而通过逻辑栅151a将浮栅120a与外部电路电连接。
53.本实施例中，在所述逻辑栅151a和所述浮栅120a中掺杂第一导电类型的离子的方法包括：首先，采用离子注入工艺对所述逻辑栅151a进行第一导电类型的离子注入；即，采用无光罩离子注入的方式对逻辑栅151a进行第一导电类型的离子注入。由于逻辑栅151a下方的高压阱区101上覆盖有栅间介质层140，栅间介质层140可以保护逻辑栅151a下方的高压阱区101，故在进行离子注入时，离子不会注入到逻辑栅151a下方的高压阱区101中。
54.本实施例中，对逻辑栅151a注入第一导电类型的离子即n型离子， n型离子可以为n
+
离子，即n型重掺杂离子，以保证逻辑栅151a和浮栅120a的电学性能。后续n型离子扩散至浮栅120a中，使逻辑栅151a和所述浮栅120a中掺杂的离子与浮栅120a中原有的离子的导电类型相同，如此一来，无需对浮栅120a进行反型离子的注入，由此可以节省一层掩膜，简化了工艺，节省了工艺时间。
55.本实施例中，采用离子注入工艺对逻辑栅151a进行n型离子注入时，离子注入工艺的注入能量可以为2kev~6kev，离子的浓度可以为1e13/cm3~1e15/cm3。逻辑栅151a掺杂的n型离子的掺杂浓度非常关键，对调节浮栅120a和逻辑栅151a的电学性能具有很大的影响，甚至会影响高压器件的阈值电压，故逻辑栅151a掺杂的n型离子的浓度需等于或者大于浮栅120a本身的n型离子的浓度，即逻辑栅151a掺杂的n型离子的浓度需等于或者大于浮栅材料层120中所掺杂的n型离子的浓度，但是n型离子的浓度不能毫无限制的增加，过高的n型离子浓度也会影响器件的电学性能，故设置离子的浓度为1e13/cm3~1e/15cm3，以保证器件的电学性能。
56.然后，执行退火工艺，以使所述逻辑栅151a中的离子扩散至所述浮栅120a中。退火工艺的温度为1000℃~1050℃，例如1000℃或者1050℃。所述退火工艺的温度不宜过低，如果所述退火工艺的温度过低，则容易导致n型离子向浮栅120a内的扩散效果变差，从而导致所形成的高压器件的电学性能下降。
57.本实施例中，退火工艺的退火时间可以为5分钟至30分钟。所述退火工艺的时间不宜过短，也不宜过长。如果所述退火工艺的时间过短，则容易导致所述n型离子向浮栅120a内的扩散效果变差，从而导致所形成的高压器件的电学性能下降；如果所述退火工艺的时间过长，在达到所述n型离子的扩散效果后，反而浪费资源和时间。
58.此外，由于逻辑栅151a与浮栅120a的侧壁之间存在栅间介质层140，且栅间介质层140中的栅间介质层开口140a位于浮栅120a顶面，故在执行退火工艺时，逻辑栅151a中的n型离子仅能沿着浮栅120a的顶面的栅间介质层开口140a向浮栅120a内部扩散，即沿着固定方向扩散，可以使得n型离子的扩散较为均匀，由此使得浮栅120a中的n型离子分布较为均匀。
59.接着，执行步骤s5，参考图11和图12所示，在所述逻辑栅151a两侧的待注入区域的高压阱区101中掺杂第二导电类型的离子，以形成源漏区170，所述第二导电类型与所述第一导电类型的导电类型相反。
60.本实施例中，第二导电类型可以为p型，即逻辑栅151a两侧的待注入区域的高压阱
区101中可以掺杂p型离子，p型离子可以包括硼离子或者铟离子等。较佳的，可以为p+离子，即对逻辑栅151a两侧的待注入区域的高压阱区101进行离子重掺杂，有利于后续源漏区170的金属引出时的势垒，以实现欧姆接触。
61.具体的，形成所述源漏区的方法包括：首先，如图11所示，形成保护层160，所述保护层160覆盖所述浮栅120a和所述逻辑栅151a的侧壁，所述保护层160用于保护浮栅120a和所述逻辑栅151a，避免后续的离子注入对浮栅120a和逻辑栅151a造成击穿。所述保护层160的材质可以为氧化硅和/或氮化硅。
62.然后，形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述逻辑栅151a及非注入区域的高压阱区101，并暴露出浮栅120a两侧的待注入区域的所述高压阱区101。
63.接着，以所述图形化的光刻胶层为掩膜执行离子注入工艺，以在所述浮栅120a两侧的待注入区域的高压阱区101中掺杂第二导电类型的离子；以及，执行退火工艺，以使所述高压阱区101中掺杂的第二导电类型的离子扩散而形成源漏区170，即源漏区170中具有p型离子。
64.本实施例中，源漏区170、浮栅120a、逻辑栅151a和高压阱区101构成pmos晶体管。其中，高压阱区101、浮栅120a和逻辑栅151a中均具有n型离子，源漏区中具有p型离子。
65.本实施例还提供一种嵌入式闪存器件形成方法，包括本实施例所提供的高压器件形成方法，以在衬底的高压器件区形成高压器件。具体而言，嵌入式闪存器件包括衬底，衬底具有依次排布的高压器件区(high voltage)、存储区(cell)和低压器件区（low voltage)，高压器件区、存储区和低压器件区分别用于形成高压器件、存储器件和低压器件，三者之间相互配合以完成存储工作。
66.本实施例中，嵌入式闪存器件可以为55nm的嵌入式闪存器件。
67.综上可见，在本发明实施例提供的高压器件形成方法及嵌入式闪存器件形成方法中，通过在逻辑栅和浮栅中掺杂第一导电类型的离子，使逻辑栅和浮栅中掺杂的离子与浮栅中原有的离子的导电类型相同，如此一来，无需对浮栅进行反型离子的注入，由此可以节省一层掩膜，简化了工艺，节省了工艺时间。
68.发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

技术特征：
1.一种高压器件形成方法，其特征在于，包括：提供衬底，所述衬底中具有高压阱区和浅沟槽隔离结构，所述高压阱区中具有第一导电类型的离子；在所述高压阱区上形成浮栅，所述浮栅中具有第一导电类型的离子；形成逻辑栅，所述逻辑栅覆盖所述浮栅并延伸覆盖所述浅沟槽隔离结构；在所述逻辑栅和所述浮栅中掺杂第一导电类型的离子；以及，在所述逻辑栅两侧的待注入区域的高压阱区中掺杂第二导电类型的离子，以形成源漏区，所述第二导电类型与所述第一导电类型的导电类型相反。2.如权利要求1所述的高压器件形成方法，其特征在于，在所述高压阱区上形成所述浮栅的方法包括：形成浮栅材料层，所述浮栅材料层覆盖所述浅沟槽隔离结构和所述高压阱区；在所述浮栅材料层上形成图形化的硬掩膜层，所述图形化的硬掩膜层中具有一硬掩膜开口，所述硬掩膜开口暴露出所述浅沟槽隔离结构上的所述浮栅材料层；形成侧墙，所述侧墙覆盖所述硬掩膜开口的侧壁；以所述侧墙和所述图形化的硬掩膜层为掩膜，刻蚀所述浮栅材料层以去除所述浅沟槽隔离结构上的所述浮栅材料层，并保留所述高压阱区上的所述浮栅材料层以构成浮栅;以及，去除所述侧墙和所述图形化的硬掩膜层。3.如权利要求2所述的高压器件形成方法，其特征在于，在形成所述浮栅材料层之后，在所述浮栅材料层上形成图形化的硬掩膜层之前，还包括：对所述浮栅材料层进行离子注入，以在所述浮栅材料层中掺杂第一导电类型的离子。4.如权利要求3所述的高压器件形成方法，其特征在于，在所述逻辑栅和所述浮栅中掺杂第一导电类型的离子时，所述逻辑栅和所述浮栅中掺杂的第一导电类型的离子的浓度大于或者等于所述浮栅材料层中掺杂的第一导电类型的离子的浓度。5.如权利要求1所述的高压器件形成方法，其特征在于，形成所述逻辑栅的方法包括：形成栅间介质层，所述栅间介质层覆盖所述浮栅并延伸覆盖所述高压阱区和所述浅沟槽隔离结构；形成第一逻辑栅材料层，所述第一逻辑栅材料层覆盖所述栅间介质层；依次刻蚀所述第一逻辑栅材料层和所述栅间介质层，以去除所述浮栅顶面的所述第一逻辑栅材料层和所述栅间介质层，并暴露出所述浮栅的顶面，剩余的所述第一逻辑栅材料层的顶面与所述浮栅的顶面平齐；形成第二逻辑栅材料层，所述第二逻辑栅材料层覆盖所述浮栅的顶面及剩余的所述第一逻辑栅材料层；以及，依次刻蚀所述第二逻辑栅材料层和剩余的所述第一逻辑栅材料层，以形成逻辑栅，所述逻辑栅覆盖所述浮栅并延伸覆盖所述浅沟槽隔离结构。6.如权利要求5所述的高压器件形成方法，其特征在于，在形成所述逻辑栅之后，暴露出所述高压阱区上的栅间介质层，在所述逻辑栅和所述浮栅中掺杂第一导电类型的离子的方法包括：采用离子注入工艺对所述逻辑栅进行第一导电类型的离子注入；以及，
执行退火工艺，以使所述逻辑栅中的离子扩散至所述浮栅中。7.如权利要求1所述的高压器件形成方法，其特征在于，形成所述源漏区的方法包括：形成保护层，所述保护层覆盖所述浮栅和所述逻辑栅的侧壁；形成图形化的光刻胶层，所述图形化的光刻胶层覆盖所述逻辑栅及非注入区域的高压阱区，并暴露出所述浮栅两侧的待注入区域的所述高压阱区；以所述图形化的光刻胶层和所述保护层为掩膜执行离子注入工艺，以在所述浮栅两侧的待注入区域的高压阱区中掺杂第二导电类型的离子；以及，执行退火工艺，以使所述高压阱区中掺杂的第二导电类型的离子扩散而形成源漏区。8.如权利要求7所述的高压器件形成方法，其特征在于，所述保护层的材质为氧化硅和/或氮化硅。9.如权利要求1所述的高压器件形成方法，其特征在于，所述第一导电类型为n型，所述第二导电类型为p型。10.一种嵌入式闪存器件形成方法，其特征在于，包括如权利要求1~9中任一项所述的高压器件形成方法。

技术总结
本发明提供一种高压器件形成方法及嵌入式闪存器件形成方法，通过在逻辑栅和浮栅中掺杂第一导电类型的离子，使逻辑栅和浮栅中掺杂的离子与浮栅中原有的离子的导电类型相同，如此一来，无需对浮栅进行反型离子的注入，由此可以节省一层掩膜，简化了工艺，并节省了工艺时间。时间。时间。


技术研发人员：沈安星 张有志 覃育增
受保护的技术使用者：粤芯半导体技术股份有限公司
技术研发日：2023.06.09
技术公布日：2023/7/18