改变栅极装置中的击穿电压以及相关方法及系统与流程

改变栅极装置中的击穿电压以及相关方法及系统
1.优先权主张
2.本技术案主张2022年1月13日申请的题为“改变栅极装置中的击穿电压以及相关方法及系统(altering breakdown voltages in gate devices and related methods and systems)”的序列号为17/647,912的美国专利申请案的申请日的权益，所述美国专利申请案的公开内容特此以其全文引用方式并入本文中。
技术领域
3.集成电路装置包含用于高压装置的击穿电压配置区。


背景技术：

4.随着尺寸作为集成电路微型化的部分而减小，有用击穿电压受到减小的尺寸的影响，所述减小的尺寸例如半导体装置中的栅极长度。


技术实现要素：

5.在一些实施例中，一种设备包括轻掺杂漏极(ldd)区、沟道区、源极/漏极(s/d)区、击穿增强植入(bei)入侵区以及栅极结构。所述ldd区垂直延伸到半导体衬底中。所述沟道区水平插入于所述ldd区之间。所述s/d区垂直延伸到所述ldd区中。所述bei入侵区在所述ldd区内且水平插入于所述沟道区与所述s/d区之间。所述bei入侵区掺杂有与所述ldd区不同的化学物种且具有垂直下伏于所述ldd区的上边界的上边界。所述栅极结构垂直上覆于所述沟道区且水平插入于所述bei入侵区之间。
6.在额外实施例中，一种设备包括p掺杂半导体衬底、n轻掺杂漏极(ldd)区、沟道区、n+源极/漏极(s/d)区、p掺杂击穿增强植入(bei)入侵、栅极电极及栅极介电材料。所述p掺杂半导体衬底包含上表面。所述n-ldd区在所述p掺杂半导体衬底内。所述n-ldd区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面。所述沟道区在所述p掺杂半导体衬底内且水平插入于所述n-ldd区之间。所述n+s/d区部分被所述n-ldd区包围。所述n+s/d区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面。所述p掺杂bei入侵水平插入于所述沟道区与所述n+s/d区之间。所述p掺杂bei入侵部分被所述n-ldd区包围且具有垂直下伏于所述p掺杂半导体衬底的所述上表面的上边界。所述栅极电极垂直上覆于所述沟道区且与所述沟道区水平对准。所述栅极介电材料垂直插入于所述沟道区与所述栅极电极之间。
7.在另外实施例中，一种方法包括：在延伸到半导体衬底中的轻掺杂漏极(ldd)区内植入化学物种以在所述ldd区内形成击穿增强植入(bei)入侵区且具有低于所述半导体衬底的上表面的上边界。所述bei入侵区的所述化学物种具有与ldd区内的额外化学物种不同的导电类型。在水平插入于所述ldd区之间的沟道区之上形成栅极电极。
8.在又另外实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括半导体衬底、轻掺杂漏极(ldd)区、沟道区、源极/漏极(s/d)区、
击穿增强植入(bei)入侵区以及栅极电极。所述半导体衬底具有上表面。所述ldd区从所述上表面延伸到所述半导体衬底中。所述沟道区插入于所述ldd区之间。所述s/d区从所述半导体衬底的所述上表面延伸到所述ldd区中。所述bei入侵区在所述ldd区内且插入于所述沟道区与所述s/d区之间。所述bei入侵区包括与所述ldd区不同的掺杂剂且具有下伏于所述半导体衬底的所述上表面的上边界。所述栅极电极上覆于所述沟道区且插入于所述bei入侵区之间。
附图说明
9.图1a是根据本公开的实施例的门控轻掺杂漏极装置的俯视平面视图，且图1b是其横截面立视图。
10.图2是根据本公开的实施例的从图1b截取的门控轻掺杂漏极装置的详细截面立视图。
11.图2a到2d是根据本公开的实施例的从图2截取的详细截面。
12.图3是根据本公开的若干实施例的若干门控轻掺杂漏极装置中的集成电路设备的部分中的击穿增强植入入侵的简化部分横截面立视图。
13.图4是根据若干实施例的在制造期间在集成电路设备的部分中的门控轻掺杂漏极装置中的击穿增强植入入侵的简化部分横截面立视图。
14.图5是根据本公开的实施例的存储器装置的示意性及功能框图。
15.图6是根据本公开的实施例的说明性电子系统的框图。
具体实施方式
16.集成电路装置包含“与非”(nand)n掺杂金属氧化物半导体(nmos)结构，其中击穿电压(bv)在门控轻掺杂漏极(gldd)结构内改变。bv通过gldd结构的阱区中的植入入侵区改变。针对具有具上表面的p掺杂衬底(psub)的轻掺杂漏极(ldd)结构，ldd n阱在psub中界定ldd n阱之间的沟道，且n+源极/漏极(s/d)接触区从上表面延伸到ldd n阱中。击穿增强植入(bei)入侵定位于ldd内且每一bei入侵以响应于微型化而调整栅极的bv的方式与沟道间隔开。举例来说，在具有n-ldd区的psub中，p-bei入侵调整邻近沟道的bv。在bv随所公开bei入侵一起增加的情况下，穿通(pt)电流在经微型化栅极长度下也减小。此高压(hv)nmos装置可称为hvn装置。
17.类似地，集成电路装置包含nand p掺杂mos(pmos)结构，其中bv在gldd结构内改变。因此，针对具有具上表面的n掺杂衬底(nsub)的ldd结构，ldd p阱在nsub中界定ldd p阱之间的沟道，且p+s/d接触区从上表面延伸到ldd p阱中。bei入侵定位于ldd内且每一bei入侵以响应于微型化而调整栅极的bv的方式与沟道间隔开。举例来说，在具有p-ldd区的nsub中，n-bei入侵调整邻近沟道的bv。在bv随所公开bei入侵一起增加的情况下，pt电流在经微型化栅极长度下也减小。此hv pmos装置可称为hvp装置。
18.以下描述提供特定细节，例如材料组合物及处理条件，以便提供本公开的实施例的有用描述。然而，所属领域的一般技术人员应理解，可在不采用这些特定细节的情况下实践本公开的实施例。可使用半导体工业中采用的已知半导体制造技术来实践本公开的实施例。另外，描述并不形成用于制造集成电路装置(例如存储器装置)的完整工艺流程。所描述
结构并不形成完整集成电路装置，例如微电子装置。仅详细描述对理解本公开的实施例必要的那些工艺阶段(例如动作)及结构。用于形成完整集成电路装置的额外阶段可通过常规制造技术执行。
19.本文中描述的材料可通过包含(但不限于)旋涂的已知技术形成。其可通过毯覆式涂覆来形成。其可通过化学气相沉积(cvd)来形成。其可通过原子层沉积(ald)来形成。其可通过等离子体增强ald来形成。其可通过物理气相沉积(pvd)来形成。其可通过例如反应性离子植入(rei)的离子植入来形成。材料可生长于例如半导体衬底上的外延半导体层上。材料可生长于例如氧化层的半导体材料上。取决于将形成的特定材料，用于沉积或生长材料的技术可由所属领域的一般技术人员选择。材料移除可通过包含(但不限于)蚀刻的任何合适技术来完成。材料移除可通过例如机械平坦化的磨料平坦化来完成。材料移除可通过例如化学机械平坦化(cmp)的磨料平坦化来完成。除非上下文另有指示，否则材料移除可通过其它已知方法来完成。
20.本文中呈现的图式仅用于说明性目的，且不意在为任何特定材料、组件、结构、装置或系统的实际视图。预期由于(例如)制造技术及/或公差而导致的图式中描绘的形状的变化。这意味着，本文中描述的实施例不应理解为限于所说明的特定形状或区，而是包含由于(例如)制造技术而导致的形状方面的偏差。举例来说，说明或描述为方框形的区可具有制造期间使用的工艺的粗糙及/或非线性特征特性。而且，说明或描述为圆形的区可包含一些粗糙及/或线性特征。此外，所说明的锐角可被修圆，且反之亦然。这意味着，图中说明的区在本质上是示意性的，且其形状不意在说明区的精确形状且不限制本权利要求书的范围。图式不一定是按比例的。另外，图之间共同或类似的元件可保有相同元件符号标示。
21.如本文中使用，单数形式“一(a/an)”及“所述”希望也包含复数形式，除非上下文另有指示。
22.如本文中使用，“及/或”包含相关联列出项中的一或多者的任何及所有组合。
23.如本文中使用，关于特定参数的数值的“约”或“大约”包含所述数值及所属领域的一般技术人员理解为在特定参数的可接受公差内的所述数值的变动程度。举例来说，关于数值的“约”或“大约”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内。
24.如本文中使用，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似者)可用于描述一个元件或特征与另一(些)元件或特征的关系，如图中说明。除非另外指定，否则空间相对术语希望涵盖除图中描绘的定向之外的材料的不同定向。举例来说，如果使图中的材料倒转，那么描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将定向成在其它元件或特征“上方”或“顶部上”。所属领域的一般技术人员将明白，术语“下方”可取决于使用术语的上下文而涵盖上方及下方两种定向。材料可以其它方式定向(例如旋转90度、倒转、翻转等)且可相应地解释本文中使用的空间相对描述词。
25.如本文中使用，术语“垂直”、“纵向”、“水平”及“横向”是参考结构的主平面且不一定由地球的重力场界定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“垂
直”或“纵向”方向是基本上正交于结构的主平面的方向。结构的主平面由结构的具有比结构的其它表面相对更大的面积的表面界定。如本文中使用，“近端”及“远端”是指与调出结构或特征相距的相对距离。
26.如本文中使用，术语“经配置”是指至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成、定向及布置以经预定方式促成所述结构及所述设备中的一或多者的操作。
27.如本文中使用，将一元件称为在另一元件“上方”或“之上”意味着且包含元件直接在另一元件的顶部上、直接邻近(例如，横向邻近、垂直邻近)另一元件、直接在另一元件下面或直接接触另一元件。其还包含元件间接在另一元件的顶部上、间接邻近(例如，横向邻近、垂直邻近)另一元件、间接在另一元件下面或接近另一元件，其中在所述元件之间存在其它元件。相比之下，当一元件被称为“直接在另一元件上”或“在另一元件上方且在另一元件上”或“直接邻近另一元件”时，针对所描述两个元件的至少一部分，不存在中介元件。
28.如本文中使用，术语“临界尺寸”是指最小几何特征的尺寸(例如互连线、接触件、沟槽等的宽度)。
29.如本文中使用，术语“集成电路”或“集成电路装置”可指“微电子装置”或“纳电子装置”，其中的每一者可与通过检验展现的临界尺寸相关联。术语“集成电路”包含(无限制)存储器装置，以及可并入有或可不并入有存储器的其它装置(例如半导体装置)。术语“集成电路”可包含(无限制)逻辑装置。术语“集成电路”可包含(无限制)处理器装置，例如中央处理单元(cpu)或图形处理单元(gpu)。术语“集成电路”可包含(无限制)射频(rf)装置。此外，“集成电路”装置除其它功能外还可并入有存储器，例如(举例来说)包含处理器及存储器的所谓的“系统单芯片”(soc)或包含逻辑及存储器的集成电路装置。此外，“集成电路”装置除其它功能外可还并入有存储器，例如(举例来说)其中相异集成电路组件经相关联以产生更高功能的所谓的“分解装置”，例如soc，其包含单独处理器、单独存储器、存储器及存储器或包含逻辑及存储器的集成电路装置。
30.如本文中使用，关于给定参数、性质或条件的术语“基本上”意味着且包含所属领域的一般技术人员所理解的在一定变动程度下(例如在可接受公差内)满足给定参数、性质或条件的程度。通过实例，取决于基本上满足的特定参数、性质或条件，所述参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足、至少99.9％满足或甚至100.0％满足。
31.如本文中使用，术语“衬底”意味着且包含额外材料形成于其上的材料(例如，基底材料)或构造。衬底可为半导体衬底。衬底可为支撑结构上的基底半导体材料、金属电极、或其上形成有一或多种材料、层、结构或区的半导体衬底。半导体衬底上的材料可包含(但不限于)半导体材料、绝缘材料、导电材料等。衬底可为常规硅衬底或包括半导体材料层的其它块状衬底。如本文中使用，术语“块状衬底”不仅意味着且包含硅晶片，而且意味着且包含绝缘体上硅(“soi”)衬底。“块状衬底”可意味着soi衬底，例如蓝宝石上硅(“sos”)衬底。“块状衬底”可意味着soi衬底，例如玻璃上硅(“sog”)衬底。“块状衬底”可意味着基底半导体基座上的外延硅层。“块状衬底”可意味着其它半导体或光电子材料。半导体或光电子材料可意味着含有硅锗的材料。半导体或光电子材料可意味着含有锗的材料。半导体或光电子材料可意味着含有碳化硅的材料。半导体或光电子材料可意味着含有锗的材料。半导体或光
电子材料可意味着含有砷化镓的材料。半导体或光电子材料可意味着含有氮化镓的材料。半导体或光电子材料可意味着含有磷化铟的材料。衬底可经掺杂或未经掺杂。
32.如本文中使用，术语“安装衬底”意味着且包含经配置以接受集成电路装置的结构。安装衬底可为直接接触集成电路装置(例如含有中央处理单元的裸裸片)的封装板。封装板可安装于印刷线路板(pwb)上。安装衬底可为至少一个集成电路装置及/或封装板安装到其上的印刷线路板。安装衬底可包含分解装置。
33.如本文中使用，参考一区(例如相反掺杂衬底的阱)“轻掺杂”意味着且包含在从每立方米(cm3)约1e
16
单位的掺杂剂化学物种到每cm3约5e
19
单位的掺杂剂物种的范围内的掺杂剂化学物种浓度(例如n浓度、p浓度)，例如从每cm3约5e
16
单位的掺杂剂化学物种到每cm3约5e
17
单位的掺杂剂物种。
34.所公开实例涉及包含轻掺杂漏极(ldd)区的击穿增强植入(bei)入侵门控轻掺杂漏极(gldd)结构。举例来说，n-ldd区包围晶体管的源极/漏极(s/d)区。s/d区还可称为s/d接触区。s/d区从n-ldd区的上边界(例如上表面)垂直延伸到n-ldd区中。bei入侵gldd结构包含n-ldd区中的每一者中的p击穿增强植入(bei)入侵。p-bei入侵各自与沟道间隔开，且各自比每一对应n+s/d区离沟道更近。而且，每一p-bei入侵具有低于每一对应n-ldd区的上边界的上边界。因此，gldd结构包含例如：具有n-ldd区的p掺杂衬底(psub)，所述n-ldd区界定沟道；每一ldd区中的p-bei入侵；每一n-ldd区中的n+s/d区；以及沟道上方的栅极选择结构。类似地，所公开实例可应用于具有p-ldd区及p+s/d区的n掺杂(nsub)衬底，其中本文中更详细描述的p-bei入侵是代替n-bei入侵。所公开实例及技术改进高压(hv)装置(例如hv nmos晶体管)的可扩展性，而不会使击穿电压(bv)降级，所述降级原本会因微型化而被经历。类似地，所公开实例及技术改进串驱动器装置(例如串驱动器晶体管)的可扩展性，而不会使bv降级，所述降级原本会因微型化而被经历。
35.如本文中使用，高压(hv)晶体管(例如hv nmos(“hvn”)晶体管)意味着高压nmos bei入侵装置中的n沟道。hv pmos(“hvp”)晶体管意味着高压pmos bei入侵装置中的p沟道。在每一类型的hv bei入侵装置中，其包含取决于沟道长度及其它操作参数在从约15v到约45v的bv范围内起作用的晶体管。相反，如本文中使用，例如lv nmos晶体管或lv pmos晶体管的低压(lv)晶体管意味着且包含在从约3v到约10v的bv范围内起作用的晶体管。
36.尽管所公开实例涉及hvn nand装置，但所公开说明可应用于其中可采用经改变bv的其它门控结构。其它门控结构包含nsub内的高压p门控(hvp)nand装置，在每一对应p-ldd区中具有击穿电压改变n-bei入侵。其它门控结构包含psub中的低压n门控(lvn)装置，在每一对应n-ldd区中具有击穿电压改变p-bei入侵。其它门控结构包含具有nsub的低压p门控(lvp)装置，在每一对应p-ldd区中具有击穿电压改变n-bei入侵。
37.在所公开实例中，原本会经历经降低bv的相对微型化几何结构经历针对有用应用会的增加的bv。ldd区的结构使用在沟道附近但与沟道间隔开的ldd区内的bei入侵材料的入侵(例如区、区段、凹穴)。在实施例中，bei入侵提高bv以使例如nmos装置比先前更大几何结构有用。因此，如果减小的沟道长度(l
ch
)原本将减小bv，那么本公开的bei入侵可促进bv相对增加。常规地，bv可例如随l
ch
从约1.3微米(μm)减小(例如微型化)到约0.8μm而增加，使得在1.3μm的l
ch
处约24伏特(v)的bv可减小到0.8μm的l
ch
处的约6v的bv。然而，本公开的bei入侵可例如促进1.3μm的l
ch
处约34v的bv及0.8μm的l
ch
处的约31v的bv。bv的其它有用改变
随沟道长度的减小而公开。
38.本公开的bei入侵还促进ldd区与栅极结构的边界界面处的峰值电场分布的变化，例如在所述边界界面处ldd区与psub沟道及栅极电介质相遇。变化可例如促进在栅极电介质界面处降低约18％、在10纳米(nm)以下降低约34％且在50nm以下降低约16％的电场峰值分布。而且，在ldd区中具有bei入侵的情况下，电场分布峰值的位置离ldd区与栅极结构的边界界面更近。相比之下，在ldd区中没有本公开的bei入侵的情况下，电场分布峰值可与栅极边缘相距约1μm，而在具有本公开的bei入侵的情况下，电场分布峰值可与ldd区与栅极结构的边界界面相距约0.8μm。
39.图1a是根据本公开的实施例的bei入侵门控轻掺杂漏极(gldd)装置100(例如晶体管，例如nmos晶体管或pmos晶体管)的俯视平面视图，且图1b是其横截面立视图。如图1a及1b中共同描绘，bei入侵gldd装置100可形成于半导体衬底110中以包含第一源极/漏极(s/d)区112；第二s/d区114，其从第一源极/漏极(s/d)区112水平偏移；沟道区116，其水平插入于第一s/d区112与第二s/d区114之间；以及栅极结构118，其垂直上覆于沟道区116且与沟道区116水平重叠。栅极介电材料120插入于栅极结构118与沟道区116之间。gldd装置100进一步包含：第一ldd区122，其包围第一s/d区112且水平插入于第一s/d区112与沟道区116之间；及第二ldd区124，其包围第二s/d区114且水平插入于第二s/d区114与沟道区116之间。另外，bei入侵装置100包含：第一bei入侵126(例如凹穴、区、区段)，其垂直延伸到第一ldd区122中且水平插入于第一s/d区112与沟道区116之间；及第二bei入侵128，其垂直延伸到第二ldd区124中且水平插入于第二s/d区114与沟道区116之间。bei入侵装置100的前述特征在下文更详细描述。
40.bei入侵装置100的第一s/d区112、第二s/d区114、沟道区116、第一ldd区122、第二ldd区124、第一bei入侵126及第二bei入侵128可各自形成于半导体衬底110(例如半导体晶片)内。在一些实施例中，半导体衬底110具有p掺杂(psub)配置；第一s/d区112及第二s/d区114各自是n+掺杂；且第一ldd区122及第二ldd区124各自是n掺杂。
41.第一bei入侵126可从半导体衬底110的psub区延伸且部分延伸到第一ldd区122中。第一bei入侵126的上边界130可垂直下伏于半导体衬底110的上表面132(且因此，上表面132是第一ldd区122的上边界)。当以图1b中的所说明定向看时，上边界130可称为“上垂直边界”130，其中z轴指示垂直方向。第二bei入侵128可从半导体衬底110的psub区延伸且部分延伸到第二ldd区124中。第二bei入侵128的上边界134可垂直下伏于上表面132(且因此，下伏于第二ldd区124的上边界)。第一bei入侵126及第二bei入侵128以图1a中的虚引线描绘，这是因为bei入侵126及128分别被第一ldd区122及第二ldd区124的部分覆盖。
42.bei入侵装置100的栅极结构118(例如栅极电极)由导电材料(例如导电掺杂多晶硅)形成且包含所述导电材料，且插入于栅极结构118与沟道区116之间的栅极介电材料120由绝缘材料(例如sio2)形成且包含所述绝缘材料。bei入侵装置100可为bei入侵装置阵列的部分，且其可共同邻近或例如用浅沟槽隔离(sti)140结构个别地隔离。如图1a中展示，一或多个s/d导电触点136可个别地与第一s/d区112及第二s/d区114中的一者接触(例如电接触、物理接触)而提供。此外，额外导电触点138可与栅极结构118接触(例如电接触、物理接触)而提供。
43.如果第一ldd区122及第二ldd区124是n掺杂(例如，掺杂有一或多个n型掺杂剂)，
那么第一bei入侵126及第二bei入侵128可各自为p掺杂(例如，掺杂有一或多种p型掺杂剂)。举例来说，第一bei入侵126及第二bei入侵128可各自掺杂有硼、铝及镓中的一或多个化学物种。相反，如果第一ldd区122及第二ldd区124是p掺杂(例如，掺杂有一或多个p型掺杂剂)，那么第一bei入侵126及第二bei入侵128可各自为n掺杂(例如，掺杂有一或多种n型掺杂剂)。举例来说，第一bei入侵126及第二bei入侵128可各自掺杂有磷、砷、锑及铋中的一或多个化学物种。半导体衬底110可经配置以使用sti结构140使阵列中的bei入侵装置100隔离。尽管sti结构140在图1b中被描绘为与第一ldd区122具有非垂直界面，但本公开不限于此。
44.图2是图1b中展示的bei入侵装置100的一部分的详细截面立视图。第一ldd区122具有垂直向下延伸到半导体衬底110中的深度142。第一bei入侵126可通过与沟道区116的关系来进行空间描述。沟道区116具有由第一ldd区122及第二ldd区124定界的沟道长度。第一bei入侵126具有低于上表面132的上边界130及定位于与上表面132相距的深度142处的下边界。在一些实施例中，第一ldd区122的下边界也定位于与上表面132相距的深度142处。在此类实施例中，第一bei入侵126的上边界130可以等于深度142的量值的约5％与约95％之间的高度上覆于第一bei入侵126的下边界。在实施例中，第一bei入侵126的上边界130以在从深度142的量值的约25％到约55％的范围内的高度上覆于第一bei入侵126的下边界。在实施例中，第一bei入侵126的上边界130以等于深度142的量值的约40％的高度上覆于第一bei入侵126的下边界，这意味着上边界130具有在上表面132下方的等于深度142的量值的约60％的深度130’。
45.在额外实施例中，第一bei入侵126的下边界定位于图2中描绘的深度142下方。在此类实施例中，第一bei入侵126的下边界定位于第一ldd区122的下边界(其定位于深度142处)下方。第一bei入侵126可垂直终止于下伏于第一ldd区122的半导体衬底110的一部分内。举例来说，第一bei入侵126可从上边界130延伸到半导体衬底110内的比深度142更远的深度(高达深度142的约三倍(3x))，如从上表面132测量。
46.第一bei入侵126可通过与沟道区116间隔开且接近于沟道区116的内部横向边界144进行进一步空间描述，其中内部横向边界144与沟道区116的横向边界的水平偏移(例如，在x方向上)通过长度144’测量。第一bei入侵126可通过与沟道区116间隔开且在沟道区116远端的外部横向边界146进行进一步空间描述，其中外部横向边界146与沟道区116的横向边界的水平偏移(例如，在x方向上)通过长度146’测量。第一bei入侵126具有宽度148(例如，在x方向上)。第一bei入侵126具有与沟道区116及第一s/d区112两者间隔开的横向形状因子。
47.图2a是根据本公开的实施例的从图2截取的详细截面201a。第一bei入侵126跨第一bei入侵126的高度可具有基本上同质掺杂剂浓度分布127，如从上边界130到处于或低于深度142的下边界测量。如本文中使用，在如应用到微电子装置中的结构的常规定量及/或定性检测技术内，参考化学物种(例如掺杂剂)的术语“同质”意味着包含于特征(例如区、材料、结构)中的化学物种的相对量在特征的所有不同部分(例如不同水平部分、不同垂直部分)内不会改变。
48.在额外实施例中，第一bei入侵126跨第一bei入侵126的高度可具有异质掺杂剂浓度分布，如从上边界130到处于或低于深度142的下边界测量。如本文中使用，参考化学物种
(例如掺杂剂)的术语“异质”意味着包含于特征(例如区、材料、结构)中的化学物种的相对量在特征的所有不同部分内都有所不同。如果特征是异质的，那么包含于特征中的一或多种化学物种的量在特征的所有不同部分内逐步变化(例如突然改变)或可连续变化(例如渐进地改变，例如线性地、抛物线地)。适合于第一bei入侵126的异质掺杂剂浓度分布的非限制性实例在下文参考图2b到2d更详细描述。
49.图2b是根据本公开的额外实施例的从图2截取的详细截面201b。第一bei入侵126可具有分级掺杂剂浓度分布127’，如从上边界130到处于或低于深度142的下边界测量。掺杂剂浓度可跨第一bei入侵126在从上边界130朝向处于或低于深度142的下边界延伸的方向上渐进地降低。掺杂剂浓度可例如跨第一bei入侵126的高度在从上边界130朝向下边界延伸的方向上渐进地降低在从约5％到约50％的范围内的量值，例如降低约5％、降低约10％、降低约30％或降低约50％。
50.图2c是根据本公开的实施例的从图2截取的详细截面201c。第一bei入侵126可具有分级掺杂剂浓度分布127”，如从上边界130到处于或低于深度142的下边界测量。分级掺杂剂浓度分布127”可为曲线的(例如非线性)，其中掺杂剂浓度在上边界130处或附近最高且在朝向深度142前进的方向上以非线性方式降低。跨第一bei入侵126的高度(包含在上边界130处或附近及在处于或低于深度142的下边界处或附近)的掺杂剂浓度(例如p型掺杂剂浓度)可高于下伏于第一bei入侵126的半导体衬底110的部分内的掺杂剂浓度(例如p型掺杂剂浓度)。
51.图2d是根据本公开的实施例的从图2截取的详细截面201d。第一bei入侵126可具有分级掺杂剂浓度分布127
”’
，如从上边界130到处于或低于深度142的下边界测量。分级掺杂剂浓度分布127
”’
可为曲线的(例如非线性)，其中掺杂剂浓度在上边界130处或附近最高且在朝向深度142前进的方向上以非线性方式增加。跨第一bei入侵126的高度(包含在上边界130处或附近或在处于或低于深度142的下边界处或附近)的掺杂剂浓度(例如p型掺杂剂浓度)可高于下伏于第一bei入侵126的半导体衬底110的部分内的掺杂剂浓度(例如p型掺杂剂浓度)。
52.再次参考图2。第一s/d区112可相对于第一bei入侵126且相对于第一ldd区122进行空间描述。第一s/d区112具有下边界150，其可被测量为与半导体衬底110的上表面132相距的垂直深度150’。第一s/d区112可通过与沟道区116间隔开且接近于沟道区116的内部横向边界152进行进一步空间描述，其中内部横向边界152与沟道区116的横向边界的水平偏移(例如，在x方向上)通过长度152’测量。第一s/d区112可通过与沟道区116间隔开且在沟道区116远端的外部横向边界154进行进一步空间描述，其中与沟道区116的水平偏移(例如，在x方向上)通过长度154’测量。第一s/d区112具有宽度156。
53.在实施例中，第一bei入侵126水平居中于沟道区116的水平边界与第一s/d区112的内部横向边界152之间。第一bei入侵126的内部横向边界144与沟道区116的水平边界之间的长度144’与第一bei入侵126的外部横向边界146与第一s/d区112的内部横向边界152之间的长度基本上相同。
54.第一ldd区122具有从沟道区116的水平边界(例如边缘)延伸到sti结构140的水平边界的宽度158(例如，在x方向上)。
55.在一些实施例中，第一bei入侵126与第一s/d区112垂直重叠，使得第一bei入侵
126的上边界130在第一s/d区112的垂直边界内。在额外实施例中，第一bei入侵126并未与第一s/d区112垂直重叠，使得第一bei入侵126的上边界130下伏于第一s/d区112的下边界150。
56.与图2及2a到2d相关的关于第一特征(例如，图2中的第一bei入侵126)的描述可映射到图1中的第一特征。类似地，可推断出图1中关于第二特征(例如第二bei入侵128)的描述包含针对图2及2a到2d中的第一特征公开的对应配置选项。举例来说，第二bei入侵128可具有图2中论述的相应内部及外部横向边界选项描述152及154。另外，例如，第二bei入侵128可具有图2a到2d中描述的掺杂剂浓度分布选项描述中的一者。类似地，例如，第二bei入侵128可具有半导体衬底内的处于或低于深度142的掺杂剂垂直终止实施例中的一者。
57.图3是根据本公开的实施例的包含若干(例如多个)bei入侵装置的集成电路设备303的部分中的bei入侵的简化部分横截面立视图。集成电路设备303可包含第一bei入侵装置300a及第二bei入侵装置300b。在整个图3及下文的相关联描述中，用递增100的类似参考编号指代在功能上类似于先前参考图1a、1b、2及2a到2d中的一或多者描述的特征的特征(例如结构、材料、区、装置)。为了避免重复，本文中未详细描述图1a、1b、2及2a到2d中的一或多者中展示的所有特征。而是，除非下文另有描述，否则在图3中，由作为先前参考图1a、1b、2及2a到2d中的一或多者描述的特征的参考编号递增100的参考编号标示的特征应被理解为基本上类似于先前描述的特征。另外，由于第一bei入侵装置300a可具有与第二bei入侵装置300b不同的配置(例如一或多种不同材料，例如一或多种不同掺杂剂；一或多种不同材料分布，例如一或多种不同掺杂剂分布)，因此第二bei入侵装置300b的特征(例如区、材料、结构)通过上标符号(
‘
)标示与第一bei入侵装置300a的对应特征区分开。
58.在实施例中，第一bei入侵装置300a及第二gldd装置300b可个别地包含微米级及/或纳米级临界尺寸。第一bei入侵装置300a及第二bei入侵装置300b在集成电路设备303内彼此水平偏移。另外，第一bei入侵装置300a及第二bei入侵装置300b可在集成电路设备303内定位于彼此基本上相同的垂直标高处。
59.在第一实施例中，第一bei入侵装置300a是高压n掺杂金属氧化物半导体(hv nmos)装置，而第二bei入侵装置300b是高压p掺杂金属氧化物半导体(hv pmos)装置。
60.在第二实施例中，第一bei入侵装置300a是高压p掺杂金属氧化物半导体(hvp)装置，而第二bei入侵装置300b也是hvp装置。
61.在第三实施例中，第一bei入侵装置300a及第二bei入侵装置300b两者都是hv nmos装置，但第一bei入侵装置300a的第一bei入侵326及第二bei入侵328内的p型掺杂特性(例如掺杂剂浓度、掺杂剂分布)不同于第二bei入侵装置300b的第一bei入侵326’及第二bei入侵328’内的p型掺杂特性(例如掺杂剂浓度、掺杂剂分布)。因此，第一gldd装置300a及第二gldd装置300b可具有彼此不同的击穿电压(bv)特性。
62.在第四实施例中，第一bei入侵装置300a是hv nmos装置，且第二bei入侵装置300b是低压nmos(lv nmos)装置。第一gldd装置300a的第一bei入侵326及第二bei入侵328内的p型掺杂特性(例如掺杂剂浓度、掺杂剂分布)可不同于第二bei入侵装置300b的第一bei入侵326’及第二bei入侵328’内的p型掺杂特性(例如掺杂剂浓度、掺杂剂分布)。因此，第一bei入侵装置300a及第二bei入侵装置300b可具有彼此不同的bv特性。
63.在第五实施例中，第一bei入侵装置300a是在其第一bei入侵326及第二bei入侵
328内包含p型掺杂剂的hv nmos装置；且第二bei入侵装置300b是具有适于采用第二bei入侵装置300b作为串驱动器装置的掺杂剂特性的另一hv nmos装置。第二bei入侵装置300b也可在其第一bei入侵326’及第二bei入侵328’内包含p型掺杂剂，但与第一bei入侵装置300a相比，第二bei入侵装置300b可在其第一ldd区322’及第二ldd区324’中利用额外ldd掺杂剂植入。
64.在第六实施例中，第一bei入侵装置300a是hv pmos装置，而第二bei入侵装置300b是低压pmos(lv pmos)装置。第一bei入侵装置300a的第一bei入侵326及第二bei入侵328内的n型掺杂特性(例如掺杂剂浓度、掺杂剂分布)可不同于第二bei入侵装置300b的第一bei入侵326’及第二bei入侵328’内的n型掺杂特性(例如掺杂剂浓度、掺杂剂分布)。因此，第一bei入侵装置300a及第二bei入侵装置300b可具有彼此不同的bv特性。
65.在第七实施例中，第一bei入侵装置300a是在其第一bei入侵326及第二bei入侵328内包含n型掺杂剂的hv pmos装置；且第二bei入侵装置300b是具有适于采用第二bei入侵装置300b作为串驱动器装置的掺杂剂特性的另一hv pmos装置。第二bei入侵装置300b也可在其第一bei入侵326’及第二bei入侵328’内包含n型掺杂剂，但与第一bei入侵装置300a相比，第二bei入侵装置300b可在其第一ldd区322’及第二ldd区324’中利用额外ldd掺杂剂植入。
66.第一bei入侵装置300a的特征(例如区、材料、结构)的尺寸及相对位置可与第二bei入侵装置300b的对应特征(例如区、材料、结构)的尺寸及相对位置基本上相同。作为非限制性实例，第一bei入侵装置300a的第一bei入侵326及第二bei入侵328的尺寸及相对位置可与第二bei入侵装置300b的第一bei入侵326’及第二bei入侵328’的尺寸及相对位置基本上相同。在额外实施例中，第一bei入侵装置300a的一或多个特征的尺寸及/或相对位置不同于第二bei入侵装置300b的一或多个对应特征的尺寸及/或相对位置。
67.先前在本文中参考图2a到2b描述的第一bei入侵126的掺杂剂浓度分布中的任一者可用于第一bei入侵装置300a的第一bei入侵326及第二bei入侵328内。另外，先前在本文中参考图2a到2b描述的第一bei入侵126的掺杂剂浓度分布中的任一者可用于第二bei入侵装置300b的第一bei入侵326’及第二bei入侵328’内。第一bei入侵装置300a的第一bei入侵326及第二bei入侵328的掺杂剂浓度分布可与第二bei入侵装置300b的第一bei入侵326’及第二bei入侵328’的掺杂剂浓度分布基本上相同。第一bei入侵装置300a的第一bei入侵326及第二bei入侵328的掺杂剂浓度分布可基本上不同于第二bei入侵装置300b的第一bei入侵326’及第二bei入侵328’的掺杂剂浓度分布。
68.图4是根据本公开的实施例的在形成本公开的集成电路设备的方法的处理阶段内的bei入侵装置400中的击穿增强植入入侵的简化部分横截面立视图。在整个图4及下文的相关联描述中，用递增100的类似参考编号指代在功能上类似于先前参考图1a、1b、2、2a到2d及3中的一或多者描述的特征的特征(例如结构、材料、区、装置)。为了避免重复，本文中未详细描述图1a、1b、2、2a到2d及3中的一或多者中展示的所有特征。而是，除非下文另有描述，否则在图4中，由作为先前参考图1a、1b、2、2a到2d及3中的一或多者描述的特征的参考编号递增100的参考编号标示的特征应被理解为基本上类似于先前描述的特征。
69.如图4中展示，半导体衬底410可在其中具有至少一个额外掺杂区。作为非限制性实例，半导体衬底410可经形成以包含第一额外掺杂区406、第二额外掺杂区407、第三额外
掺杂区408及第四额外掺杂区409中的一或多者。另外的额外掺杂区可根据需要包含于半导体衬底410内。不同额外掺杂区(例如第一额外掺杂区406、第二额外掺杂区407、第三额外掺杂区408及第四额外掺杂区409)可具有彼此不同的掺杂剂、不同的掺杂剂浓度及不同的掺杂剂分布中的一或多者。在一些实施例中，半导体衬底410的不同额外掺杂区中的每一者是p掺杂的，但额外掺杂区中的至少两者具有彼此不同的p型掺杂剂的浓度及/或分布。另外，半导体衬底410内的第一ldd区422及第二ldd区424可跨其垂直高度个别地具有非均匀掺杂剂浓度分布。在一些实施例中，第一ldd区422及第二ldd区424各自经掺杂使得相对更接近半导体衬底410的上表面432促进相对较低电阻率且在第一ldd区422及第二ldd区424的深度442处或接近深度442而相对更远离半导体衬底410的上表面432促进相对最高电阻率。
70.在制造期间，掩模材料可形成于上表面432上或之上，且可经图案化以形成掩模460(例如硬掩模)。具有掩模460的开口可暴露第一ldd区422及第二ldd区424的部分以用于形成第一bei入侵426及第二bei入侵428。在掩模460形成之后，一或多种掺杂剂(例如n型掺杂剂、p型掺杂剂)可从掺杂剂源462引导且可经植入到第一ldd区422及第二ldd区424的暴露部分以形成第一bei入侵426及第二bei入侵428。作为非限制性实例，一或多种含硼物种(例如硼原子、含硼分子、硼离子、含硼离子)可经植入到第一ldd区422、第二ldd区424及其下的半导体衬底410的区中以形成第一bei入侵426及第二bei入侵428。如说明，第一bei入侵426及第二bei入侵428可经形成以延伸到半导体衬底410的额外掺杂区(例如第一额外掺杂区406、第二额外掺杂区407、第三额外掺杂区408及第四额外掺杂区409)中的一或多者中。在第一bei入侵426及第二bei入侵428形成之后，可移除掩模460。
71.第一bei入侵426可包含第一区426a及第二区426b；且第二bei入侵428可包含第一区428a及第二区428b。第一bei入侵426的第一区426a可被第一bei入侵426的第二区426b包围。第一bei入侵426的第一区426a可具有与第一bei入侵426的第二区426b不同的掺杂剂浓度(例如更大掺杂剂浓度、更低掺杂剂浓度)。另外，第二bei入侵428的第一区428a可被第二bei入侵428的第二区428b包围。第二bei入侵428的第一区428a可具有与第二bei入侵428的第二区428b不同的掺杂剂浓度(例如更大掺杂剂浓度、更低掺杂剂浓度)。在实施例中，第一bei入侵426的第一区426a具有大于第一bei入侵426的第二区426b的掺杂剂浓度；且第二bei入侵428的第一区428a具有大于第二bei入侵428的第二区428b的掺杂剂浓度。在额外实施例中，第一bei入侵426的第一区426a具有低于第一bei入侵426的第二区426b的掺杂剂浓度；且第二bei入侵428的第一区428a具有低于第二bei入侵428的第二区428b的掺杂剂浓度。
72.图5是根据本发明的实施例的存储器装置500的示意性及功能框图。存储器装置500(例如非易失性存储器装置，例如3d nand快闪存储器装置；易失性存储器装置，例如动态随机存取存储器(dram)装置)可采用先前在本文中参考图1、2、2a到2d及3描述的本公开的门控轻掺杂漏极击穿电压改变装置中的一或多者。存储器装置500的一或多个bei装置可例如使用对应于先前在本文中参考图4描述的处理动作的处理动作来形成。如图5中展示，存储器装置500包含存储器阵列502及与存储器阵列502可操作地相关联的一或多个控制逻辑单元504。存储器阵列502可个别地包含存储器单元，其中存储器单元中的一或多者与先前在本文中描述的本公开的bei入侵装置中的一或多者可操作地相关联。控制逻辑单元504可经配置以与存储器阵列502可操作地交互，且可包含包括控制逻辑电路系统(例如串驱动
器电路系统)的至少一个区。在一些实施例中，控制逻辑电路系统包含采用先前本文中描述的本公开的bei入侵装置(例如hv nmos装置)中的一或多者的互补金属氧化物半导体(cmos)装置。存储器阵列502及控制逻辑单元504可与各种导电布线结构(例如存取线结构、数据线结构、源极线结构)可操作地相关联以促进对存储器阵列502的存储器单元进行操作。在一些实施例中，控制逻辑单元504的cmos装置至少部分垂直下伏于存储器阵列502的水平区域且定位于所述水平区域内，使得存储器装置500展现所谓的阵列下cmos(“cua”)配置506。
73.本公开的集成电路设备可用于本公开的电子系统的实施例中。举例来说，图6是根据本公开的实施例的说明性电子系统600的框图。电子系统600可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(pda)、便携式媒体(例如音乐)播放器、wi-fi或启用蜂窝的平板计算机，例如(举例来说)或平板计算机、电子书或导航装置等。电子系统600包含至少一个存储器装置620。存储器装置620可包含例如先前在本文中描述的bei入侵装置(例如bei入侵装置100、300a、300b及303中的一或多者)及/或存储器装置(例如存储器装置500)的实施例。电子系统600可进一步包含至少一个电子信号处理器装置610(通常称为“微处理器”)。电子信号处理器装置610可任选地包含先前在本文中描述的bei入侵装置(例如bei入侵装置100及303中的一或多者)及/或存储器装置(例如存储器装置500)的实施例。虽然存储器装置620及电子信号处理器装置610在图6中被描绘为两(2)个单独装置，但在额外实施例中，具有存储器装置620及电子信号处理器装置610的功能性的单个(例如唯一一个)存储器/处理器装置包含于电子系统600中。在此类实施例中，存储器/处理器装置可包含先前在本文中描述的bei入侵装置(例如bei入侵装置100及303中的一或多者)及/或存储器装置(例如存储器装置500)的实施例。电子系统600可进一步包含用于由用户将信息输入到电子系统600中的一或多个输入装置630，例如(举例来说)鼠标或其它指示装置、键盘、触摸垫、按钮或控制面板。电子系统600可进一步包含用于将信息(例如视觉或音频输出)输出给用户的一或多个输出装置640，例如(举例来说)监视器、显示器、打印机、音频输出插孔及/或扬声器等。在一些实施例中，输入装置630及输出装置640可包括可用于将信息输入到电子系统600同时将视觉信息输出给用户的单个触摸屏装置。输入装置630及输出装置640可与存储器装置620及电子信号处理器装置610中的一或多者电通信。
74.因此，根据本公开的实施例，一种设备包含：轻掺杂漏极(ldd)区，其垂直延伸到半导体衬底中；沟道区，其水平插入于所述ldd区之间；及源极/漏极(s/d)区，其垂直延伸到所述ldd区中。击穿增强植入(bei)区在所述ldd区内且水平插入于所述沟道区与所述s/d区之间。所述bei入侵区具有与所述ldd区不同的化学物种，且所述bei入侵区具有垂直入侵到所述ldd区中但下伏于所述ldd区的上边界的上边界。所述设备还具有垂直上覆于所述沟道区的栅极结构，且所述栅极结构水平插入于所述bei入侵区之间。还描述存储器装置、电子系统及形成微电子装置的方法。
75.同样根据本公开的实施例，一种击穿电压改变设备包括：p掺杂半导体衬底，其包含上表面；及n轻掺杂漏极(ldd)区，其在所述p掺杂半导体衬底内。所述n-ldd区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面。而且，所述p掺杂半导体衬底内的沟道区水平插入于所述n-ldd区之间，且n+源极/漏极(s/d)区部分被所述n-ldd区包围，其中所述
n-ldd区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面。而且，p掺杂击穿增强植入(bei)入侵水平插入于所述沟道区与所述n+s/d区之间，所述p掺杂bei入侵部分被所述n-ldd区包围且具有垂直下伏于所述p掺杂半导体衬底的所述上表面的上边界。而且，栅极电极垂直上覆于所述沟道区且与所述沟道区水平对准，且栅极介电材料垂直插入于所述沟道区与所述栅极电极之间。
76.同样根据本公开的实施例，方法包含在延伸到半导体衬底中的轻掺杂漏极(ldd)区内植入化学物种以在所述ldd区内形成击穿增强植入(bei)区。所述bei入侵区具有低于所述半导体衬底的上表面的上边界，且所述bei入侵区的所述化学物种具有与ldd区内的额外化学物种不同的导电类型。方法实施例还包含在水平插入于所述ldd区之间的沟道区之上形成栅极电极。
77.同样根据本公开的实施例，一种电子系统包含：输入装置；输出装置；及处理器装置，其可操作地耦合到所述输入装置及所述输出装置。所述电子系统还包含可操作地耦合到所述处理器装置的存储器装置。所述存储器装置包含：半导体衬底，其具有上表面；及轻掺杂漏极(ldd)区，其从所述上表面延伸到所述半导体衬底中。所述存储器装置还包含：沟道区，其插入于所述ldd区之间；及源极/漏极(s/d)区，其从所述半导体衬底的所述上表面延伸到所述ldd区中。所述存储器装置还包含：击穿增强植入(bei)区，其在所述ldd区内且插入于所述沟道区与所述s/d区之间，其中所述bei入侵区包含与所述ldd区不同的掺杂剂且其中所述bei入侵区具有下伏于所述半导体衬底的所述上表面的上边界。所述存储器装置还包含：栅极电极，其上覆于所述沟道区且插入于所述bei入侵区之间。
78.与常规结构、常规装置及常规方法相比，本公开的结构、装置及方法有利地促进微电子装置性能改进、成本(例如制造成本、材料成本)降低、组件微型化增加及封装密度提高中的一或多者。与常规结构、常规装置及常规方法相比，本公开的结构、装置及方法还可改进可扩展性、效率及简单性，特定来说，通过抵消由于微型化而造成的击穿电压降低。
79.下文陈述本公开的额外非限制性实例实施例。
80.实施例1：一种设备，其包括：轻掺杂漏极(ldd)区，其垂直延伸到半导体衬底中；沟道区，其水平插入于所述ldd区之间；源极/漏极(s/d)区，其垂直延伸到所述ldd区中；击穿增强植入(bei)入侵区，其在所述ldd区内且水平插入于所述沟道区与所述s/d区之间，所述bei入侵区掺杂有与所述ldd区不同的化学物种且具有垂直下伏于所述ldd区的上边界的上边界；以及栅极结构，其垂直上覆于所述沟道区且水平插入于所述bei入侵区之间。
81.实施例2：根据实施例1所述的设备，其中所述ldd区掺杂有n型掺杂剂，且所述bei入侵区掺杂有p型掺杂剂。
82.实施例3：根据实施例1及2中的一个实施例所述的设备，其中bei入侵区中的每一者基本上水平居中于所述沟道区与所述s/d区中的一者之间。
83.实施例4：根据实施例1至3中任一实施例所述的设备，其中bei入侵区的所述上边界垂直下伏于所述s/d区的下边界。
84.实施例5：根据实施例1至4中任一实施例所述的设备，其中bei入侵区至少垂直延伸到所述ldd区的下边界。
85.实施例6：根据实施例1至5中任一实施例所述的设备，其中所述bei入侵区部分延伸到垂直下伏于所述ldd区的所述半导体衬底的部分中。
86.实施例7：根据实施例1至6中任一实施例所述的设备，其中：所述半导体衬底包括掺杂有p型掺杂剂的半导体材料；所述ldd区包括掺杂有n型掺杂剂的所述半导体材料；所述s/d区包括掺杂有额外量的所述n型掺杂剂的所述半导体材料，所述s/d区具有大于所述ldd区的所述n型掺杂剂的浓度；且所述bei入侵区包括掺杂有额外量的所述p型掺杂剂的所述半导体材料，所述bei入侵区具有大于其垂直下方的所述半导体衬底的部分的所述p型掺杂剂的浓度。
87.实施例8：根据实施例1至6中任一实施例所述的设备，其中：所述半导体衬底包括掺杂有n型掺杂剂的半导体材料；所述ldd区包括掺杂有p型掺杂剂的所述半导体材料；所述s/d区包括掺杂有额外量的所述p型掺杂剂的所述半导体材料，所述s/d区具有大于所述ldd区的所述p型掺杂剂的浓度；且所述bei入侵区包括掺杂有额外量的所述n型掺杂剂的所述半导体材料。
88.实施例9：根据实施例1至8中任一实施例所述的设备，其中所述bei入侵区中的每一者具有所述化学物种的基本上同质分布。
89.实施例10：根据实施例1至8中任一实施例所述的设备，其中所述bei入侵区中的每一者具有所述化学物种的异质分布。
90.实施例11：根据实施例1至8中任一实施例所述的设备，其中所述bei入侵区中的每一者展现在其上边界到其下边界之间延伸的所述化学物种的非线性浓度分布。
91.实施例12：根据实施例1至11中任一实施例所述的设备，其进一步包括所述栅极结构与所述沟道区之间的栅极电介质，所述设备经配置以在从约15v到约45v的范围内的电压下操作。
92.实施例13：根据实施例1至11中任一实施例所述的设备，其进一步包括所述栅极结构与所述沟道区之间的栅极电介质，所述设备经配置以在从约1v到约5v的范围内的电压下操作。
93.实施例14：一种设备，其包括：p掺杂半导体衬底，其包含上表面；n轻掺杂漏极(ldd)区，其在所述p掺杂半导体衬底内，所述n-ldd区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面；沟道区，其在所述p掺杂半导体衬底内且水平插入于所述n-ldd区之间；n+源极/漏极(s/d)区，其部分被所述n-ldd区包围，所述n+s/d区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面；p掺杂击穿增强植入(bei)入侵，其水平插入于所述沟道区与所述n+s/d区之间，所述p掺杂bei入侵部分被所述n-ldd区包围且具有垂直下伏于所述p掺杂半导体衬底的所述上表面的上边界；栅极电极，其垂直上覆于所述沟道区且与所述沟道区水平对准；以及栅极介电材料，其垂直插入于所述沟道区与所述栅极电极之间。
94.实施例15：根据实施例14所述的设备，其中所述p掺杂bei入侵垂直延伸到所述p掺杂半导体衬底中，所述p掺杂bei入侵内的p型掺杂剂浓度大于所述p掺杂半导体衬底内的所述p型掺杂剂的浓度。
95.实施例16：根据实施例14及15中的一个实施例所述的设备，其中所述ldd区的边界内的所述bei入侵的所述上边界在从所述ldd区的垂直高度的约5％到所述ldd区的所述垂直高度的约95％的范围内。
96.实施例17：根据实施例14至16中任一实施例所述的设备，其中下伏于所述ldd区的所述p掺杂半导体衬底的部分内的p型掺杂剂的分布是异质的。
97.实施例18：一种方法，其包括：在延伸到半导体衬底中的轻掺杂漏极(ldd)区内植入化学物种以在所述ldd区内形成击穿增强植入(bei)入侵区且具有低于所述半导体衬底的上表面的上边界，所述bei入侵区的所述化学物种具有与ldd区内的额外化学物种不同的导电类型；以及在水平插入于所述ldd区之间的沟道区之上形成栅极电极。
98.实施例19：根据实施例18所述的方法，其进一步包括：将所述bei入侵区形成为垂直延伸到所述半导体衬底的部分中且终止于所述部分内以下伏于所述ldd区；及将所述bei入侵区形成为水平插入于所述沟道区与延伸到所述ldd区中的源极/漏极(s/d)区之间。
99.实施例20：根据实施例19所述的方法，其进一步包括将所述bei入侵区形成为基本上水平居中于所述沟道区与所述s/d区之间。
100.实施例21：根据实施例19及20中的一个实施例所述的方法，其进一步包括将所述s/d区及所述ldd区的上边界形成为与所述半导体衬底的所述上表面基本上共面。
101.实施例22：根据实施例19至21中任一实施例所述的方法，其进一步包括：将所述半导体衬底选择为包括掺杂有p型掺杂剂的半导体材料；将所述化学物种选择为包括p型掺杂剂；及将所述额外化学物种选择为包括n型掺杂剂。
102.实施例23：根据实施例19至21中任一实施例所述的方法，其进一步包括：将所述半导体衬底选择为包括掺杂有n型掺杂剂的半导体材料；将所述化学物种选择为包括p型掺杂剂；及将所述额外化学物种选择为包括n型掺杂剂。
103.实施例24：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括：半导体衬底，其具有上表面；轻掺杂漏极(ldd)区，其从所述上表面延伸到所述半导体衬底中；沟道区，其插入于所述ldd区之间；源极/漏极(s/d)区，其从所述半导体衬底的所述上表面延伸到所述ldd区中；击穿增强植入(bei)入侵区，其在所述ldd区内且插入于所述沟道区与所述s/d区之间，所述bei入侵区包括与所述ldd区不同的掺杂剂且具有下伏于所述半导体衬底的所述上表面的上边界；及栅极电极，其上覆于所述沟道区且插入于所述bei入侵区之间。
104.虽然已结合图式描述了某些说明性实施例，但所属领域的一般技术人员应认识到，由本公开涵盖的实施例不限于本文中明确展示及描述的那些实施例。而是，可对本文中描述的实施例做出许多添加、删除及修改而不会背离由本公开涵盖的实施例的范围，例如下文主张的那些添加、删除及修改，包含合法等效物。另外，来自公开的一个实施例的特征可与公开的另一实施例的特征组合同时仍涵盖于本公开的范围内。

技术特征：
1.一种设备，其包括：轻掺杂漏极ldd区，其垂直延伸到半导体衬底中；沟道区，其水平插入于所述ldd区之间；源极/漏极s/d区，其垂直延伸到所述ldd区中；击穿增强植入bei入侵区，其在所述ldd区内且水平插入于所述沟道区与所述s/d区之间，所述bei入侵区掺杂有与所述ldd区不同的化学物种且具有垂直下伏于所述ldd区的上边界的上边界；以及栅极结构，其垂直上覆于所述沟道区且水平插入于所述bei入侵区之间。2.根据权利要求1所述的设备，其中所述ldd区掺杂有n型掺杂剂，且所述bei入侵区掺杂有p型掺杂剂。3.根据权利要求1所述的设备，其中bei入侵区中的每一者基本上水平居中于所述沟道区与所述s/d区中的一者之间。4.根据权利要求1所述的设备，其中bei入侵区的所述上边界垂直下伏于所述s/d区的下边界。5.根据权利要求1所述的设备，其中bei入侵区至少垂直延伸到所述ldd区的下边界。6.根据权利要求1所述的设备，其中所述bei入侵区部分延伸到垂直下伏于所述ldd区的所述半导体衬底的部分中。7.根据权利要求1至6中任一权利要求所述的设备，其中：所述半导体衬底包括掺杂有p型掺杂剂的半导体材料；所述ldd区包括掺杂有n型掺杂剂的所述半导体材料；所述s/d区包括掺杂有额外量的所述n型掺杂剂的所述半导体材料，所述s/d区具有大于所述ldd区的所述n型掺杂剂的浓度；且所述bei入侵区包括掺杂有额外量的所述p型掺杂剂的所述半导体材料，所述bei入侵区具有大于其垂直下方的所述半导体衬底的部分的所述p型掺杂剂的浓度。8.根据权利要求1至6中任一权利要求所述的设备，其中：所述半导体衬底包括掺杂有n型掺杂剂的半导体材料；所述ldd区包括掺杂有p型掺杂剂的所述半导体材料；所述s/d区包括掺杂有额外量的所述p型掺杂剂的所述半导体材料，所述s/d区具有大于所述ldd区的所述p型掺杂剂的浓度；且所述bei入侵区包括掺杂有额外量的所述n型掺杂剂的所述半导体材料。9.根据权利要求1至6中任一权利要求所述的设备，其中所述bei入侵区中的每一者具有所述化学物种的基本上同质分布。10.根据权利要求1至6中任一权利要求所述的设备，其中所述bei入侵区中的每一者具有所述化学物种的异质分布。11.根据权利要求1至6中任一权利要求所述的设备，其中所述bei入侵区中的每一者展现在其上边界到其下边界之间延伸的所述化学物种的非线性浓度分布。12.根据权利要求1至6中任一权利要求所述的设备，其进一步包括所述栅极结构与所述沟道区之间的栅极电介质，所述设备经配置以在从约15v到约45v的范围内的电压下操作。
13.根据权利要求1至6中任一权利要求所述的设备，其进一步包括所述栅极结构与所述沟道区之间的栅极电介质，所述设备经配置以在从约1v到约5v的范围内的电压下操作。14.一种设备，其包括：p掺杂半导体衬底，其包含上表面；n轻掺杂漏极ldd区，其在所述p掺杂半导体衬底内，所述n-ldd区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面；沟道区，其在所述p掺杂半导体衬底内且水平插入于所述n-ldd区之间；n+源极/漏极s/d区，其部分被所述n-ldd区包围，所述n+s/d区的上边界与所述p掺杂半导体衬底的所述上表面基本上共面；p掺杂击穿增强植入bei入侵，其水平插入于所述沟道区与所述n+s/d区之间，所述p掺杂bei入侵部分被所述n-ldd区包围且具有垂直下伏于所述p掺杂半导体衬底的所述上表面的上边界；栅极电极，其垂直上覆于所述沟道区且与所述沟道区水平对准；以及栅极介电材料，其垂直插入于所述沟道区与所述栅极电极之间。15.根据权利要求14所述的设备，其中所述p掺杂bei入侵垂直延伸到所述p掺杂半导体衬底中，所述p掺杂bei入侵内的p型掺杂剂浓度大于所述p掺杂半导体衬底内的所述p型掺杂剂的浓度。16.根据权利要求14及15中的一项权利要求所述的设备，其中所述ldd区的边界内的所述bei入侵的所述上边界在从所述ldd区的垂直高度的约5％到所述ldd区的所述垂直高度的约95％的范围内。17.根据权利要求14及15中的一项权利要求所述的设备，其中下伏于所述ldd区的所述p掺杂半导体衬底的部分内的p型掺杂剂的分布是异质的。18.一种方法，其包括：在延伸到半导体衬底中轻掺杂漏极ldd区内植入化学物种以在所述ldd区内形成击穿增强植入bei入侵区且具有低于所述半导体衬底的上表面的上边界，所述bei入侵区的所述化学物种具有与ldd区内的额外化学物种不同的导电类型；及在水平插入于所述ldd区之间的沟道区之上形成栅极电极。19.根据权利要求18所述的方法，其进一步包括：将所述bei入侵区形成为垂直延伸到所述半导体衬底的部分中且终止于所述部分内以下伏于所述ldd区；及将所述bei入侵区形成为水平插入于所述沟道区与延伸到所述ldd区中的源极/漏极s/d区之间的。20.根据权利要求19所述的方法，其进一步包括将所述bei入侵区形成为基本上水平居中于所述沟道区与所述s/d区之间。21.根据权利要求19所述的方法，其进一步包括将所述s/d区及所述ldd区的上边界形成为与所述半导体衬底的所述上表面基本上共面。22.根据权利要求18至21中任一权利要求所述的方法，其进一步包括：将所述半导体衬底选择为包括掺杂有p型掺杂剂的半导体材料；将所述化学物种选择为包括p型掺杂剂；及
将所述额外化学物种选择为包括n型掺杂剂。23.根据权利要求18至21中任一权利要求所述的方法，其进一步包括：将所述半导体衬底选择为包括掺杂有n型掺杂剂的半导体材料；将所述化学物种选择为包括p型掺杂剂；及将所述额外化学物种选择为包括n型掺杂剂。24.一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；以及存储器装置，其可操作地耦合到所述处理器装置且包括：半导体衬底，其具有上表面；轻掺杂漏极ldd区，其从所述上表面延伸到所述半导体衬底中；沟道区，其插入于所述ldd区之间；源极/漏极s/d区，其从所述半导体衬底的所述上表面延伸到所述ldd区中；击穿增强植入bei入侵区，其在所述ldd区内且插入于所述沟道区与所述s/d区之间，所述bei入侵区包括与所述ldd区不同的掺杂剂且具有下伏于所述半导体衬底的所述上表面的上边界；及栅极电极，其上覆于所述沟道区且插入于所述bei入侵区之间。

技术总结
本申请案涉及改变栅极装置中的击穿电压以及相关方法及系统。一种设备包含垂直延伸到半导体衬底中的轻掺杂漏极区。沟道区水平插入于所述轻掺杂漏极区之间，且源极/漏极区垂直延伸到所述轻掺杂漏极区中。击穿增强植入入侵区在所述轻掺杂漏极区内且水平插入于所述沟道区与所述源极/漏极区之间。所述击穿增强植入区具有与所述轻掺杂漏极区不同的化学物种且具有垂直下伏于所述轻掺杂漏极区的上边界的上边界。所述设备还具有垂直上覆于所述沟道区的栅极结构，且所述栅极结构水平插入于所述击穿增强植入区之间。还描述存储器装置、电子系统及形成微电子装置的方法。系统及形成微电子装置的方法。系统及形成微电子装置的方法。


技术研发人员：G
受保护的技术使用者：美光科技公司
技术研发日：2023.01.10
技术公布日：2023/7/19