半导体装置和包括其的数据存储系统的制作方法

半导体装置和包括其的数据存储系统
1.相关申请的交叉引用
2.本技术要求于2022年1月11日在韩国知识产权局提交的韩国专利申请no.10-2022-0004188的优先权的权益，其公开内容通过引用的方式全部并入本文中。
技术领域
3.一些示例实施例涉及半导体装置和/或包括其的数据存储系统。


背景技术：

4.需要一种能够在需要数据存储的数据存储系统中存储高容量数据的半导体装置。因此，已经研究了用于增加半导体装置的数据存储容量的方法。例如，作为用于增加半导体装置的数据存储容量的方法，已经提出了包括三维布置的存储器单元而不是二维布置的存储器单元的半导体装置。


技术实现要素：

5.一些示例实施例提供了具有改善的生产成品率和/或电特性的半导体装置，和/或包括该半导体装置的数据存储系统。
6.根据各种示例实施例，一种半导体装置包括：第一半导体结构，其包括第一衬底和所述第一衬底上的电路装置；以及第二半导体结构，其在所述第一半导体结构上。所述第二半导体结构包括：第二衬底，其具有第一区和第二区；栅电极，其在所述第一区上在第一方向上彼此间隔开，栅电极在所述第二区上在第二方向上延伸不同的长度，并且分别包括所述第二区上的具有向上暴露的上表面的焊盘区；层间绝缘层，其与所述栅电极交替地堆叠；沟道结构，其穿透所述栅电极，在所述第一方向上延伸，并且分别包括沟道层；栅极接触插塞，其穿透所述栅电极中的每一个的所述焊盘区并且在所述第一方向上延伸到所述第一半导体结构中；以及绝缘结构，其在所述焊盘区中的每一个的下方与所述层间绝缘层交替，并且围绕所述栅极接触插塞。所述绝缘结构还包括第一绝缘层以及围绕所述第一绝缘层的至少一部分并包括与所述第一绝缘层的任何材料不同的材料的第二绝缘层，并且所述第二绝缘层包括第一部分，所述第一部分填充所述第一绝缘层和与所述第一绝缘层相对的栅电极中的每一个之间的区域并且延伸到所述第一绝缘层的上表面和下表面上。
7.根据一些示例实施例，一种半导体装置包括：衬底，其具有第一区和第二区，栅电极，其在所述第一区上在第一方向上堆叠并彼此间隔开，在所述第二区上在第二方向上延伸不同的长度，并且分别包括位于所述第二区上的具有向上暴露的上表面的焊盘区以及其余的堆叠区，栅极接触插塞，其穿透作为所述栅电极中的一个的第一栅电极的焊盘区，栅极接触插塞电连接到所述第一栅电极，穿透作为所述栅电极中的另一个并位于所述第一栅电极之下的第二栅电极的堆叠区，并且所述栅极接触插塞与所述第二栅电极间隔开，以及绝缘结构，其设置在所述栅极接触插塞与所述第二栅电极之间。所述绝缘结构包括第一绝缘层和第二绝缘层，所述第二绝缘层包括与所述第一绝缘层的任何材料不同的材料并且围绕
所述第一绝缘层。
8.根据一些示例实施例，一种数据存储系统包括：包括第一衬底和所述第一衬底上的电路装置的第一半导体结构，以及所述第一半导体结构上的第二半导体结构。所述第二半导体结构包括：第二衬底，其具有第一区和第二区；栅电极，其在所述第一区上在第一方向上堆叠并彼此间隔开、在所述第二区上在第二方向上延伸不同的长度、并且分别包括位于所述第二区上的具有向上暴露的上表面的焊盘区；层间绝缘层，其与所述栅电极交替地堆叠；沟道结构，其穿透所述栅电极、在所述第一方向上延伸、并分别包括沟道层；栅极接触插塞，其穿透所述栅电极中的每一个的焊盘区并在所述第一方向上延伸到所述第一半导体结构中；绝缘结构，其在所述焊盘区中的每一个下方与所述层间绝缘层交替地布置并围绕所述栅极接触插塞；半导体存储装置，其包括电连接到所述电路装置的输入/输出焊盘；以及控制器，其通过所述输入/输出焊盘电连接到所述半导体存储装置，并且被配置为控制所述半导体存储装置。所述绝缘结构还包括第一绝缘层和第二绝缘层，所述第二绝缘层围绕所述第一绝缘层的至少一部分并且包括与所述第一绝缘层的材料不同的材料。所述第二绝缘层包括第一部分，所述第一部分填充所述第一绝缘层和与所述第一绝缘层相对的栅电极中的每一个之间的区域并且延伸到所述第一绝缘层的上表面和下表面上。
附图说明
9.根据以下结合附图的详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
10.图1是示出根据各种示例实施例的半导体装置的平面图；
11.图2a和图2b是示出根据各种示例实施例的半导体装置的截面图；
12.图3a和图3b是示出根据各种示例实施例的半导体装置的一部分的放大图；
13.图4是示出根据各种示例实施例的半导体装置的一部分的放大图；
14.图5是示出根据各种示例实施例的半导体装置的一部分的放大图；
15.图6是示出根据各种示例实施例的半导体装置的一部分的放大图；
16.图7是示出根据各种示例实施例的半导体装置的一部分的放大图；
17.图8是示出根据各种示例实施例的半导体装置的一部分的放大图；
18.图9是示出根据各种示例实施例的半导体装置的截面图；
19.图10是示出根据各种示例实施例的半导体装置的截面图；
20.图10a至图10l是示出根据各种示例实施例的制造半导体装置的方法的截面图和放大图；
21.图11是示出根据各种示例实施例的包括半导体装置的数据存储系统的示图；
22.图12是示出根据各种示例实施例的包括半导体装置的数据存储系统的透视图；以及
23.图13是示出根据各种示例实施例的半导体封装件的截面图。
具体实施方式
24.在下文中，将参照附图如下描述本公开的实施例。
25.图1是示出根据各种示例实施例的半导体装置的平面图。
26.图2a和图2b是示出根据各种示例实施例的半导体装置100的截面图。图2a是沿图1中的线i-i'截取的截面图，图2b是沿图1中的线i i-ii'截取的截面图。
27.图3a和图3b是示出根据各种示例实施例的半导体装置的一部分的放大图。图3a是示出图2a中的区域“a”的放大图，图3b是示出区域“b”的放大图。
28.参照图1至图3b，半导体装置100可以包括外围电路区peri和存储器单元区cell，外围电路区peri可以是或可以包括包含第一衬底201的第一半导体结构，存储器单元区cell可以是或可以包括包含第二衬底101的第二半导体结构。存储器单元区cell可以设置在外围电路区peri上。可替换地，在一些示例实施例中，存储器单元区cell可设置在外围电路区peri下方。
29.外围电路区peri可包括第一衬底201、第一衬底201中的源极/漏极区205和器件隔离层210、设置在第一衬底201上的电路装置220、电路接触插塞270、电路布线线路280和外围区绝缘层290。
30.第一衬底201可具有在x方向和y方向上延伸的上表面。可以通过器件隔离层210在第一衬底201中限定有源区。包括杂质的源极/漏极区205可以设置在有源区的一部分中。第一衬底201可以包括半导体材料，例如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。第一衬底201可以被提供为体晶圆或外延层。
31.电路装置220可以包括平面晶体管；然而，示例实施例不限于此，并且电路装置220可包括平面晶体管和/或三维晶体管。电路装置220中的每一个可以包括电路栅极电介质层222、间隔件层224和电路栅电极225。源极/漏极区205可以在电路栅电极225两侧设置在第一衬底201中。
32.外围区绝缘层290可以在第一衬底201上设置在电路装置220上。电路接触插塞270可以穿透外围区绝缘层290，并且可以连接到源极/漏极区205。可以通过电路接触插塞270将电信号施加到电路装置220。在未示出的区域中，电路接触插塞270还可以连接到电路栅电极225。电路布线线路280可以连接到电路接触插塞270，并且可以设置在多个层中。
33.存储器单元区cell可以包括具有第一区r1和第二区r2的第二衬底101、堆叠在第二衬底101上的栅电极130、与栅电极130交替地堆叠的层间绝缘层120、穿透栅电极130和层间绝缘层120的堆叠结构的沟道结构ch、通过穿透栅电极130的堆叠结构而延伸的第一隔离区ms1和第二隔离区ms2、通过穿透第二区r2上的栅电极130而延伸的栅极接触插塞170、以及设置在第二衬底101外部的第三区r3上的穿过插塞175。
34.存储器单元区cell还可以包括围绕栅极接触插塞170的绝缘结构160。
35.存储器单元区cell可以包括设置在第一区r1上的第一水平导电层102、在第二衬底101的第二区r2上与第一水平导电层102平行地设置的水平绝缘层110、设置在第一水平导电层102和水平绝缘层110上的第二水平导电层104、穿透第二衬底101的衬底绝缘层121、穿透栅电极130的堆叠结构的一部分的上隔离区ss、穿透第二区r2上的栅电极130的堆叠结构的伪沟道结构dch、单元区绝缘层190和单元布线线路195。
36.在第二衬底101的第一区r1上，可以竖直地堆叠栅电极130，并且可以设置沟道结构ch。例如，第一区r1可以是或可以包括设置存储器单元的区域。在第二区r2上，栅电极130可延伸(例如，竖直地延伸)不同的长度，并且第二区r2可以是将存储器单元电连接到外围电路区peri的区。第二区r2可在至少一个方向(例如，x方向)上设置在第一区r1的至少一端
上。
37.第二衬底101可以具有在x方向和y方向上延伸的上表面。第二衬底101可包括可与第一衬底201的半导体材料相同或不同的半导体材料，例如，iv族半导体、i i i-v族化合物半导体或i i-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅锗。第二衬底101还可以包括杂质。第二衬底101可以被提供为诸如多晶硅层的多晶半导体层和/或外延层。
38.第一水平导电层102和第二水平导电层104可以顺序地堆叠在第二衬底101的第一区r1的上表面上。第一水平导电层102可以不延伸到第二衬底101的第二区r2，第二水平导电层104可以延伸到第二区r2。
39.第一水平导电层102可以用作半导体装置100的公共源极线的一部分，并且可以与第二衬底101一起用作例如公共源极线。如图2b中的放大图所示，第一水平导电层102可在沟道层140周围直接连接到沟道层140。
40.第二水平导电层104可以在区的没有设置第一水平导电层102和水平绝缘层110的部分中与第二衬底101接触。第二水平导电层104可以在区的该部分中覆盖第一水平导电层102和/或水平绝缘层110的端部，并且可以弯曲以延伸到第二衬底101。
41.第一水平导电层102和第二水平导电层104可以包括半导体材料，并且例如，第一水平导电层102和第二水平导电层104两者都可以包括多晶硅，例如掺杂多晶硅。在这种情况下，至少第一水平导电层102可以是掺杂层，并且第二水平导电层104可以是掺杂层和/或可以包括从第一水平导电层102扩散的杂质。然而，在一些示例实施例中，可以用绝缘层代替第二水平导电层104。
42.水平绝缘层110可在第二区r2的至少一部分上与第一水平导电层102平行地设置在第二衬底101上。水平绝缘层110可包括交替地堆叠在第二衬底101的第二区r2上的第一水平绝缘层111和第二水平绝缘层112。在各种示例实施例中，可以提供多个第一水平绝缘层111并且多个第一水平绝缘层111可以覆盖第二水平绝缘层112的上表面和下表面。水平绝缘层110可以是在制造半导体装置100的工艺中用第一水平导电层102替换水平绝缘层110的一部分之后的剩余层。
43.水平绝缘层110可以包括氧化硅、氮化硅、碳化硅和氮氧化硅中的一种或多种。第一水平绝缘层111和第二水平绝缘层112可以包括不同的绝缘材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与层间绝缘层120的材料不同的材料形成。
44.衬底绝缘层121可在第二区r2中沿z方向延伸，并且可穿透第二衬底101、水平绝缘层110和第二水平导电层104。衬底绝缘层121可以被设置为围绕栅极接触插塞170中的每一个。因此，连接到不同栅电极130的栅极接触插塞170可以彼此电隔离。可替换地或额外地，衬底绝缘层121还可设置在位于第二衬底101的外侧的第三区r3上。衬底绝缘层121可以包括例如氧化硅、氮化硅、碳化硅和氮氧化硅中的一种或多种。
45.栅电极130可以在第二衬底101上竖直地堆叠并彼此间隔开，并且可以形成堆叠结构。栅电极130可以包括形成接地选择晶体管的栅极的下栅电极130l、形成多个存储器单元的存储器栅电极130m、以及形成串选择晶体管的栅极的上栅电极130u。可以根据半导体装置100的容量确定存储器单元中包括的存储器栅电极130m的数量。在一些示例实施例中，上栅电极130u和下栅电极130l中的每一者的数量可以彼此相同或彼此不同，可以是1个至4个
或更多，并且可以具有与存储器栅电极130m相同或不同的结构。在一些示例实施例中，栅电极130还可以包括设置在上栅电极130u上方和/或下栅电极130l下方并且被包括在用于使用例如栅极诱导漏极泄漏(gidl)现象的擦除操作的擦除晶体管中的栅电极130。此外，栅电极130的一部分(例如，与上栅电极130u或下栅电极130l相邻的存储器栅电极130m)可以是伪栅电极。
46.栅电极130可在第一区r1上竖直地堆叠且彼此间隔开，可以以不同的长度从第一区r1延伸到第二区r2，并且可以以阶梯形式形成台阶结构。如图2a所示，栅电极130可以在x方向上在栅电极130之间形成台阶结构或阶梯结构，并且可以被设置为在y方向上也具有台阶结构。
47.由于台阶结构，在栅电极130中，下面的栅电极130可以延伸得比上面的栅电极130长，使得栅电极130可以分别具有从层间绝缘层120向上暴露的区，并且这些区可以被称为焊盘区130p。在每个栅电极130中，焊盘区130p可以包括x方向上的端部。焊盘区130p可以对应于第二衬底101的第二区r2上的栅电极130中的设置在每个区的最上面的部分中的栅电极130的一部分。栅电极130可以在焊盘区130p中连接到栅极接触插塞170。每个栅电极130中的除了焊盘区130p之外的区域可以被称为堆叠区130g。堆叠区130g可以是或者可以对应于未从层间绝缘层120向上暴露的部分。
48.栅电极130可以在焊盘区130p中具有增加的厚度。可以增加每个栅电极130的厚度，使得在下表面的水平恒定的同时上表面的水平增加。如图3a所示，栅电极130的堆叠区130g可从第一区r1朝向第二区r2延伸以具有第一栅极厚度gt1，并且可在由虚线界定的焊盘区130p的至少一部分中具有大于第一栅极厚度gt1的第二栅极厚度gt2。第二栅极厚度gt2可在第一栅极厚度gt1的约150％至约210％的范围内。
49.栅电极130可以通过在x方向上延伸的第一隔离区ms1在y方向上彼此隔离。一对第一隔离区ms 1之间的栅电极130可形成存储器块，但存储器块的各种示例实施例不限于此。栅电极130可以包括金属材料，例如钨(w)。在一些示例实施例中，栅电极130可以包括多晶硅和/或金属硅化物材料。
50.层间绝缘层120可以设置在栅电极130之间。与栅电极130类似，层间绝缘层120可以在与第二衬底101的上表面垂直的方向上彼此间隔开，并且可以在x方向上延伸。层间绝缘层120可以包括诸如氧化硅和/或氮化硅的绝缘材料。
51.第一隔离区ms1和第二隔离区ms2可穿透栅电极130，并且可在x方向上延伸。第一隔离区ms1和第二隔离区ms2可彼此平行设置。第一隔离区ms1和第二隔离区ms2可穿透堆叠在第二衬底101上的全部栅电极130，并且可连接到第二衬底101。第一隔离区ms1可以作为一体化的区域在x方向上延伸，第二隔离区ms2可以在一对第一隔离区ms1之间断续地延伸，或者可以仅设置在一部分区域中。然而，在一些示例实施例中，第一隔离区ms1和第二隔离区ms2的布置顺序和/或第一隔离区ms1和第二隔离区ms2的数量不限于图1中示出的示例。如图2b所示，可在第一隔离区ms1和第二隔离区ms2中设置隔离绝缘层105。
52.如图1所示，上隔离区ss可在第一区r1中在第一隔离区ms1与第二隔离区ms2之间沿x方向延伸。如图2b所示，上隔离区ss可以在y方向上隔离包括上栅电极130u的三个栅电极130。然而，在一些示例实施例中，由上隔离区ss隔离的栅电极130的数量可以改变。由上隔离区ss隔离的上栅电极130u可以形成不同的串选择线。上隔离绝缘层103可以设置在上
隔离区ss上。上隔离绝缘层103可以包括绝缘材料，例如氧化硅、氮化硅或氮氧化硅。
53.如图1所示，沟道结构ch中的每一个可以形成存储器单元串，并且可以在第一区r1上形成行和列的同时彼此间隔开。沟道结构ch可以形成栅格图案或者可以在一个方向上以之字形图案设置。沟道结构ch可以具有柱状形状，并且可以具有倾斜的侧表面，该倾斜的侧表面的宽度可以根据宽高比朝向第二衬底101减小。
54.如图2a所示，沟道结构ch可以包括竖直地堆叠的第一沟道结构ch1和第二沟道结构ch2。在每个沟道结构ch中，穿透栅电极130的下堆叠结构的第一沟道结构ch1可以连接到穿透栅电极130的上堆叠结构的第二沟道结构ch2，并且由于连接区域中的宽度差，每个沟道结构ch可以具有弯曲部分。然而，在一些示例实施例中，在z方向上堆叠的沟道结构的数量可以改变。
55.如图2b的放大图所示，沟道层140可设置在沟道结构ch中。在沟道结构ch中，沟道层140可以形成为围绕其中的沟道填充绝缘层147的环形形状。沟道层140可以在下部中连接到第一水平导电层102。沟道层140可以包括诸如多晶硅和/或单晶硅的半导体材料。
56.栅极电介质层145可以设置在栅电极130和沟道层140之间。尽管未详细示出，但是栅极电介质层145可以包括从沟道层140顺序地堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可将电荷隧穿到电荷存储层中，并且可包括例如氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)或它们的组合。电荷存储层可以是电荷捕获层或浮栅导电层。阻挡层可以包括氧化硅(sio2)、氮化硅(si3n4)、氮氧化硅(sion)、高k电介质材料或它们的组合。在一些示例实施例中，栅极电介质层145的至少一部分可以沿着栅电极130在水平方向上延伸。沟道焊盘149可以仅设置在上部的第二沟道结构ch2的上端上。沟道焊盘149可以包括例如掺杂多晶硅。
57.沟道层140、栅极电介质层145和沟道填充绝缘层147可以在第一沟道结构ch1和第二沟道结构ch2之间彼此连接。具有相对大厚度的上层间绝缘层125可以设置在第一沟道结构ch1和第二沟道结构ch2之间，即，设置在下堆叠结构和上堆叠结构之间。然而，在示例实施例中，层间绝缘层120和上层间绝缘层125的形状可以改变。
58.伪沟道结构dch可以彼此间隔开，同时在第二区r2上形成行和列。在平面图中，伪沟道结构dch的大小可以大于沟道结构ch的大小，但是其示例实施例不限于此。伪沟道结构dch还可以设置在第一区r1的与第二区r2相邻的部分上。伪沟道结构dch可以不电连接到上布线结构(例如可以是电浮置的)，并且与半导体装置100中的沟道结构ch不同，伪沟道结构dch可以不形成存储器单元串。伪沟道结构dch可以提供诸如机械支撑的支撑，并且可以改善半导体装置的可制造性；然而，示例实施例不限于此。
59.伪沟道结构dch可以具有与沟道结构ch相同或不同的结构。当与沟道结构ch一起形成伪沟道结构dch时，伪沟道结构dch可以具有与沟道结构ch相同的结构。当使用形成栅极接触插塞170的工艺的一部分来形成伪沟道结构dch时，伪沟道结构dch可以具有与沟道结构ch不同的结构。在这种情况下，例如，伪沟道结构dch可以具有填充有诸如氧化物的绝缘材料的结构。
60.栅极接触插塞170可以在第二区r2中穿透最上面的栅电极130和下方的绝缘结构160，并且可以连接到栅电极130的焊盘区130p。栅极接触插塞170可以穿透单元区绝缘层190的至少一部分，并且可以分别连接到栅电极130的向上暴露的焊盘区130p。栅极接触插塞170可以穿透栅电极130下方的第二衬底101、第二水平导电层104和水平绝缘层110，并且
可以连接到外围电路区peri中的电路布线线路280。栅极接触插塞170可以通过衬底绝缘层121与第二衬底101、第二水平导电层104和水平绝缘层110间隔开。
61.如图3a所示，栅极接触插塞170中的每一个可以包括在z方向上延伸的竖直延伸部分170v以及从竖直延伸部分170v水平地延伸并与焊盘区130p接触的水平延伸部分170h。竖直延伸部分170v可以具有圆柱形形状，该圆柱形形状的宽度可以由于宽高比而朝向第二衬底101减小。水平延伸部分170h可沿着竖直延伸部分170v的圆周设置，并且可以以第一长度l1从竖直延伸部分170v的侧表面延伸到另一端。第一长度l1可小于下方的绝缘结构160的第二长度l2。
62.如图3b所示，栅极接触插塞170可被衬底绝缘层121围绕，并且可与第二衬底101电隔离。在各种示例实施例中，栅极接触插塞170的包括下端的区域可被电路布线线路280上的焊盘层285围绕。然而，在一些示例实施例中，栅极接触插塞170可以与焊盘层285接触而不延伸到焊盘层285中。可以提供焊盘层285以在制造半导体装置100的工艺期间保护电路布线线路280，并且焊盘层285可以包括例如多晶硅的导电材料。
63.栅极接触插塞170可以包括例如钨(w)、铜(cu)、铝(al)、以及它们的合金中的至少一种。在一些示例实施例中，栅极接触插塞170还可包括位于其中设置栅极接触插塞170的接触孔的侧壁和底表面上的势垒层。势垒层可以包括例如钛(ti)、氮化钛(tin)、钽(ta)和氮化钽(tan)中的至少一种。
64.绝缘结构160可以与层间绝缘层120交替地设置，并且可以围绕栅极接触插塞170。绝缘结构160可以围绕栅极接触插塞170的位于焊盘区130p下方的侧表面。绝缘结构160的内侧表面可以围绕栅极接触插塞170，并且绝缘结构160的外侧表面可以被栅电极130围绕。栅极接触插塞170可以物理地连接到且电连接到单个栅电极130，并且可以通过绝缘结构160与下方的栅电极130电隔离。
65.如图3a所示，绝缘结构160可包括第一绝缘层161和围绕第一绝缘层161的至少一部分的第二绝缘层162。在各种示例实施例中，第二绝缘层162可以围绕整个第一绝缘层161。因此，第一绝缘层161可与栅电极130、层间绝缘层120和栅极接触插塞170间隔开。
66.在各种示例实施例中，第一绝缘层161可包括设置在其中的缝隙s。缝隙s可以是填充有空气的空间和/或其上没有设置绝缘材料的真空。当对应于绝缘结构160的区域具有精细的厚度时，随着工艺难度增加，可能形成缝隙s。然而，在一些示例实施例中，可以不形成缝隙s。
67.第二绝缘层162可包括第一部分p1，第一部分p1填充第一绝缘层161和与第一绝缘层161相对的每个栅电极130之间的空间，并且从该空间延伸到第一绝缘层161的上表面和第一绝缘层161的下表面上。第一部分p1可具有基本上均匀的厚度。在示例实施例中，厚度“基本上”相同的构造可以包括厚度完全相同的构造，并且还可以包括尽管通过相同的工艺形成，但是由于工艺中的误差，厚度可能存在微小的差异的构造，这可以与当不使用术语“基本上”时相同。第二绝缘层162还可包括除了第一部分p1之外的第二部分p2。第二部分p2可设置在第一绝缘层161和栅极接触插塞170之间的空间中。第二部分p2可与栅极接触插塞170接触。第一部分p1和第二部分p2可以一体化地(例如，连续地)彼此连接。即，第一部分p1和第二部分p2可以是由相同材料形成的一体化的材料层，并且第一部分p1与第二部分p2之间的边界可以任意区分。
68.第一部分p1可具有第一厚度t 1，第二部分p2可具有第二厚度t2。在各种示例实施例中，第一厚度t1和第二厚度t2可以相同，但是其各种示例实施例不限于此。第一厚度t1可以在例如约至约的范围内。
69.第一绝缘层161和第二绝缘层162可以包括绝缘材料，例如氧化物、氧化硅、氮化硅和氮氧化硅中的至少一种。第一绝缘层161和第二绝缘层162可以包括不同的绝缘材料。例如，第一绝缘层161可以包括氧化硅，第二绝缘层162可以包括氮氧化硅。
70.参照图3a，栅极接触插塞170中的第一栅极接触插塞170a可以穿透栅电极130中的第一栅电极130a的焊盘区130p，并且可以穿透栅电极130中的设置在第一栅电极130a下方的第二栅电极130b的堆叠区130g。
71.第一栅极接触插塞170a可以电连接到第一栅电极130a，并且可以与包括第二栅电极130b的其它栅电极130电隔离。绝缘结构160可以设置在第二栅电极130b和第一栅极接触插塞170a之间的空间中，并且可以将第二栅电极130b与第一栅极接触插塞170a电隔离。
72.由于绝缘结构160可以包括第一绝缘层161和第二绝缘层162的双层结构，所以可以至少部分地解决在制造半导体装置的工艺期间由于第二栅电极130b电连接到第一栅极接触插塞170a而降低生产成品率的问题。例如，由于包括对于特定蚀刻条件具有比第一绝缘层161的耐蚀刻性相对更强的耐蚀刻性的第二绝缘层162，所以可以防止通过蚀刻工艺去除绝缘结构160或者可以降低通过蚀刻工艺去除绝缘结构160发生的可能性和/或发生的影响。因此，可以提供具有改善的电特性和改善的生产成品率的半导体装置100。
73.穿过插塞175可以设置在存储器单元区cell的可以是第二衬底101的外侧区的第三区r3上，可以穿透单元区绝缘层190，并且可以延伸到外围电路区peri。穿过插塞175可以被设置为将存储器单元区cell的单元布线线路195连接到外围电路区peri的电路布线线路280。穿过插塞175可以包括导电材料，例如，诸如钨(w)、铜(cu)或铝(al)的金属材料。可以在形成栅极接触插塞170的同一工艺中形成穿过插塞175，并且穿过插塞175可以包括相同的材料，并且穿过插塞175可以具有与栅极接触插塞170的内部结构相同的内部结构。
74.单元区绝缘层190可以被设置为覆盖第二衬底101、第二衬底101上的栅电极130、以及外围区绝缘层290。单元区绝缘层190可以由绝缘材料形成，或者可以包括多个绝缘层。
75.单元布线线路195可以被包括在上布线结构中，上布线结构电连接到存储器单元区cell中的存储器单元。单元布线线路195可以连接到栅极接触插塞170和穿过插塞175，并且可以电连接到栅电极130和沟道结构ch。在一些示例实施例中，上布线结构中包括的接触插塞和布线线路的数量可以改变。单元布线线路195可以包括金属，例如钨(w)、铜(cu)、铝(al)等。
76.图4是示出根据各种示例实施例的半导体装置100a的一部分的放大图，其示出了图2a中的区域“a”。
77.参照图4，半导体装置100a可以包括与图1至图3b中的半导体装置100不同的绝缘结构160。第二绝缘层162可以包括覆盖第一绝缘层161的上表面和下表面以及与栅电极130相对的外侧表面的第一部分p1、以及覆盖第一绝缘层161的与栅极接触插塞170相对的内侧表面的第二部分p2。在第二绝缘层162中，第一部分p1和第二部分p2可以具有不同的厚度。例如，第一部分p1和第二部分p2可以具有基本上均匀的厚度，并且第二部分p2的第二厚度t2可以大于第一部分p1的第一厚度t 1，这可以是因为，参照图10h，第二部分p2的厚度可以
根据氧化工艺的具体条件被调节。随着第二部分p2的第二厚度t2增加，可有效地防止在后续工艺中蚀刻去除绝缘结构160，或降低在后续工艺中蚀刻去除绝缘结构160发生的可能性和/或发生的影响，从而提供具有改进的生产成品率的半导体装置。然而，在一些实施例中，第二部分p2的第二厚度可小于第一部分p1的第一厚度。
78.图5是示出根据各种示例实施例的半导体装置100b的一部分的放大图，其示出了与图2a中的区域“a”相对应的区域。
79.参照图5，半导体装置100b可以不包括第二部分p2。第二绝缘层162可仅包括覆盖第一绝缘层161的上表面、第一绝缘层161的下表面和第一绝缘层161的与栅电极130相对的侧表面的第一部分p1，并且可不包括第二部分p2。因此，第一绝缘层161可与栅电极130和/或层间绝缘层120间隔开，并且可与栅极接触插塞170接触。即，相对于围绕栅极接触插塞170的第一绝缘层161，第二绝缘层162可覆盖第一绝缘层161的外侧表面并且可暴露第一绝缘层161的内侧表面，这可以是因为，类似于图4中描述的示例，第二部分p2的厚度可根据图10h中的氧化工艺被调节。例如，当根据氧化工艺的氧化物层的厚度相对薄时，可在诸如蚀刻工艺的后续工艺中去除对应于第二部分p2的部分。
80.图6是示出根据各种示例实施例的半导体装置100c的一部分的放大图，其示出了与图2a中的区域“a”相对应的区域。
81.参照图6，半导体装置100c可包括包含突起162p的第二绝缘层162。第二绝缘层162可以包括围绕第一绝缘层161并在朝向第一绝缘层161的方向上延伸的突起162p。在各种示例实施例中，突起162p可从第二部分p2朝向第一绝缘层161的内部突出。因此，第一绝缘层161可以包括通过突起162p形成的凹陷。突起162p的形状可以变化为不同于所示示例的各种形状。
82.图7是示出根据各种示例实施例的半导体装置的一部分的放大图，其示出了与图2a中的区域“a”相对应的区域。
83.参照图7，半导体装置100d可以包括与图1至图3b中的半导体装置100的结构不同的绝缘结构160的结构。绝缘结构160的在与栅电极130中的每一个相对的表面上的在z方向上的第一宽度w1可以大于在与栅极接触插塞170中的每一个相对的表面上的在z方向上的第二宽度w2，这可以随着隧道部分tl3和tl4的宽度在图10f中的蚀刻工艺中通过牺牲层122或其它副产物减小而形成。第一宽度w1和第二宽度w2之间的差可以在约1nm至约4nm的范围内，但是其各种示例实施例不限于此。由于隧道部分tl3和tl4具有减小的宽度，缝隙s的尺寸可能相对增大，或者栅极接触插塞170可能未与栅电极130隔离，使得工艺难度可能增大。然而，可以通过具有包括第一绝缘层161和第二绝缘层162的双层结构的绝缘结构160来解决工艺困难。
84.在各种示例实施例中，绝缘结构160在z方向上的宽度可以从第二栅电极130b朝向第一栅极接触插塞170a连续减小。可替换地，绝缘结构160还可以包括从第二栅电极130b朝向第一栅极接触插塞170a具有恒定厚度的部分，并且还可以包括在z方向上具有减小的宽度的部分。
85.图8是示出根据各种示例实施例的半导体装置100e的一部分的放大图，其示出了与图2b中的区域“c”相对应的区域。
86.参照图8，在半导体装置100e中，与图2a和图2b中的示例实施例不同，存储器单元
区cell可以不包括设置在第二衬底101上的第一水平导电层和第二水平导电层。此外，沟道结构chb还可以包括外延层107。
87.外延层107可以在沟道结构chb的下端上设置在第二衬底101上，并且可以设置在至少一个栅电极130的侧表面上。外延层107可以设置在第二衬底101的凹陷区域中。外延层107的上表面的水平可以高于最下面的下栅电极130l的上表面的水平或者在最下面的下栅电极130l的上表面的水平上方，并且低于上方的下栅电极130l的下表面，但是其各种示例实施例不限于此。外延层107可以通过上表面连接到沟道层140。还可以在外延层107和与外延层107接触的下栅电极130l之间设置栅极绝缘层141。
88.图9是示出根据各种示例实施例的半导体装置100f的截面图。
89.参照图9，半导体装置100f可以具有外围电路区peri和存储器单元区cell彼此竖直接合的结构。为此，外围电路区peri还可包括第一接合金属层295，并且存储器单元区cell可以包括上插塞187、第二接合金属层197和第二衬底101上的钝化层198。此外，栅极接触插塞170的上端可以设置在第二衬底101中。
90.第一接合金属层295可以设置在电路接触插塞270和电路布线线路280上，使得第一接合金属层295的上表面可通过外围区绝缘层290暴露于外围电路区peri的上表面。第二接合金属层197可以设置在上插塞187下方，使得第二接合金属层197的下表面可以通过单元区绝缘层190暴露于存储器单元区cell的下表面。第一接合金属层295和第二接合金属层197可以各自包括相同或不同的导电材料，例如铜(cu)。在一些示例实施例中，外围区绝缘层290和单元区绝缘层190中的每一个还可以包括围绕第一接合金属层295和第二接合金属层197并设置在距上表面预定深度处的接合电介质层。接合电介质层可以包括例如sio、sin、sicn、sioc、sion和siocn中的至少一种。钝化层198可以设置在第二衬底101上以保护第二衬底101，并且可以包括绝缘材料。
91.可以通过将第一接合金属层295接合到第二接合金属层197并且将接合电介质层彼此接合来将外围电路区peri和存储器单元区cell彼此接合。第一接合金属层295和第二接合金属层197的接合可以是例如铜(cu)-铜(cu)接合，并且接合电介质层的接合可以是例如电介质-电介质接合，例如sicn-sicn接合。可以通过包括铜(cu)-铜(cu)接合和电介质-电介质接合的混合接合来接合外围电路区peri和存储器单元区cell。
92.栅极接触插塞170的上端可以在第二衬底101中彼此电隔离。为此，第二衬底101可以包括绝缘区106，并且栅极接触插塞170的上端可以设置在绝缘区106中。然而，在一些示例实施例中，第二衬底101可以具有分开的形状，使得栅极接触插塞170彼此电隔离，而不是包括绝缘区106。
93.图10a至图10l是示出根据各种示例实施例的制造半导体装置100的方法的截面图和放大图。图10d至图10i是对应于图10c中的区域“d”的放大图，图10k是对应于图10j中的区域“e”的放大图。
94.参照图10a，可以在第一衬底201上形成包括电路装置220和下布线结构的外围电路区peri，并且可以在外围电路区peri上形成其上设置存储器单元区cell的第二衬底101、水平绝缘层110、第二水平导电层104和衬底绝缘层121。
95.可以在第一衬底201中形成器件隔离层210，并且可以在第一衬底201上顺序地形成电路栅极电介质层222和电路栅电极225。可以通过例如浅沟槽隔离(sti)工艺形成器件
隔离层210。可以使用原子层沉积(ald)和/或化学气相沉积(cvd)形成电路栅极电介质层222和电路栅电极225。电路栅极电介质层222可以由氧化硅形成，电路栅电极225可以由多晶硅和金属硅化物层中的至少一种形成，但是其各种示例实施例不限于此。此后，可以在电路栅极电介质层222和电路栅电极225的两个侧壁上形成间隔件层224。在一些示例实施例中，间隔件层224可以包括多个层。此后，可以通过在电路栅极电介质层222和电路栅电极225的两侧执行离子注入工艺来形成源极/漏极区205。
96.在下布线结构中，可以通过部分地形成外围区绝缘层290、通过蚀刻去除外围区绝缘层290的一部分、并且在外围区绝缘层290的这一部分中填充导电材料来形成电路接触插塞270。可以通过例如沉积导电材料并将导电材料图案化来形成电路布线线路280。
97.外围区绝缘层290可以包括多个绝缘层。可以在形成下布线结构的每个工艺中形成外围区绝缘层290的一部分，并且外围区绝缘层290的一部分可以形成在最上面的电路布线线路280上，使得外围区绝缘层290可以形成为覆盖下布线结构。
98.此后，可以在外围区绝缘层290上形成第二衬底101。第二衬底101可以由例如多晶硅形成，并且可以通过cvd工艺形成。第二衬底101中包括的多晶硅可以包括杂质。
99.可以在第二衬底101上交替地堆叠水平绝缘层110中包括的第一水平绝缘层111和第二水平绝缘层112。可通过后续工艺用图2a中的第一水平导电层102部分地替代水平绝缘层110。第一水平绝缘层111可以包括与第二水平绝缘层112的材料不同的材料。例如，第一水平绝缘层111可以由与层间绝缘层120的材料相同的材料形成，并且第二水平绝缘层112可以由与随后形成的牺牲绝缘层118的材料相同的材料形成。可以通过图案化工艺在一部分区域中(即，例如，在第二衬底101的第二区r2上)部分地去除水平绝缘层110。
100.可以在水平绝缘层110上形成第二水平导电层104，并且第二水平导电层104可以在去除了水平绝缘层110的区域中与第二衬底101接触。因此，第二水平导电层104可以沿着水平绝缘层110的端部部分弯曲，可以覆盖端部，并且可以延伸到第二衬底101。
101.衬底绝缘层121可以在第二区r2的设置有栅极接触插塞170(参见图2a)的区域和第三区r3中穿透第二衬底101。可以通过去除第二衬底101、水平绝缘层110和第二水平导电层104的一部分并在其中填充绝缘材料来形成衬底绝缘层121。在填充绝缘材料之后，可以使用化学机械抛光(cmp)工艺进一步执行平坦化工艺。因此，衬底绝缘层121的上表面可以与第二水平导电层104的上表面基本上共面或在同一水平处或齐平。
102.参照图10b，可以在第二水平导电层104上交替地堆叠堆叠结构中包括的牺牲绝缘层118和层间绝缘层120，可以形成台阶结构或阶梯结构，可以形成沟道结构ch，并且可以形成穿透堆叠结构的开口oh。
103.如上所述，可以在第二水平导电层104上交替地堆叠牺牲绝缘层118和层间绝缘层120。牺牲绝缘层118可以通过后续工艺被栅电极130(参见图2a)代替。牺牲绝缘层118可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下以对层间绝缘层120的蚀刻选择性被蚀刻的材料形成。例如，层间绝缘层120可以由氧化硅和氮化硅中的至少一种形成，牺牲绝缘层118可以由选自硅、氧化硅、碳化硅和氮化硅的与层间绝缘层120的材料不同的材料形成。在一些示例实施例中，层间绝缘层120的厚度可以不全都相同。此外，层间绝缘层120和牺牲绝缘层118的厚度和/或层间绝缘层120和牺牲绝缘层118中包括的膜的数量可以与所示示例不同。
104.此后，在第二区r2上，可以使用掩模层对上部的牺牲绝缘层118重复执行光刻工艺和蚀刻工艺，以允许上部的牺牲绝缘层118延伸得比下部的牺牲绝缘层118少。因此，牺牲绝缘层118可以以预定单位形成台阶结构，并且设置在牺牲绝缘层118的最上面的部分上的牺牲焊盘区118p可以向上暴露。此后，可以在设置在牺牲焊盘区118p中的牺牲绝缘层118上进一步形成牺牲焊盘绝缘层119。牺牲焊盘绝缘层119可以包括氮化硅。牺牲焊盘绝缘层119可以包括与牺牲绝缘层118的材料不同的材料，但是其各种示例实施例不限于此。牺牲焊盘绝缘层119可以与牺牲绝缘层118一起形成牺牲焊盘区118p，可以通过后续工艺与牺牲绝缘层118一起被导电材料代替，并且可以形成栅电极130的每个焊盘区130p。
105.此后，可以在穿透堆叠结构的沟道孔中形成沟道结构ch。具体地，可以形成覆盖堆叠结构的单元区绝缘层190，并且可以在沟道孔中顺序地形成栅极电介质层145、沟道层140、沟道填充绝缘层147和沟道焊盘149，从而形成沟道结构ch。沟道层140可以由例如多晶硅的导电材料形成。
106.在各种示例实施例中，可以通过以下步骤形成堆叠结构：形成下堆叠结构、形成下台阶结构和单元区绝缘层190的覆盖下台阶结构的部分、形成下堆叠结构上的上堆叠结构、以及进一步形成上台阶结构和其他单元区绝缘层190。在这种情况下，可以单独形成穿透下台阶结构的下沟道孔和穿透上台阶结构的上沟道孔，以形成沟道结构ch。因此，沟道结构ch可以包括对应于下沟道孔的第一沟道结构ch1和对应于上沟道孔的第二沟道结构ch2。
107.此后，可以在形成图2a中的栅极接触插塞170和穿过插塞175的区域中形成开口oh。在形成开口oh之前，还可以形成单元区绝缘层190的覆盖沟道结构ch的部分。开口oh可以具有圆柱形孔形状，可以穿透衬底绝缘层121并且可以延伸到外围电路区peri。虽然没有具体示出，但是开口oh可以形成为暴露电路布线线路280上的焊盘层285(参见图3b)。
108.参照图10c和图10d，可以通过部分地去除通过开口oh暴露的牺牲绝缘层118来形成隧道部分tl1和tl2。
109.可以通过经由开口oh注入蚀刻剂以在开口oh周围去除预定长度的牺牲绝缘层118，来形成隧道部分tl1和tl2。隧道部分tl1和tl2可以包括第一隧道部分tl1和第二隧道部分tl2，第一隧道部分tl1穿透牺牲焊盘区118p的牺牲绝缘层118和牺牲焊盘绝缘层119的一部分，第二隧道部分tl2穿透设置在牺牲焊盘区118p下方的牺牲绝缘层118。
110.如图10d所示，第一隧道部分tl1可形成为具有比第二隧道部分tl2的长度相对更长的长度。此外，第一隧道部分tl1中的每一个可具有倾斜的侧面形状，这可以是因为牺牲绝缘层118和牺牲焊盘绝缘层119包括不同的材料，即，因为牺牲焊盘绝缘层119可在特定蚀刻条件下具有比牺牲绝缘层118的蚀刻速率相对更高的蚀刻速率。然而，第一隧道部分tl1的形状不限于此，并且可以变化。参照图10e，可以在开口oh和隧道部分tl1和tl2中形成牺牲层122。牺牲层122可由绝缘材料(例如，氧化硅、氮化硅、氮氧化硅或它们的组合)形成。牺牲层122可由在特定蚀刻条件下具有比牺牲绝缘层118和牺牲焊盘绝缘层119的蚀刻速率低的蚀刻速率的材料形成。
111.参照图10f，可以通过去除牺牲层122和牺牲绝缘层118的一部分来形成第三隧道部分tl3和第四隧道部分tl4。也就是说，可以去除与开口oh对应的区域中的牺牲层122，并且可以执行其中可以进一步去除围绕开口oh的牺牲层122的蚀刻工艺。在该蚀刻工艺中，牺牲层122可以具有比牺牲绝缘层118和牺牲焊盘绝缘层119的蚀刻速率低的蚀刻速率。因此，
可以形成具有比第一隧道部分tl1的长度小的第一长度l1的第三隧道部分tl3和具有比第二隧道部分tl2的长度大的第二长度l2的第四隧道部分tl4。第一长度l1可以小于第二长度l2。也就是说，设置在牺牲焊盘区118p中的第三隧道部分tl3可以形成为具有比第四隧道部分tl4的长度相对小的长度。在该工艺中，第三隧道部分tl3和第四隧道部分tl4的开口可通过其它牺牲层122或蚀刻工艺的副产物减小。因此，可以提供具有图7中的绝缘结构160的半导体装置100d。
112.参照图10g，可以形成覆盖开口oh、第三隧道部分tl3和第四隧道部分tl4的第一材料层160a。可以通过例如原子层沉积(ald)工艺的沉积工艺形成第一材料层160a。第一材料层160a可具有基本上均匀的厚度，并且可共形地覆盖第三隧道部分tl3和第四隧道部分tl4。第一材料层160a的厚度可在例如约至约的范围内。第一材料层160a可以包括例如绝缘材料，诸如氧化物或氧化硅。参照图10h，可以形成覆盖第一材料层160a的第二材料层160b。可以通过例如原子层沉积(ald)工艺的沉积工艺形成第二材料层160b。第二材料层160b可具有基本上均匀的厚度，并且可形成在第一材料层160a上。
113.在各种示例实施例中，第一材料层160a和第二材料层160b可在填充第四隧道部分tl4的全部的同时仅填充第三隧道部分tl3的一部分，但其各种示例实施例不限于此。例如，当第一材料层160a和第二材料层160b不完全填充第四隧道部分tl4时形成的空的空间可通过随后的工艺保持为缝隙s(参见图3a)。
114.第二材料层160b的厚度可在例如约至约的范围内。第二材料层160b可以包括与第一材料层160a的材料不同的材料。第二材料层160b可以包括例如绝缘材料，诸如氮氧化硅。
115.参照图10i，可在开口oh、第三隧道部分tl3和第四隧道部分tl4中形成第三材料层160c。可通过对第二材料层160b的至少一部分执行氧化工艺来形成第三材料层160c。
116.在各种示例实施例中，第三材料层160c可以通过氧化工艺包括与第一材料层160a的材料相同的材料。因此，第一材料层160a和第三材料层160c之间的边界表面可以不明显。根据氧化工艺的工艺条件，第三材料层160c可延伸到对应于第四隧道部分tl4的区域中，但是其各种示例实施例不限于此。可以根据在该工艺中形成的氧化工艺的工艺条件或第三材料层160c的厚度来形成图3a中的半导体装置100、图4中的半导体装置100a、图5中的半导体装置100b和图6中的半导体装置100c的各种绝缘结构。
117.第一材料层160a的至少一部分可形成通过后续工艺形成的第二绝缘层162(参见图3a)的第一部分p1(参见图3a)，并且第三材料层160c的至少一部分可形成通过后续工艺形成的第二绝缘层162的第二部分p2(参见图3a)。
118.在各种示例实施例中，可以在工艺室中原位执行参照图10g至图10i描述的工艺，但是其各种示例实施例不限于此。
119.参照图10j，可通过形成竖直牺牲层191并去除牺牲绝缘层118来形成第五隧道部分tl5。
120.可形成填充开口oh的竖直牺牲层191。竖直牺牲层191可覆盖包括第一材料层160a、第二材料层160b和第三材料层160c的初步绝缘结构160p。竖直牺牲层191可形成为填充开口oh中的其它空间。竖直牺牲层191可以包括与初步绝缘结构160p的材料不同的材料，例如多晶硅。
121.此后，穿透牺牲绝缘层118和层间绝缘层120并延伸到第二衬底101的开口可形成在第一隔离区ms 1和第二隔离区ms2(参见图1)的位置。
122.此后，可以通过在开口中形成单独的牺牲间隔件层的同时执行回蚀工艺，来从第一区r1选择性地去除水平绝缘层110，并且还可以去除暴露的栅极电介质层145的一部分。在可以通过在去除了水平绝缘层110的区域中沉积导电材料来形成第一水平导电层102之后，可以从开口去除牺牲间隔件层。通过该工艺，可在第一区r1中形成第一水平导电层102。
123.此后，可以使用例如湿法蚀刻相对于层间绝缘层120、第二水平导电层104和衬底绝缘层121选择性地去除牺牲绝缘层118。因此，可在层间绝缘层120之间形成第五隧道部分tl5。
124.参照图10k，可通过用导电材料填充第五隧道部分tl5来形成栅电极130，并且可通过去除竖直牺牲层191和初步绝缘结构160p的填充开口oh和第三隧道部分tl3的部分来形成绝缘结构160。
125.形成栅电极130的导电材料可填充第五隧道部分tl5。导电材料可以包括金属、多晶硅或金属硅化物材料。在形成栅电极130之后，可在第一隔离区ms 1和第二隔离区ms2中形成的开口中形成隔离绝缘层105(参见图2b)。
126.此后，可选择性地去除开口oh中的竖直牺牲层191。在去除竖直牺牲层191之后，可以通过蚀刻工艺(例如，湿法蚀刻工艺)部分地去除暴露的初步绝缘结构160p。在这种情况下，可以从焊盘区130p去除初步绝缘结构160p的全部，使得可以暴露第一栅电极130a，并且初步绝缘结构160p可以保留在其下方并可形成绝缘结构160。因此，设置在第一栅电极130a下方的第二栅电极130b通过绝缘结构160不从开口oh暴露。
127.绝缘结构160可以包括可以是第二材料层160b的一部分的第一绝缘层161以及可以是第一材料层160a和第三材料层160c的一部分的第二绝缘层162。第二绝缘层162可以以作为第一材料层160a的第一部分p1连接到作为第三材料层160c的第二部分p2的形式围绕第一绝缘层161。
128.在该工艺中，第二绝缘层162的第二部分p2与第一绝缘层161之间的边界表面可防止或减少绝缘结构160在蚀刻工艺期间被去除。因此，可通过绝缘结构160将第二栅电极130b与开口oh彼此隔离。
129.参照图10l，可以在开口oh中沉积导电材料，并且导电材料可以形成栅极接触插塞170和穿过插塞175。
130.可以通过从开口oh的下端去除焊盘层285(参见图3b)来暴露电路布线线路280，并且可以在其中沉积导电材料。由于可以在同一工艺中一起形成栅极接触插塞170和穿过插塞175，所以栅极接触插塞170和穿过插塞175可以具有相同的结构。栅极接触插塞170可以形成为在焊盘区130p中具有水平延伸部分170h(参见图3a)，并且因此可以物理地连接到和电连接到栅电极130。
131.此后，返回参照图2a，通过形成连接到栅极接触插塞170和穿通插塞175的上端的单元布线线路195，可以制造半导体装置100。
132.图11是示出根据各种示例实施例的包括半导体装置的数据存储系统的示图。
133.参照图11，数据存储系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。数据存储系统1000可以被实现为包括一个或多个半导体装置1100的存
储装置或包括存储装置的电子装置。例如，数据存储系统1000可以被实现为包括一个或多个半导体装置1100的固态驱动装置(ssd)、通用串行总线(usb)、计算系统、医疗装置或通信装置。
134.半导体装置1100可以被实现为非易失性存储器装置，例如以上参照图1至图9描述的nand闪速存储器装置。半导体装置1100可以包括第一结构1100f和第一结构1100f上的第二结构1100s。在一些示例实施例中，第一结构1100f可以设置在第二结构1100s的侧面。第一结构1100f可以被实现为包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100s可以被实现为存储器单元结构，存储器单元结构包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2、以及设置在位线bl和公共源极线csl之间的存储器单元串cstr。
135.在第二结构1100s中，存储器单元串cstr中的每一个可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的多个存储器单元晶体管mct。在一些示例实施例中，下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以改变。
136.在一些示例实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括接地选择晶体管。栅极下线ll1和ll2可分别被配置为下晶体管lt1和lt2的栅电极。字线wl可被配置为存储器单元晶体管mct的栅电极，并且栅极上线ul1和ul2可分别被配置为上晶体管ut1和ut2的栅电极。
137.在一些示例实施例中，下晶体管lt1和lt2可以包括彼此串联连接的下擦除控制晶体管lt1和接地选择晶体管lt2。上晶体管ut1和ut2可包括彼此串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。下擦除控制晶体管lt1和上擦除控制晶体管ut2中的至少一者可用于使用gidl现象擦除存储在存储器单元晶体管mct中的数据的擦除操作中。
138.公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl、以及第一栅极上线ul1和第二栅极上线ul2可通过从第一结构1100f延伸到第二结构1100s的第一连接导线1115电连接到解码器电路1110。位线bl可以通过从第一结构110f延伸到第二结构1100s的第二连接导线1125电连接到页缓冲器1120。
139.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct中的至少一个选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100f延伸到第二结构1100s的输入/输出连接线1135电连接到逻辑电路1130。
140.控制器1200可以包括处理器1210、nand控制器1220和主机接口(i/f)1230。在一些示例实施例中，数据存储系统1000可以包括多个半导体装置1100，并且在这种情况下，控制器1200可以控制多个半导体装置1100。
141.处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件操作，并且可以通过控制nand控制器1220来访问半导体装置1100。nand控制器1220可以包括处理与半导体装置1100的通信的nand接口1221。通过nand接口1221，可以传输用于控制半导体装置1100的控制命令、将写入半导体装置1100的存储器单元晶体管mct的数据、以及将从半导体装置1100的存储器单元晶体管mct读取的数据。主机
接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230接收到来自外部主机的控制命令时，处理器1210可响应于控制命令而控制半导体装置1100。
142.图12是示出根据各种示例实施例的包括半导体装置的数据存储系统的透视图。
143.参照图12，各种示例实施例中的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装件2003、以及dram 2004。半导体封装件2003和dram 2004可以通过形成在主板2001上的布线图案2005连接到控制器2002。
144.主板2001可以包括连接器2006，连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在一些示例实施例中，数据存储系统2000可以根据通用串行总线(usb)、外围组件互连快速(pci-express)、串行高级技术附件(sata)、用于通用闪存的m-phy(ufs)之中的一个或多个接口与外部主机通信。在一些示例实施例中，数据存储系统2000可以通过从外部主机通过连接器2006供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(pmic)。
145.控制器2002可以将数据写入半导体封装件2003或者可以从半导体封装件2003读取数据，并且可以提高数据存储系统2000的操作速度。
146.dram 2004可以被配置为缓冲存储器，其用于减轻作为数据存储空间的半导体封装件2003与外部主机之间的速度差异。数据存储系统2000中包括的dram 2004可以作为高速缓冲存储器操作，并且可以在针对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当数据存储系统2000包括dram 2004时，除了用于控制半导体封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
147.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以被配置为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件衬底2100、封装件衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合剂层2300、将半导体芯片2200电连接到封装件衬底2100的连接结构2400、以及在封装件衬底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
148.封装件衬底2100可以被配置为包括封装件上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图11中的输入/输出焊盘1101。每个半导体芯片2200可包括栅极堆叠结构3210以及沟道结构3220。每个半导体芯片2200可包括以上参照图1至图9描述的一个或多个各种半导体装置。
149.在一些示例实施例中，连接结构2400可以被配置为将输入/输出焊盘2210电连接到封装件上焊盘2130的接合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可以通过接合线方法彼此电连接，并且可以电连接到封装件衬底2100的封装件上焊盘2130。在一些示例实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可通过包括穿通电极(tsv)的连接结构而不是接合线方法的连接结构2400彼此电连接。
150.在一些示例实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。在各种示例实施例中，控制器2002和半导体芯片2200可被安装在与主板2001不同的单
独的插入器衬底上，并且控制器2002和半导体芯片2200可通过形成在插入器衬底上的布线彼此连接。
151.图13是示出根据各种示例实施例的半导体封装件的截面图，在图13中示出了沿线i i i-i i i'截取的图12中的半导体封装件2003的各种示例实施例。
152.参照图13，在半导体封装件2003中，封装件衬底2100可以被实现为印刷电路板。封装件衬底2100可以包括封装件衬底主体2120、设置在封装件衬底主体2120的上表面上的封装件上焊盘2130(参见图12)、设置在封装件衬底主体2120的下表面上或通过该下表面暴露的下焊盘2125、以及封装件衬底主体2120中的将封装件上焊盘2130电连接到下焊盘2125的内部布线2135。封装件上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800连接到如图12所示的数据存储系统2000的主板2001上的布线图案2005。
153.每个半导体芯片2200可以包括半导体衬底3010以及在半导体衬底3010上顺序地堆叠的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围布线3110。第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠结构3210、穿透栅极堆叠结构3210的沟道结构3220、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线wl(参见图11)的栅极接触插塞3235。如上参照图1至图9所述，在每个半导体芯片2200中，绝缘结构160可以包括第一绝缘层161和围绕第一绝缘层161的至少一部分的第二绝缘层162。
154.每个半导体芯片2200可以包括电连接到第一结构3100的外围导线3110并且延伸到第二结构3200中的贯穿导线3245。贯穿导线3245可以设置在栅极堆叠结构3210的外部，并且还可以被设置为穿透栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围导线3110的输入/输出焊盘2210。
155.根据各种示例实施例，通过包括通过具有双层结构的绝缘结构与栅电极的一部分间隔开的接触插塞结构，可以提供具有改善的生产成品率和/或电特性的半导体装置和包括该半导体装置的数据存储系统。
156.可替换地或额外地，可以提供一种半导体装置和包括该半导体装置的数据存储系统，该半导体装置通过包括通过具有双层结构的绝缘结构与栅电极的一部分间隔开的接触插塞结构而具有改善的生产成品率和/或电特性。
157.以上公开的任何元件和/或功能块可以包括诸如包括逻辑电路的硬件的处理电路、诸如执行软件的处理器的硬件/软件组合、或它们的组合，或者在诸如包括逻辑电路的硬件的处理电路、诸如执行软件的处理器的硬件/软件组合、或它们的组合中实现。例如，处理电路更具体地可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。处理电路可以包括诸如晶体管、电阻器、电容器等中的至少一种的电组件。处理电路可以包括诸如逻辑门的电组件，逻辑门包括与门、或门、与非门、非门等中的至少一种。
158.上述示例实施例不必彼此互斥。例如，一些示例实施例可以包括参考一个或多个附图描述的一个或多个特征，并且还可以包括参考一个或多个其它附图描述的一个或多个特征。
159.当术语“约”或“基本上”在本说明书中与数值结合使用时，其意图是相关联的数值
包括在所述数值周围的制造或操作公差(例如，
±
10％)。此外，当词语“大体上”和“基本上”与几何形状结合使用时，其意图是不要求几何形状的精度，但是形状的自由度在本公开的范围内。此外，当词语“大体上”和“基本上”与材料成分结合使用时，其意图是不要求材料的精确性，但是材料的自由度在本公开的范围内。
160.此外，无论数值或形状是否被修饰为“约”或“基本上”，都将理解，这些值和形状应被解释为包括在所述数值或形状周围的制造或操作公差(例如，
±
10％)。因此，当在示例实施例的描述中使用术语“相同”、“等同”或“相等”时，应当理解，可以存在一些不精确。因此，当一个元件或一个数值被称为与另一元件相同或与另一数值相等时，应当理解，元件或数值在期望的制造或操作公差范围(例如，
±
10％)内与另一元件或另一数值相同。
161.尽管上面已经示出和描述了各种示例实施例，但是对于本领域的普通技术人员来说清楚的是，可以在不脱离由所附权利要求限定的本发明构思的范围的情况下进行修改和/或改变。此外，各种描述的示例实施例不必彼此互斥。例如，一些示例实施例可以包括参考一个或多个附图描述的一个或多个特征，并且还可以包括参考一个或多个其它附图描述的一个或多个特征。

技术特征：
1.一种半导体装置，包括：第一半导体结构，其包括第一衬底和所述第一衬底上的电路装置；以及第二半导体结构，其在所述第一半导体结构上，其中，所述第二半导体结构包括：第二衬底，其具有第一区和第二区；栅电极，其在所述第一区上在第一方向上彼此间隔开，在所述第二区上在第二方向上延伸不同的长度，并且分别包括所述第二区上的具有向上暴露的上表面的焊盘区；层间绝缘层，其与所述栅电极交替地堆叠；沟道结构，其穿透所述栅电极，在所述第一方向上延伸，并且分别包括沟道层；栅极接触插塞，其穿透所述栅电极中的每一个的所述焊盘区并且在所述第一方向上延伸到所述第一半导体结构中；以及绝缘结构，其在所述焊盘区中的每一个的下方与所述层间绝缘层交替，并且围绕所述栅极接触插塞，其中，所述绝缘结构还包括第一绝缘层以及围绕所述第一绝缘层的至少一部分并包括与所述第一绝缘层的任何材料不同的材料的第二绝缘层，并且所述第二绝缘层包括第一部分，所述第一部分填充所述第一绝缘层和与所述第一绝缘层相对的栅电极中的每一个之间的区域并且延伸到所述第一绝缘层的上表面和下表面上。2.根据权利要求1所述的半导体装置，其中，所述第二绝缘层的所述第一部分具有均匀的厚度。3.根据权利要求1所述的半导体装置，其中，所述第二绝缘层还包括位于所述第一绝缘层与所述栅极接触插塞之间的第二部分，并且所述第一部分和所述第二部分彼此一体地连接。4.根据权利要求3所述的半导体装置，其中，所述第一部分的第一厚度不同于所述第二部分的第二厚度。5.根据权利要求3所述的半导体装置，其中，所述第二绝缘层具有在从所述第二部分朝向所述第一绝缘层的内部区域的方向上延伸的突起。6.根据权利要求1所述的半导体装置，其中，所述第一绝缘层与所述栅极接触插塞接触。7.根据权利要求1所述的半导体装置，其中，所述第一部分的第一厚度在从至的范围内。8.根据权利要求1所述的半导体装置，其中，所述第一绝缘层在所述第一绝缘层内限定缝隙。9.根据权利要求1所述的半导体装置，其中，所述第一绝缘层包括氧化物，并且所述第二绝缘层包括氮氧化硅。10.根据权利要求1所述的半导体装置，其中，所述栅电极中的每一个在除了所述焊盘区之外的堆叠区中具有第一栅极厚度，并且在所述焊盘区中具有大于所述第一栅极厚度的第二栅极厚度。
11.根据权利要求1所述的半导体装置，其中，所述栅极接触插塞中的每一个具有在所述第一方向上延伸的竖直延伸部分和在与所述第一方向垂直的第二方向上从所述竖直延伸部分延伸的水平延伸部分，所述水平延伸部分与所述焊盘区接触，并且在所述第二方向上，从所述竖直延伸部分的侧表面到所述水平延伸部分的侧表面的第一长度小于所述绝缘结构的第二长度。12.根据权利要求1所述的半导体装置，其中，所述第一半导体结构还包括在所述栅极接触插塞的下端上与所述栅极接触插塞接触的焊盘层。13.根据权利要求1所述的半导体装置，其中，所述第二半导体结构包括：衬底绝缘层，其分别穿透所述第二衬底并围绕所述栅极接触插塞；水平绝缘层，其在所述第二衬底的一部分上水平地位于所述栅电极下方；以及水平导电层，其在所述水平绝缘层上，其中，所述栅极接触插塞穿透所述水平绝缘层和所述水平导电层，并且通过所述衬底绝缘层与所述水平绝缘层和所述水平导电层间隔开。14.根据权利要求1所述的半导体装置，其中，所述绝缘结构的与所述栅电极中的每一个相对的一个侧表面在所述第一方向上的距离大于与所述栅极接触插塞相对的另一侧表面在所述第一方向上的距离。15.一种半导体装置，包括：衬底，其具有第一区和第二区，栅电极，其在所述第一区上在第一方向上堆叠并彼此间隔开，在所述第二区上在第二方向上延伸不同的长度，并且分别包括位于所述第二区上的具有向上暴露的上表面的焊盘区以及其余的堆叠区，栅极接触插塞，其穿透作为所述栅电极中的一个的第一栅电极的焊盘区，电连接到所述第一栅电极，穿透作为所述栅电极中的另一个并位于所述第一栅电极之下的第二栅电极的堆叠区，所述栅极接触插塞与所述第二栅电极间隔开；以及绝缘结构，其在所述栅极接触插塞与所述第二栅电极之间，其中，所述绝缘结构包括第一绝缘层和第二绝缘层，所述第二绝缘层包括与所述第一绝缘层的任何材料不同的材料并且围绕所述第一绝缘层。16.根据权利要求15所述的半导体装置，其中，所述第一绝缘层与所述栅极接触插塞和所述第二栅电极间隔开。17.根据权利要求15所述的半导体装置，其中，所述第二绝缘层包括以第一厚度延伸的第一部分和以不同于所述第一厚度的第二厚度延伸的第二部分，所述第一部分和所述第二部分彼此一体地连接，并且所述第二部分与所述栅极接触插塞接触。18.根据权利要求15所述的半导体装置，其中，所述绝缘结构具有从所述第二栅电极朝向所述栅极接触插塞减小的厚度。19.一种数据存储系统，包括：
半导体存储装置，其包括第一半导体结构和所述第一半导体结构上的第二半导体结构，所述第一半导体结构包括第一衬底和所述第一衬底上的电路装置，所述第二半导体结构包括：第二衬底，其具有第一区和第二区；栅电极，其在所述第一区上在第一方向上堆叠并彼此间隔开，在所述第二区上在第二方向上延伸不同的长度，并且分别包括位于所述第二区上的具有向上暴露的上表面的焊盘区；层间绝缘层，其与所述栅电极交替地堆叠；沟道结构，其穿透所述栅电极，所述沟道结构在所述第一方向上延伸并分别包括沟道层；栅极接触插塞，其穿透所述栅电极中的每一个的焊盘区并在所述第一方向上延伸到所述第一半导体结构中；绝缘结构，其在所述焊盘区中的每一个下方与所述层间绝缘层交替地布置并围绕所述栅极接触插塞；以及电连接到所述电路装置的输入/输出焊盘；以及控制器，其通过所述输入/输出焊盘电连接到所述半导体存储装置，并且被配置为控制所述半导体存储装置，其中，所述绝缘结构还包括第一绝缘层和第二绝缘层，所述第二绝缘层围绕所述第一绝缘层的至少一部分并且包括与所述第一绝缘层的任何材料不同的材料，并且所述第二绝缘层包括第一部分，所述第一部分填充所述第一绝缘层和与所述第一绝缘层相对的栅电极中的每一个之间的区域并且延伸到所述第一绝缘层的上表面和下表面上。20.根据权利要求19所述的数据存储系统，其中，所述第二绝缘层还包括位于所述第一绝缘层与所述栅极接触插塞之间的第二部分，并且所述第一绝缘层通过所述第二绝缘层的所述第一部分和所述第二部分与所述栅电极和所述栅极接触插塞间隔开。

技术总结
提供半导体装置和数据存储系统。半导体装置包括第一半导体结构和第一半导体结构上的第二半导体结构。第二半导体结构包括具有第一区和第二区的衬底；栅电极，其在第一区上彼此间隔开、延伸不同长度、分别包括具有向上暴露的上表面的焊盘区；与栅电极交替地堆叠的层间绝缘层；穿透栅电极的沟道结构；穿透每个栅电极的焊盘区并延伸到第一半导体结构中的栅极接触插塞；以及在每个焊盘区下方与层间绝缘层交替并围绕栅极接触插塞的绝缘结构。绝缘结构包括第一绝缘层和第二绝缘层，第二绝缘层围绕第一绝缘层的至少一部分并且包括与第一绝缘层的任何材料不同的材料。层的任何材料不同的材料。层的任何材料不同的材料。


技术研发人员：李相受 金亨俊 金恩晛 辛炯坤
受保护的技术使用者：三星电子株式会社
技术研发日：2023.01.10
技术公布日：2023/7/19