半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.于2022年1月17日提交的日本专利申请号2022-004758的公开内容，包括说明书、附图和摘要的全部内容通过引用并入本文。


背景技术：

3.本公开涉及半导体器件及其制造方法，更具体地，涉及包括igbt的半导体器件及其制造方法。
4.具有低导通电阻的沟槽栅型igbt(绝缘栅双极型晶体管)被广泛使用。此外，在用于控制电动机的电源转换器等中使用包括igbt形成于其上的半导体芯片和续流二极管形成于其上的半导体芯片的半导体模块。续流二极管反向并联连接到igbt，并重复其中一个处于导通状态而另一个处于关断状态的操作。
5.例如，日本未审查专利申请公开2017-011000公开了一种逆向传导型igbt(rc-igbt)，其通过将续流二极管反向并联连接到igbt而配置。igbt和续流二极管形成在同一个半导体板上，并结合在一个半导体芯片中。通过使用这种rc-igbt，可以减小功率转换器的尺寸。


技术实现要素：

6.本发明人已经研究了包括rc-igbt的半导体器件(半导体芯片)。结果发现，虽然可以通过减小半导体衬底的厚度来减小导通电阻，但在关断时容易发生振铃(ringing)。例如，当半导体衬底的厚度足够大时，从形成在半导体衬底的背表面侧上的p型集电极区域重新注入空穴。结果，载流子甚至在关断结束时仍然存在，并且背表面侧的电场发生弛豫，从而不会发生振铃。如果半导体衬底的厚度太薄，则在关断结束时发生穿通。此时，由于耗尽层的厚度是波动的，因此当耗尽层厚度变得与半导体衬底的厚度大致相同时，载流子在背表面侧耗尽，产生高电场，从而发生振铃。
7.另一方面，在二极管中，在半导体衬底的背表面侧上形成n型阴极区域，并且由于没有来自背表面侧的空穴供应，耗尽层从前表面侧和背表面侧都扩展。这里，如果半导体衬底的厚度太薄，则来自前表面侧的耗尽层和来自背表面侧的损耗层被连接，发生穿通，从而发生振铃。当igbt和二极管形成在相同的半导体衬底上并且相应区域中的半导体衬底的厚度相同时，二极管更可能引起振铃。
8.因此，考虑到rc-igbt的可靠性，需要根据二极管的特性来设置半导体衬底的厚度，以便抑制振铃。也就是说，必须将半导体衬底的厚度增加到二极管中不发生振铃的程度。然而，在igbt中，由于半导体衬底的厚度不必要地增加，导通电阻增加。换言之，当优先考虑半导体器件的可靠性时，半导体器件的性能恶化。
9.因此，期望开发一种能够抑制igbt和二极管中的振铃并降低igbt的导通电阻的技术。也就是说，期望开发一种用于确保半导体器件的可靠性并提高半导体器件性能的技术。
10.从本说明书和附图的描述中，其他目的和新颖特征将变得明显。
11.下文将简要描述本技术中公开的实施方式中的典型实施方式。
12.根据一个实施方式的半导体器件包括第一区域和第二区域。此外，半导体器件包括具有前表面和背表面的第一导电类型的半导体衬底、形成在第一区域的半导体衬底上的igbt和形成在第二区域的半导体衬底上的二极管。这里，第一区域中的半导体衬底的厚度小于第二区域中的半导体衬底的厚度。
13.根据一个实施方式的制造包括第一区域和第二区域的半导体器件的方法包括以下步骤：(a)制备具有前表面和背表面的第一导电类型的半导体衬底；(b)在第一区域的半导体衬底上形成igbt，以及在第二区域的半导体衬底上形成二极管；(c)使得第一区域的半导体衬底的厚度比第二区域的半导体衬底的厚度薄。
14.根据该实施方式，可以确保半导体器件的可靠性，并且可以提高半导体器件的性能。
附图说明
15.图1是示出根据第一实施方式的半导体器件的平面视图。
16.图2是示出根据第一实施方式的半导体器件的平面视图。
17.图3是示出根据第一实施方式的半导体器件的平面视图。
18.图4是示出根据第一实施方式的半导体器件的透视图。
19.图5是示出根据第一实施方式的半导体器件的截面图。
20.图6是使用含有tmah的蚀刻溶液的蚀刻过程状态的示意图。
21.图7是根据第一实施方式的处于晶片状态的半导体衬底的平面视图。
22.图8是示出根据第一实施方式的半导体器件的制造工艺的横截面图。
23.图9是示出图8之后的制造步骤的横截面图。
24.图10是示出图9之后的制造步骤的横截面图。
25.图11是示出图10之后的制造步骤的横截面图。
26.图12是示出图11之后的制造工艺的横截面图。
27.图13是示出图12之后的制造工艺的横截面图。
28.图14是示出图13之后的制造工艺的横截面图。
29.图15是示出根据第二实施方式的半导体器件的截面图。
30.图16是示出根据第二实施方式的半导体器件的制造工艺的横截面图。
31.图17是示出根据第三实施方式的半导体器件的截面图。
32.图18是示出根据第四实施方式的半导体器件的平面视图。
33.图19是示出根据第四实施方式的半导体器件的平面视图。
34.图20是示出第五实施方式中开口的制造工艺的平面视图。
35.图21是示出根据本发明的第五实施方式的半导体器件的平面视图。
具体实施方式
36.在下文中，将基于附图详细描述实施方式。在用于解释实施方式的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施方式中，除非特别必要时，否则原则上不重复相同或类似部件的描述。
37.此外，本技术中描述的x方向、y方向和z方向彼此相交并且彼此正交。在本技术中，z方向被描述为特定结构的垂直方向、高度方向或厚度方向。此外，在本技术中使用的诸如“平面图(plan view)”或“平面视图(plan view)”的表述意味着由x方向和y方向构成的表面被称为“平面”，并且该“平面”是从z方向观察的。
38.此外，在本技术中，当表达“1至10μm”等数值范围时，它意指“1μm或更大且10μm或更小”。这同样适用于其他数值和其他单位。
39.下面将参考图1至5描述根据实施例1的半导体器件100。图1至图3是示出作为半导体器件100的半导体芯片的平面视图。图1主要示出了布线层。图2是示出主要在sub的前表面ts附近的配置的图。图3示出了半导体衬底sub的背表面bs。图4是基于图1-3中所示的沿着a-a的截面的透视图。图5是图4所示的区域1a和区域2a的放大横截面图。
40.半导体器件100包括诸如igbt的半导体元件形成于其中的区域1a、诸如二极管的半导体元件形成于其中的区域2a、和在平面视图中围绕区域1a和区域2a的外周区域3a。半导体器件100构成rc-igbt，并且可以用作用于控制电动机的电源转换器等。
41.半导体衬底sub具有前面ts和背表面bs。本技术的主要特征是区域1a的半导体衬底sub的厚度小于区域2a的半导体衬底sub的厚度。根据实施例或相应的制造工艺，区域bs的前表面1a和背表面ts可以称为前表面ts1和背表面bs1，且区域2a的前表面ts和背表面bs可以称为前表面ts2和背表面bs1。
42.如图1所示，器件100的大部分覆盖有发射极电极ee。栅极线gw形成在发射极电极ee的外周上。发射极电极ee和栅极线gw中的每一者的的一部分覆盖有保护膜(未示出)。从保护膜暴露的区域是发射极焊盘和栅极焊盘。诸如引线键合或夹子(铜板)的外部接线端子连接到发射极焊盘和栅极焊盘，使得半导体器件100电连接到另一半导体芯片、布线板等。
43.如图4和5所示，半导体器件100包括具有低浓度n型漂移区域nv的半导体板sub。这里，n型半导体衬底sub本身构成漂移区域nv。注意，漂移区域nv可以是通过外延生长将磷(p)引入硅衬底上而生长的n型硅衬底和半导体层的叠层。在本技术中，这种叠层也被描述为半导体衬底sub。漂移区域nv的掺杂密度为1
×
10
13
cm-3
至2
×
10
14
cm-3
。
44.在半导体衬底1a和区域2a的半导体衬底ts的sub上，形成多个沟槽tr。沟槽tr的底部位于稍后描述的基极区域pb的下方。在沟槽tr内部形成栅极绝缘膜gi。栅极电极ge1形成在栅极绝缘膜gi上，以填充区域1a中的沟槽tr的内部。栅极电极ge2形成在栅极绝缘膜gi上，以填充区域2a中的沟槽tr的内部。例如，栅极绝缘膜gi由氧化硅膜制成，并且例如具有50-100nm的厚度。例如，栅极电极ge1、ge2由n型掺杂多晶硅膜形成。
45.在半导体衬底ts的前侧sub上，在区域1a和区域2a的半导体衬底sub中，形成p型基极区域(半导体区域)pb。在区域1a的基极区域pb中，形成n型发射极区域(半导体区域)ne。在区域2a的基极区域pb中形成p型阳极区域(半导体区域)pa。如图4所示，在区域1a的基极区域pb的一部分中形成p型高浓度扩散区域(半导体区域)pr。在区域1a中，发射极电势经由高浓度扩散区域pr提供给基极区域pb。
46.基极区域pb的杂质浓度为1
×
10
16
cm-3
至1
×
10
18
cm-3
。发射极区域ne的杂质浓度高于漂移区域nv的杂质浓度，为1
×
10
18
cm-3
至1
×
10
21
cm-3
。阳极区域pa的杂质浓度高于基极区域pb的杂质浓度，为1
×
10
18
cm-3
至1
×
10
21
cm-3
。高浓度扩散区pr的杂质浓度高于基极区域pb的杂质浓度，为1
×
10
18
cm-3
至1
×
10
21
cm-3
。
47.此外，如图4所示，在半导体衬底sub的前面ts上的半导体衬底sub上，在外周区域3a中在半导体衬底3a上形成p型阱区域(半导体区域)pw，并且在外周区域中的半导体衬底pw上形成场绝缘膜fi。阱区域pw形成在比沟槽tr的底部更深的位置。阱区域pw的杂质浓度低于基极区域pb的杂质浓度，为1
×
10
15
cm-3
至1
×
10
17
cm-3
。例如，场绝缘膜fi由氧化硅膜制成，并且例如具有600-1000nm的厚度。
48.在区域1a-3a中的半导体衬底sub的前表面ts上形成层间绝缘膜il。在层间绝缘膜il中形成接触孔。发射极电极ee形成在层间绝缘膜il上，以填充接触孔的内部。发射极电极ee电连接到发射极区域ne、阳极区域pa、基极区域pb和高扩散区域pr，并向这些区域提供发射极电势。
49.虽然这里未示出，但在层间绝缘膜il上也形成以与发射极电极ee相同的工艺形成的栅极布线gw。例如，发射极电极ee和栅极线gw包括氮化钛膜和形成在氮化钛膜上的铝膜。铝膜是发射极电极ee和栅极线gw的主导电膜，并且比氮化钛膜厚得多。
50.如图2所示，在第一实施例中，多个栅极电极ge1、ge2在y方向上延伸并且在x方向上彼此邻接。也就是说，多个沟槽tr分别在y方向上延伸，并且在x方向上彼此邻接。在外周区域3a中，多个栅极电极ge1连接到栅极引出部ge1a，并且栅极引出部ge1a经由形成在层间绝缘膜il中的接触孔电连接到栅极布线gw。因此，栅极电势从栅极线gw提供给栅极电极ge1。
51.此外，在外周区域3a中，多个栅极电极ge2连接到栅极引出部ge2a，并且栅极引出部ge2a经由形成在层间绝缘膜il中的接触孔电连接到发射极电极ee。因此，发射极电势从发射极电极ee提供给栅极电极ge2。
52.注意，栅极引出部ge1a、ge2a由具有比栅极电极ge1、ge2的图案大的图案的多晶硅膜形成，并经由栅极绝缘膜gi埋置在沟槽tr内。
53.在半导体衬底sub的背表面bs上，在半导体衬底1a-3a的背表面bs上形成n型缓冲区域(半导体区域)nb。提供缓冲区域nb以防止当igbt关断时从sub前表面pn结ts延伸的耗尽层到达p型集电极区域pc。缓冲区域nb的杂质浓度高于漂移区域nv的杂质浓度，为5
×
10
16
cm-3
至5
×
10
17
cm-3
。
54.在半导体衬底sub的背表面bs上，在半导体衬底sub的背表面bs上在区域1a的背表面bs上形成n型阴极区域(半导体区域)nc，并在外周区域3a上的背表面2a和半导体衬底sub上形成p型集电极区域(半导体区域)pc。集电极区域pc和阴极区域nc位于缓冲区域nb下方。集电极区域pc的杂质浓度为1
×
10
17
cm-3
至1
×
10
21
cm-3
。阴极区域nc的杂质浓度高于漂移区域nv的杂质浓度，为1
×
10
18
cm-3
至1
×
10
21
cm-3
。
55.在sub上区域1a的背表面bs上形成集电极电极ce。集电极电极ce电连接到集电极区域pc和阴极区域nc，并向这些区域提供集电极电势。例如，集电极电极ce由包括硅化镍膜和在硅化镍膜上依次形成的诸如钛膜、镍膜和金膜的金属膜的层压膜形成。
56.在实施例1中，如图3至5所示，在半导体衬底sub上的区域1a的背表面bs上形成开口op1。因此，为了使区域1a的半导体衬底sub的背表面bs1位于区域2a的半导体衬底sub的背表面bs2上方，在半导体衬底sub的背表面bs上产生台阶。也就是说，区域1a中的半导体衬底sub的厚度t1小于区域2a中的半导体衬底sub的厚度t2。
57.如图5所示，区域t1中的半导体衬底sub的厚度1a是从半导体衬底sub的前表面ts
到半导体衬底oof的背表面bs1的厚度。区域t2中的半导体衬底sub的厚度2a是半导体衬底sub的从半导体衬底sub的前表面ts到背表面bs2的厚度。例如，厚度t1和厚度t2被设置为50至160μm，但是厚度t1在1至10μm的范围内比厚度t2薄(。更优选地，厚度t2为85μm，且厚度t1比厚度t2薄5μm。
58.因此，区域1a的基极区域pb和区域1a的集电极区域pc之间的距离比区域2a的基极区域pb和区域2a的阴极区域nc之间的距离短。换言之，区域1a的漂移区域nv的厚度小于区域2a的漂移区域nv的厚度。
59.如上所述，当形成igbt的区域1a中半导体衬底sub的厚度与形成二极管的区域2a中半导体衬底sub的厚度相同时，二极管振铃的可能性更大。因此，考虑到rc-igbt的可靠性，为了抑制区域2a中的振铃，需要增加区域2a的半导体衬底sub的厚度。结果，区域1a中半导体衬底sub的厚度也增加。因此，igbt的导通电阻增加。
60.在第一实施例中，由于半导体衬底sub的厚度改变，因此可以抑制区域2a中的振铃，并且可以减小区域1a中的导通电阻。也就是说，可以确保半导体器件的可靠性，并且可以提高半导体器件的性能。
61.在第一实施例中，外周区域3a中的半导体衬底sub的厚度与区域2a的厚度t2相同。也就是说，区域1a中的半导体衬底sub的厚度t1小于外周区域1a中的半导体衬底3a的厚度t2。因此，在外周区域3a中，与区域2a中一样，可以抑制振铃，并且可以容易地确保击穿电压。此外，由于n型阴极区域nc也形成在外周区域3a中的半导体衬底sub的背表面bs2上，因此过多空穴注入减少，从而容易确保击穿电压和击穿电阻。
62.下面将参照图6描述形成开口op1的方法，即改变半导体衬底sub厚度的方法。在第一实施例中，使用含有四甲基氢氧化铵(tmah)的蚀刻溶液进行蚀刻过程以形成开口op1。
63.图6是示出使用含有tmah的蚀刻溶液在硅基半导体衬底上进行蚀刻过程的状态的视图。半导体衬底表面的晶面是(100)面。
64.在半导体衬底上选择性地形成诸如抗蚀剂图案或氧化硅膜的掩模层，并且使用掩模层作为掩模进行使用含有tmah的蚀刻溶液的蚀刻过程。结果，在半导体衬底中形成凹槽。在一定时间段之后，凹槽侧表面上的所有晶面变为(111)面，且凹槽的侧表面变为平面。在半导体衬底的表面和凹槽的侧表面之间形成的角度θ为54.7度。
65.第一实施例的半导体衬底sub具有与图6相同的配置。也就是说，半导体衬底sub前表面ts上的晶面是(100)面，且开口op1侧表面上的晶面是(111)面。在半导体衬底sub的前表面ts和开口部op1的侧表面之间形成的角度θ为54.7度。
66.在该蚀刻过程中，使用低成本的处理方法，而不使用采用arf激光器的液体浸渍技术。可以使用碱性溶液如氢氧化钾(koh)或氢氧化钠(naoh)代替tmah进行上述蚀刻处理。然而，tmah通常用作显影剂，例如，在形成抗蚀剂图案时。因此，在蚀刻过程之后，可以依据溶液管理在半导体器件的制造工艺中容易地使用tmah。因此，优选使用含有tmah的蚀刻溶液进行蚀刻过程。
67.在下文中，将参考图7至14描述根据第一实施例的半导体器件100的制造方法。在下文中，主要描述图5所示的区域1a和区域2a。。
68.简要描述相应制造工艺的概要，首先，制备具有n型漂移区域nv的半导体衬底sub。接下来，在区域1a中形成igbt，并且在区域2a中形成二极管。此后，使区域1a中的半导体衬
底sub厚度比区域2a中的半导体衬底sub厚度薄。
69.如图7所示，在晶片状态半导体衬底sub上提供取向平面of。在第一实施例中，沿《110》方向加工取向平面of。
70.如图8所示，在前面ts上的半导体衬底sub中，半导体衬底的区域1a和2a形成有沟槽tr。首先，在半导体衬底sub上形成例如由氧化硅膜制成的绝缘膜，并且通过光刻法和干蚀刻过程对绝缘膜进行图案化以形成硬掩模。接下来，使用硬掩模作为掩模在半导体衬底sub上进行各向异性蚀刻过程，以在半导体衬底sub中形成沟槽tr。此后，通过湿蚀刻等去除上述硬掩模。
71.注意，此时的半导体衬底sub的厚度比图5中厚，半导体衬底sub的背表面被示为背表面bs0。从前ts到背表面bs0的厚度为约700至800微米。通过稍后描述的抛光步骤，半导体衬底sub的厚度减小，并且背表面bs0变为背表面bs。
72.此外，尽管这里未示出，但在形成沟槽tr之前，例如通过热氧化在外周区域3a中的半导体衬底sub的前表面ts上形成图4中示出的场绝缘膜fi。
73.如图9所示，通过热氧化法在沟槽tr内部和半导体衬底sub的前表面ts上形成栅极绝缘膜gi。接下来，例如通过cvd方法在栅极绝缘膜gi上形成n型掺杂多晶硅膜，以填充沟槽tr。接下来，通过干法蚀刻去除在沟槽tr外部形成的多晶硅膜。在区域1a的沟槽tr中形成的多晶硅膜被留下作为栅极电极ge1，而在区域2a的沟槽tr中形成的多晶硅膜被留下作为栅极电极ge2。尽管这里未示出，但在形成栅极电极ge1、ge2的步骤中，还形成了图2所示的栅极引出部ge1a、ge2a。
74.如图10所示，在半导体衬底1a和区域2a的前ts上的半导体衬底sub上，通过光刻和离子注入形成p型基极区域pb。基极区域pb形成为比沟槽tr的底部浅。尽管这里未示出，但在形成基极区域pb之前或之后通过光刻法和离子注入法形成图4所示的p型阱区域pw。
75.接下来，在sub的前ts上，通过光刻和离子注入在区域1a的基极区域pb中形成n型发射极区ne，并且在区域2a的基极区域pb中形成p型阳极区pa。注意，虽然这里未示出，但在形成发射极区ne和阳极区pa之前或之后通过光刻和离子注入形成图4中所示的p型高浓度扩散区域pr。此后，例如，在950℃下进行30秒的热处理，以激活杂质区域中包含的杂质。
76.如图11所示，在区域1a和区域2a中，例如通过cvd法在半导体衬底sub的前表面ts上形成层间绝缘膜il。接下来，通过光刻法和干蚀刻过程在层间绝缘膜il中形成到达发射极区ne和阳极区pa的接触孔。尽管这里未示出，但在高浓度扩散区域pr和栅极引出部ge1a、ge2a上还形成接触孔。
77.如图12所示，发射极电极ee形成在层间绝缘膜il上，以填充接触孔的内部。首先，例如通过溅射法在层间绝缘膜il上依次形成氮化钛膜和铝膜。接下来，通过图案化氮化钛膜和铝膜来形成发射极电极ee。注意，栅极布线gw也通过与形成发射极电极ee的工艺相同的工艺形成在层间绝缘膜il上。
78.通过该工艺，栅极电极ge1电连接到栅极线gw，并且发射极区域ne、阳极区域pa、基极区域pb、高浓度扩散区域pr和栅极电极ge2电连接到发射极电极ee。
79.接下来，在区域1a和区域2a中，通过抛光半导体衬底sub的背表面bs0来减小半导体衬底sub的厚度。在图12中，抛光步骤之后的半导体衬底sub的背表面被示为背表面bs。该抛光步骤允许半导体衬底sub的厚度为对于二极管性能最佳的厚度t2。例如，厚度t2为50至
160μm，更优选为85μm。
80.如图13所示，通过在半导体衬底sub的背表面bs上形成开口op1，使区域1a中半导体衬底sub1的厚度bs1比区域2a中半导体衬底sub的厚度bs2薄。首先，形成掩模图案mp1，以打开半导体衬底sub上的区域1a的背表面bs，并选择性地覆盖半导体衬底sub上的区域2a的背表面bs。掩模图案mp1例如由抗蚀剂图案或使用抗蚀剂图案图案化的诸如氧化硅膜的绝缘膜形成。
81.接下来，使用掩模图案mp1作为掩模，执行使用含有tmah的蚀刻溶液的蚀刻过程，以在半导体衬底sub上的区域1a的背表面bs上形成开口op1。结果，在半导体衬底1a的背表面sub上产生台阶，使得区域2a中的半导体衬底sub的背表面bs1位于半导体衬底的背表面bs2上方。接下来，通过灰化工艺、湿法蚀刻过程等去除掩模图案mp1。如图3所示，在实施例1中，开口部op1的形状是矩形形状，其中沿y方向的边是长边，且沿x方向的边为短边。
82.掩模图案mp1形成为也覆盖外周区域3a中的半导体衬底sub的背表面bs。因此，在使用含有tmah的蚀刻溶液的蚀刻过程之后，区域1a中半导体衬底sub的厚度比外周区域3a中半导体衬底sub的厚度薄。
83.如图14所示，在sub的背表面bs上依次形成缓冲区域nb、集电极区域pc和阴极区域nc。首先，在半导体衬底1a和区域2a的背表面bs上的半导体衬底sub上，通过离子注入方法形成n型缓冲区域nb。接下来，在半导体衬底bs的背表面sub上，通过光刻和离子注入在区域pc的半导体衬底sub上形成p型集电极区域1a，并且在半导体衬底2a上形成n型阴极区域nc。缓冲区域nb和n型阴极区域nc也形成在外周区域3a中的半导体衬底sub中。
84.接下来，通过形成集电极电极ce，获得图5所示的结构。在区域1a和2a中，例如通过溅射法在半导体衬底sub的背表面bs1、bs2上形成集电极电极ce。通过该工艺，集电极区域pc和阴极区域nc电连接到集电极电极ce。
85.此后，在晶片条件下在半导体衬底sub上进行切割工艺等，由此将半导体衬底sub单片化，并且获得作为半导体芯片的多个半导体器件100。
86.(实施例2)下面将参照图15和16描述第二实施例中的半导体器件100。注意，在下文中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例重叠的点的描述。
87.如图15所示，在第二实施例中，与第一实施例类似，区域1a中的半导体衬底sub的厚度t3小于区域2a中的半导体衬底sub的厚度t2。然而，在第二实施例中，开口部op2形成在半导体衬底sub上的区域1a的前表面ts上。因此，为了使区域1a的半导体衬底sub的表面ts1位于区域2a的半导体衬底sub的表面ts2下方，在半导体衬底sub的表面ts上产生台阶。
88.因此，由于区域t3的厚度1a比第一实施例的厚度t1薄，因此区域1a和区域pb到区域pc之间的距离比第一实施例的距离短。换言之，区域1a的漂移区域nv的厚度比第一实施例的厚度薄。结果，可以进一步降低igbt的导通电阻，同时二极管的性能保持在与第一实施例相同的水平。
89.另一方面，区域1a的厚度t3可以设计为与第一实施例的厚度t1相同。然后，区域2a的厚度t2大于第一实施例的厚度t2。然后，区域2a的基极区域pb和区域2a的阴极区域nc之间的距离比第一实施例长。换言之，区域2a的漂移区域nv的厚度大于第一实施例的厚度。因此，可以进一步抑制二极管中发生振铃的可能性，同时将igbt的性能保持在与第一实施例相同的水平。
90.区域t1中的半导体衬底sub的厚度1a是从半导体衬底sub的前表面ts1到半导体衬底sub的背表面bs1的厚度。区域t3中的半导体衬底sub的厚度2a是半导体衬底sub的从前表面ts2到半导体衬底sub的背表面bs2的厚度。厚度t1在100-300nm范围内，比厚度t3薄。
91.在半导体衬底sub中，在前ts侧上，形成沟槽tr并调节离子注入的深度，从而比半导体衬底sub的背表面bs侧更需要光刻精度。因此，如果区域1a中的半导体衬底sub的前表面ts1过度缩回，则光刻分辨率可能变化。因此，优选的是开口部op2的深度比开口部op1的深度浅。
92.图16示出了根据第二实施例的用于形成开口op2的制造工艺。图16的制造步骤在形成图8的沟槽tr的步骤之前进行。
93.首先，形成掩模图案mp2，以打开半导体衬底sub上的区域1a的表面ts，并选择性地覆盖半导体衬底sub上的区域2a的表面ts。掩模图案mp2例如由抗蚀剂图案或使用抗蚀剂图案图案化的诸如氧化硅膜的绝缘膜形成。接下来，使用掩模图案mp2作为掩模，执行使用含有tmah的蚀刻溶液的蚀刻过程，以在区域1a的半导体衬底sub的前表面ts上形成开口op2。此后，通过灰化工艺、湿蚀刻过程等去除掩模图案mp2。
94.随后的制造步骤与图8和后续所示的步骤相同。
95.这里，尽管已经描述了开口sub设置在半导体衬底op1的背表面bs上并且半导体衬底的开口ts设置有开口op2的示例，但是可以不设置开口op1，而是可以仅设置开口op2。即使在这种情况下，与现有技术相比，可以抑制区域2a中的振铃，并且可以减小区域1a中的导通电阻。
96.(实施例3)将参照下面图17、第三实施例中的半导体器件100描述。注意，在下文中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例重叠的点的描述。
97.在第一实施例中，在半导体衬底sub上的区域2a的整个背表面bs2上形成n型阴极区域nc。如图17所示，在第三实施例中，在半导体衬底sub的背表面bs2上，不仅阴极区域nc，而且p型空穴注入区域(半导体区域)ph也形成在区域2a的半导体衬底sub上。为了取代阴极区域nc的一部分而形成空穴注入区域ph，并且使其与阴极区域nc接触。空穴注入区域ph的杂质浓度为1
×
10
17
cm-3
至1
×
10
21
cm-3
。
98.二极管导通的部分主要从阴极区域nc的正上方延伸到阳极区域pa。由于空穴注入区域ph正上方的载流子密度低于阴极区域nc正上方的载流子密度，因此基本上不在空穴注入区域ph正上方进行导通操作。
99.当向二极管施加反向偏压(恢复操作)时，空穴被排放到阳极区域pa侧，电子器件被排放到阴极区域nc侧。由于阴极区域nc的一部分被设置为空穴注入区域ph，因此在导通操作时载流子密度部分不同，耗尽层在阴极区域nc正上方和空穴注入区域ph正上方扩展。
100.在恢复操作期间排放的一些电子不通过空穴注入区域ph，并流向阴极区域nc。此时，由缓冲区域nb的电子电流和电阻分量产生ir压降。由于空穴注入区域ph与阴极区域nc接触，因此当ir压降超过0.7v(内建电压)时，pn结瞬时导通。因此，从空穴注入区域ph注入空穴，并且在阴极区域nc附近形成等离子体区域。由于耗尽层停止在等离子体区域中的扩展，因此电场在半导体衬底sub的背表面bs2上弛豫，并且容易抑制振铃的发生。换言之，通过空穴注入区域ph可以进一步提高半导体器件的可靠性。
101.注意，这样的空穴注入区域ph可以在形成图14中的缓冲区域nb之后形成。也就是
说，在半导体衬底2a的背表面bs2上的半导体衬底sub上，通过光刻和离子注入形成p型空穴注入区域ph。可以首先执行空穴注入区域ph、阴极区域nc和集电极区域pc的形成顺序。
102.此外，第三实施例中公开的技术可以适当地与第二实施例中公开的技术结合使用。
103.(实施例4)下面将参照图18和19、第四实施例中的半导体器件100描述。注意，在下文中，将主要描述与第一实施例的不同之处，并且将省略与第一实施例重叠的点的描述。图18示出了主要在半导体衬底sub的前表面ts附近的配置。图19示出了半导体衬底sub的背表面bs。
104.在第一实施例中，图7所示的晶片状态半导体衬底sub设置有沿《110》方向处理的取向平面of。在第四实施例中，在晶片状态半导体衬底sub上设置沿＜100＞方向处理的取向平面of。
105.当通过使用含有tmah的蚀刻溶液的蚀刻过程在这样的sub上形成开口op1时，当开口被加工成图3所示的形式时，开口op1的侧表面上的晶面不形成(111)面。因此，在第四实施例中，用于形成开口op1的掩模图案mp1需要旋转45度。
106.如图19所示，实施例4中的开口op1的形状是矩形形状，其中沿着从y方向倾斜45度的方向(第三方向)的边是长边，并且沿着从第三方向倾斜90度的方向的边(第四方向)是短边。
107.因此，在区域1a和区域2a中形成的沟槽tr、栅极电极ge1、ge2等的布局也需要改变为倾斜45度。在第一实施例中，沟槽tr形成为沿y方向延伸的条状形状，但在第四实施例中形成为矩形形状的多个沟槽tr沿第三方向排列。也就是说，多个沟槽tr中的每一个都具有矩形形状，该矩形形状具有在y方向上延伸的第一部分和在x方向上延伸的第二部分。多个沟槽tr沿着第三方向彼此连接。注意，栅极电极ge1、ge2以与第一实施例相同的方式嵌入矩形沟槽tr中。
108.如上所述，即使当在半导体衬底sub中设置沿＜100＞方向加工的取向平面of时，也可以根据开口op1的形状形成区域1a和区域2a的igbt的二极管，并且可以抑制振铃，并且可以减小区域1a中、区域2a中的导通电阻。
109.此外，第四实施例中公开的技术可以与第二实施例和第三实施例中所公开的技术适当地组合。
110.(实施例5)下面将参照图20和21、第五实施例中的半导体器件100描述。注意，在下文中，将主要描述与第四实施例的不同之处，并且将省略与第四实施例重叠的点的描述。
111.在第五实施例中，与第四实施例一样，在晶片状态半导体衬底sub上设置沿＜100＞方向处理的取向平面of。因此，用于形成开口op1的掩模图案mp1需要旋转45度。然而，在第五实施例中，形成在区域1a和2a中的沟槽tr和栅极电极ge1、ge2与图2中相同。
112.在第五实施例中，设计掩模图案mp1的开口形状。如图20所示，制备多个正方形(每个正方形包括沿着第三方向的边和沿着第四方向的边)作为掩模图案mp1的处理掩模的布局。然后，它们被合成以便整体上在y方向上延伸。使用这种处理掩模形成掩模图案mp1。
113.也就是说，掩模图案mp1的开口形状是一种形状，其中由沿着第三方向的边和沿着第四方向的边形成的多个四边形被接合以整体上在y方向上延伸。通过使用掩模图案mp1作为掩模蚀刻半导体衬底sub的背表面bs(如图21所示)，形成整体上沿y方向延伸的开口op1。
114.尽管掩模图案mp1的开口具有直角形状，例如四边形的连接部分，但是当执行使用含有tmah的蚀刻溶液的蚀刻过程时，这样的部分容易被圆化。
115.如上所述，即使当在半导体衬底sub中设置沿＜100＞方向处理的取向平面of时，可以执行与图2中相同的布局。
116.此外，第五实施例中公开的技术可以与第二实施例和第三实施例中所公开的技术适当地组合。
117.尽管已经基于实施方式详细描述了本发明，但是本发明不限于这些实施方式，并且可以在不偏离其主旨的情况下进行各种修改。

技术特征：
1.一种包括第一区域和第二区域的半导体器件，所述半导体器件包括：第一导电类型的半导体衬底，具有前表面和背表面；igbt，形成在所述第一区域的所述半导体衬底上；和二极管，形成在所述第二区域的所述半导体衬底上，其中所述第一区域中的所述半导体衬底的厚度比所述第二区域中的所述半导体衬底的厚度薄。2.根据权利要求1所述的半导体器件，其中在所述半导体衬底的所述背表面上形成台阶，使得所述第一区域中所述半导体衬底的所述背表面被定位在所述第二区域中所述半导体衬底的所述背表面上方。3.根据权利要求2所述的半导体器件，其中在所述半导体衬底的表面上形成台阶，使得所述第一区域中所述半导体衬底的表面被定位在所述第二区域中所述半导体衬底的表面下方。4.根据权利要求1所述的半导体器件，还包括：第二导电类型的基极区域，形成在所述第一区域的所述半导体衬底上，所述第二导电类型与所述第一导电类型相反；所述第一导电类型的发射极区域，在所述基极区域中形成；沟槽，形成在所述第一区域中的所述半导体衬底上，使得所述沟槽的底部位于所述基极区域下方；栅极绝缘膜，形成在所述沟槽内部；栅极电极，形成在所述栅极绝缘膜上，以填充所述沟槽内部；所述第二导电类型的集电极区域，形成在所述半导体衬底的背表面侧上；所述第二导电类型的阳极区域，形成在所述第二区域中的前表面侧处的所述半导体衬底上；所述第一导电类型的阴极区域，形成在所述第二区域中的背表面侧处的所述半导体衬底上；层间绝缘膜，形成在所述第一区域和所述第二区域中的所述半导体衬底的所述前表面上；发射极电极和栅极布线，形成在所述层间绝缘膜上；和集电极电极，形成在所述第一区域和所述第二区域中的所述半导体衬底的所述背表面上；其中所述栅极电极电连接到所述栅极布线，其中所述基极区域、所述发射极区域和所述阳极区域电连接到所述发射极电极，并且其中所述集电极区域和所述阴极区域电连接到所述集电极电极。5.根据权利要求4所述的半导体器件，还包括所述第二导电类型的空穴注入区域，其中所述空穴注入区域在所述第二区域的所述半导体衬底中在所述背表面侧处形成，以便与所述阴极区域接触。6.根据权利要求4所述的半导体器件，还包括在平面视图中围绕所述第一区域和所述第二区域的外周区域，其中所述阴极区域也形成在所述背表面侧处的所述外周区域中的所述半导体衬底上，
并且其中所述第一区域中的所述半导体衬底的厚度比所述外周区域中的所述半导体衬底的厚度薄。7.根据权利要求4所述的半导体器件，其中所述基极区域也形成在所述第二区域的所述半导体衬底上，其中所述阳极区域形成在所述第二区域的所述基极区域上，并且其中所述第一区域的基极区域与所述第一区域的所述集电极区域之间的距离比所述第二区域的所述基极区域与所述第二区域中的所述阴极区域之间的距离短。8.根据权利要求1所述的半导体器件，其中所述第一区域中的所述半导体衬底的厚度在1μm或更大并且在10μm或更小的范围内比所述第二区域中的所述半导体衬底的厚度薄。9.一种制造包括第一区域和第二区域的半导体器件的方法，所述方法包括以下步骤：(a)提供具有前表面和背表面的第一导电类型的半导体衬底；(b)在所述第一区域的所述半导体衬底上形成igbt和在所述第二区域的所述半导体衬底上形成二极管；以及(c)使所述第一区域的所述半导体衬底的厚度比所述第二区域的所述半导体衬底的厚度薄。10.根据权利要求9所述的制造半导体器件的方法，所述步骤(b)还包括：(b1)在所述表面侧处的所述第一区域的所述半导体衬底中形成沟槽的步骤；(b2)在所述沟槽内形成栅极绝缘膜的步骤；(b3)在所述栅极绝缘膜上形成栅极电极以填充所述沟槽内部的步骤；(b4)在所述半导体衬底的表面侧上形成与所述第一导电类型相反的第二导电类型的基极区域以使所述第二导电类型的基极区域比所述沟槽的底部浅的步骤；(b5)在所述基极区域中形成所述第一导电类型的发射极区域的步骤；(b6)在所述半导体衬底的表面侧上形成所述第二导电类型的阳极区域的步骤；(b7)在所述第一区域和所述第二区域中的所述半导体衬底的表面上形成层间绝缘膜的步骤；(b8)在所述层间绝缘膜上形成发射极电极以电连接到所述基极区域、所述发射极区域和所述阳极区域，并且在所述层间绝缘膜上形成栅极布线以电连接到所述栅极电极的步骤；(b9)在所述第一区域中的所述半导体衬底的背表面侧上形成所述第二导电类型的集电极区域的步骤；(b10)在所述第二区域中的所述半导体衬底上形成所述第一导电类型的阴极区域的步骤；以及(b11)在所述第一区域和所述第二区域中的所述半导体衬底的背表面侧上形成集电极电极以电连接到所述集电极区域和所述阴极区域的步骤。11.根据权利要求10所述的制造半导体器件的方法，其中所述步骤(c)在所述步骤(b1)至(b8)之后且在所述步骤(b9)至(b11)之前被执行，并且所述步骤(c)还包括：(c1)形成第一掩模图案的步骤，所述第一掩模图案在所述第一区域中打开所述半导体衬底的所述背表面并选择性地覆盖所述第二区域中的所述半导体衬底的所述背表面；
(c2)在所述步骤(c1)之后，使用所述第一掩模图案作为掩模通过使用包含四甲基氢氧化铵的蚀刻溶液执行蚀刻过程，在所述第一区域中的所述半导体衬底的所述背表面上形成第一开口的步骤；以及(c3)在所述步骤(c2)之后去除所述第一掩模图案的步骤。12.根据权利要求11所述的制造半导体器件的方法，其中所述步骤(c)在所述步骤(b8)之后且在所述步骤(c1)之前被执行，并且其中所述步骤(c)还包括以下步骤(c0)：抛光所述第一区域和所述第二区域中的所述半导体衬底的所述背表面以减薄所述半导体衬底的厚度。13.根据权利要求11所述的制造半导体器件的方法，其中所述步骤(c)在所述步骤(a)之后并且在所述步骤(b1)至(b11)之前被执行，并且其中所述步骤(c)还包括：(c4)形成第二掩模图案的步骤，所述第二掩模图案在所述第一区域中打开所述半导体衬底的所述表面并选择性地覆盖所述第二区域中的所述半导体衬底的表面；(c5)在所述步骤(c4)之后，使用所述第二掩模图案作为掩模，通过使用包含四甲基氢氧化铵的蚀刻溶液执行蚀刻过程，在所述第一区域中的所述半导体衬底的表面上形成第二开口的步骤；以及(c6)在所述步骤(c5)之后去除所述第二掩模图案的步骤。14.根据权利要求11所述的制造半导体器件的方法，其中在所述步骤(a)中制备的所述半导体衬底设置有沿<110>方向处理的取向平面，其中所述沟槽包括在所述第一区域的所述半导体衬底中的多个沟槽，其中所述多个沟槽中的每个沟槽在平面视图中沿第一方向延伸，并且在平面视图中沿与所述第二方向正交的第一方向彼此相邻，并且其中所述第一开口部分的形状是矩形形状，在所述矩形形状中沿着所述第一方向的边是长边并且沿着所述第二方向的边是短边。15.根据权利要求11所述的制造半导体器件的方法，其中在所述步骤(a)中制备的所述半导体衬底设置有沿<110>方向处理的取向平面，其中所述沟槽包括在所述第一区域的所述半导体衬底中的多个沟槽，其中所述多个沟槽中的每个沟槽具有矩形形状，所述矩形形状包括在平面视图中沿第一方向延伸的第一部分和在平面视图中沿垂直于所述第一方向的第二方向延伸的第二部分，其中所述多个沟槽沿着从所述第一方向倾斜45度的第三方向彼此连接，并且其中所述第一开口的形状是矩形形状，所述矩形形状具有沿着所述第三方向的长边并且具有沿着从所述第三方向倾斜90度的第四方向的短边。16.根据权利要求11所述的制造半导体器件的方法，其中在所述步骤(a)中制备的所述半导体衬底设置有沿<110>方向处理的取向平面，其中所述沟槽包括在所述第一区域的所述半导体衬底中的多个沟槽，其中所述多个沟槽中的每个沟槽在平面视图中在第一方向上延伸，并且在平面视图中在与所述第二方向正交的第一方向上彼此相邻，并且其中所述第一掩模图案的开口形状为四边形，所述四边形由沿着从所述第一方向倾斜
45度的第三方向的边和沿着从所述第三方向倾斜90度的第四方向的边形成，并且形成为整体上在所述第一方向上延伸。17.根据权利要求10所述的制造半导体器件的方法，其中所述步骤(b)在所述步骤(b8)之后且在所述步骤(b11)之前执行，其中所述步骤(b)还包括以下步骤(b12)：在所述背表面侧处在所述第二区域的所述半导体衬底上形成所述第二导电类型的空穴注入区域，以便与所述阴极区域接触。18.根据权利要求10所述的制造半导体器件的方法，其中所述半导体衬底还包括在平面视图中围绕所述第一区域和所述第二区域的外周区域，其中所述阴极区域也在所述步骤(b10)中形成在所述背表面侧处的所述外周区域中的所述半导体衬底上，并且其中在所述步骤(c)中所述第一区域中的所述半导体衬底的厚度比所述外周区域中的所述半导体衬底的厚度薄。19.根据权利要求10所述的制造半导体器件的方法，其中在所述步骤(b4)中，所述基极区域也形成在所述第二区域的所述半导体衬底上，其中在所述步骤(b6)中，所述阳极区域形成在所述第二区域的所述基极区域中，其中所述第一区域的所述基极区域与所述第一区域的所述集电极区域之间的距离比所述第二区域的所述基极区域与所述第二区域的所述阴极区域之间的距离短。20.根据权利要求9所述的制造半导体器件的方法，其中在所述步骤(c)之后，所述第一区域中的所述半导体衬底的厚度比所述第二区域中的所述半导体衬底的厚度薄1μm或更大且10μm或更小的范围。

技术总结
本公开的各种实施例涉及一种半导体器件及其制造方法。确保了半导体器件的可靠性，并且提高了器件的性能。包括区域1A和区域2A的半导体器件包括具有前表面BS1、BS2和背表面SUB的n型半导体衬底TS、形成在区域1A中的半导体衬底上的IGBT和形成在区域2A中的半导体衬底SUB上的二极管。而且区域1A中的半导体衬底SUB的厚度T1小于区域2A中的半导体衬底的厚度T2。的厚度T1小于区域2A中的半导体衬底的厚度T2。的厚度T1小于区域2A中的半导体衬底的厚度T2。


技术研发人员：小清水亮 中柴康隆 松浦仁
受保护的技术使用者：瑞萨电子株式会社
技术研发日：2022.12.12
技术公布日：2023/7/20