运算放大器的制作方法

1.本公开的实施例涉及集成电路技术领域，具体地，涉及运算放大器。


背景技术：

2.运算放大器是一种常见的集成电路，被广泛应用于各种电路中，用来实现不同功能，如信号放大、稳定输出、信号驱动等。转换速率(slew rate)是表征运算放大器处理大信号能力的参数。有些应用场景需要运算放大器拥有比较高的转换速率。


技术实现要素：

3.本文中描述的实施例提供了一种运算放大器。
4.根据本公开的第一方面，提供了一种运算放大器。该运算放大器包括：输入级电路、输出级控制电路、第一转换速率增强电路、第二转换速率增强电路、第一晶体管、以及第二晶体管。其中，输入级电路被配置为：放大来自第一输入端的第一输入电压与来自第二输入端的第二输入电压之间的电压差以生成差分输出电压。输出级控制电路被配置为：根据差分输出电压生成第一控制电压和第二控制电压并从第一输出端和第二输出端分别输出第一控制电压和第二控制电压。其中，第一控制电压和第二控制电压分别与差分输出电压成负相关。第一晶体管的控制极耦接输出级控制电路的第一输出端和第一转换速率增强电路的输出端。第一晶体管的第一极耦接第一电压端。第一晶体管的第二极耦接运算放大器的输出端和第二晶体管的第二极。第二晶体管的控制极耦接输出级控制电路的第二输出端和第二转换速率增强电路的输出端。第二晶体管的第一极耦接第二电压端。第一转换速率增强电路被配置为：在电压差发生向下跳变时，调整第一晶体管的控制极的电压以提高第一晶体管的截止速度。第二转换速率增强电路被配置为：在电压差发生向上跳变时，调整第二晶体管的控制极的电压以提高第二晶体管的截止速度。其中，第一转换速率增强电路包括第一负反馈电路。第一负反馈电路用于减缓对第一晶体管的控制极的电压的调整幅度以抑制运算放大器的输出电压过冲。第二转换速率增强电路包括第二负反馈电路。第二负反馈电路用于减缓对第二晶体管的控制极的电压的调整幅度以抑制运算放大器的输出电压过冲。
5.在本公开的一些实施例中，第一转换速率增强电路还包括：第一输入电路、第一内部负载电路、第二内部负载电路、上拉电路、第一电流源、第二电流源、第三电流源、第三晶体管、以及第四晶体管。其中，第一输入电路被配置为：根据第一输入电压、第二输入电压和来自第一电流源的第一电流生成第一分流和第二分流，经由第一节点输出第一分流，并经由第二节点输出第二分流。其中，第一分流与第二分流之和等于第一电流。第一分流和第二分流的比例与第一输入电压和第二输入电压之间的电压差成反比。第三晶体管的控制极经由第一节点耦接第三晶体管的第二极、第四晶体管的控制极、第一输入电路和第二电流源。第三晶体管的第一极耦接第一内部负载电路和第一负反馈电路。第四晶体管的第一极耦接第二内部负载电路。第四晶体管的第二极耦接第一负反馈电路和上拉电路。第一负反馈电
路经由第二节点耦接第一输入电路和第三电流源。第一内部负载电路被配置为：根据流过第一内部负载电路的电流来控制第三晶体管的第一极的电压。第二内部负载电路被配置为：根据流过第二内部负载电路的电流来控制第四晶体管的第一极的电压。上拉电路被配置为：根据第四晶体管的第二极的电压来控制第一晶体管的控制极的电压被上拉的幅度。第一负反馈电路被配置为：将来自第三电流源的第三电流分流至第一内部负载电路。
6.在本公开的一些实施例中，第一输入电路包括：第五晶体管和第六晶体管。其中，第五晶体管的控制极耦接第一输入端。第五晶体管的第一极耦接第一电流源和第六晶体管的第一极。第五晶体管的第二极耦接第一节点。第六晶体管的控制极耦接第二输入端。第六晶体管的第二极耦接第二节点。
7.在本公开的一些实施例中，上拉电路包括：第七晶体管。其中，第七晶体管的控制极耦接第四晶体管的第二极。第七晶体管的第一极耦接第一电压端。第七晶体管的第二极耦接第一晶体管的控制极。
8.在本公开的一些实施例中，第一负反馈电路包括：第八晶体管、以及第九晶体管。其中，第八晶体管的控制极耦接第四晶体管的第二极和第九晶体管的第二极。第八晶体管的第一极耦接第三晶体管的第一极。第八晶体管的第二极耦接第二节点。第九晶体管的控制极耦接第一偏置电压端。第九晶体管的第一极耦接第二节点。
9.在本公开的一些实施例中，第一内部负载电路包括：第一电阻器。其中，第一电阻器的第一端耦接第三晶体管的第一极。第一电阻器的第二端耦接第一电压端。
10.在本公开的一些实施例中，第二内部负载电路包括：第二电阻器。其中，第二电阻器的第一端耦接第四晶体管的第一极。第二电阻器的第二端耦接第一电压端。
11.在本公开的一些实施例中，第二转换速率增强电路还包括：第二输入电路、第三内部负载电路、第四内部负载电路、下拉电路、第四电流源、第五电流源、第六电流源、第十晶体管、以及第十一晶体管。其中，第二输入电路被配置为：根据第一输入电压、第二输入电压和来自第四电流源的第四电流生成第三分流和第四分流，经由第三节点输出第三分流，并经由第四节点输出第四分流。其中，第三分流与第四分流之和等于第四电流。第三分流和第四分流的比例与第一输入电压和第二输入电压之间的电压差成反比。第十晶体管的控制极耦接第十晶体管的第二极、第十一晶体管的控制极和第五电流源。第十晶体管的第一极经由第三节点耦接第二输入电路、第三内部负载电路和第二负反馈电路。第十一晶体管的第一极经由第四节点耦接第四内部负载电路。第十一晶体管的第二极耦接第二负反馈电路和下拉电路。第二负反馈电路耦接第六电流源。第三内部负载电路被配置为：根据流过第三内部负载电路的电流来控制第十晶体管的第一极的电压。第四内部负载电路被配置为：根据流过第四内部负载电路的电流来控制第十一晶体管的第一极的电压。下拉电路被配置为：根据第十一晶体管的第二极的电压来控制第二晶体管的控制极的电压被下拉的幅度。第二负反馈电路被配置为：将来自第六电流源的第六电流分流至第三内部负载电路。
12.在本公开的一些实施例中，第二输入电路包括：第十二晶体管和第十三晶体管。其中，第十二晶体管的控制极耦接第一输入端。第十二晶体管的第一极耦接第四电流源和第十三晶体管的第一极。第十二晶体管的第二极耦接第三节点。第十三晶体管的控制极耦接第二输入端。第十三晶体管的第二极耦接第四节点。
13.在本公开的一些实施例中，下拉电路包括：第十四晶体管。其中，第十四晶体管的
控制极耦接第十一晶体管的第二极。第十四晶体管的第一极耦接第二电压端。第十四晶体管的第二极耦接第二晶体管的控制极。
14.在本公开的一些实施例中，第二负反馈电路包括：第十五晶体管、以及第十六晶体管。其中，第十五晶体管的控制极耦接第十一晶体管的第二极和第十六晶体管的第二极。第十五晶体管的第一极耦接第三节点。第十五晶体管的第二极耦接第十六晶体管的第一极和第六电流源。第十六晶体管的控制极耦接第二偏置电压端。
15.在本公开的一些实施例中，第三内部负载电路包括：第三电阻器。其中，第三电阻器的第一端耦接第十晶体管的第一极。第三电阻器的第二端耦接第二电压端。
16.在本公开的一些实施例中，第四内部负载电路包括：第四电阻器。其中，第四电阻器的第一端耦接第十一晶体管的第一极。第四电阻器的第二端耦接第二电压端。
17.根据本公开的第二方面，提供了一种运算放大器。该运算放大器包括：输入级电路、输出级控制电路、第一晶体管至第十六晶体管、第一电阻器至第四电阻器、第一电流源至第六电流源。其中，输入级电路被配置为：放大来自第一输入端的第一输入电压与来自第二输入端的第二输入电压之间的电压差以生成差分输出电压。输出级控制电路被配置为：根据差分输出电压生成第一控制电压和第二控制电压并从第一输出端和第二输出端分别输出第一控制电压和第二控制电压。其中，第一控制电压和第二控制电压分别与差分输出电压成负相关。第一晶体管的控制极耦接输出级控制电路的第一输出端和第七晶体管的第二极。第一晶体管的第一极耦接第一电压端。第一晶体管的第二极耦接运算放大器的输出端和第二晶体管的第二极。第二晶体管的控制极耦接输出级控制电路的第二输出端和第十四晶体管的第二极。第二晶体管的第一极耦接第二电压端。第三晶体管的控制极耦接第三晶体管的第二极、第四晶体管的控制极、第五晶体管的第二极和第二电流源。第三晶体管的第一极耦接第一电阻器的第一端和第八晶体管的第一极。第四晶体管的第一极耦接第二电阻器的第一端。第四晶体管的第二极耦接第七晶体管的控制极、第八晶体管的控制极和第九晶体管的第二极。第一电阻器的第二端耦接第二电阻器的第二端和第一电压端。第五晶体管的控制极耦接第一输入端。第五晶体管的第一极耦接第一电流源和第六晶体管的第一极。第六晶体管的控制极耦接第二输入端。第六晶体管的第二极耦接第八晶体管的第二极、第九晶体管的第一极和第三电流源。第七晶体管的第一极耦接第一电压端。第九晶体管的控制极耦接第一偏置电压端。第十晶体管的控制极耦接第十晶体管的第二极、第十一晶体管的控制极和第五电流源。第十晶体管的第一极耦接第十二晶体管的第二极、第十五晶体管的第一极和第三电阻器的第一端。第十一晶体管的第一极耦接第十三晶体管的第二极和第四电阻器的第一端。第十一晶体管的第二极耦接第十四晶体管的控制极、第十五晶体管的控制极和第十六晶体管的第二极。第三电阻器的第二端耦接第四电阻器的第二端和第二电压端。第十二晶体管的控制极耦接第一输入端。第十二晶体管的第一极耦接第四电流源和第十三晶体管的第一极。第十三晶体管的控制极耦接第二输入端。第十四晶体管的第一极耦接第二电压端。第十五晶体管的第二极耦接第十六晶体管的第一极和第六电流源。第十六晶体管的控制极耦接第二偏置电压端。
附图说明
18.为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要
说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
19.图1是一种运算放大器的示意性框图；
20.图2是根据本公开的实施例的运算放大器的示意性框图；
21.图3是图2所示的运算放大器中的第一转换速率增强电路的示意性框图；
22.图4是图3所示的第一转换速率增强电路的示例性电路图；
23.图5是图2所示的运算放大器中的第二转换速率增强电路的示意性框图；以及
24.图6是图5所示的第二转换速率增强电路的示例性电路图。
25.需要注意的是，附图中的元素是示意性的，没有按比例绘制。
具体实施方式
26.为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。
27.除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。
28.在本公开的所有实施例中，由于金属氧化物半导体(mos)晶体管的源极和漏极是对称的，并且n型晶体管和p型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将mos晶体管的受控中间端称为控制极，将mos晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。
29.图1示出一种运算放大器100的示意性框图。运算放大器100包括：输入级电路110、输出级控制电路120、第一晶体管m1、以及第二晶体管m2。其中，输入级电路110被配置为：放大来自第一输入端in+的第一输入电压与来自第二输入端in-的第二输入电压之间的电压差以生成差分输出电压。输出级控制电路120被配置为：根据差分输出电压生成第一控制电压和第二控制电压并从第一输出端a和第二输出端b分别输出第一控制电压和第二控制电压。其中，第一控制电压和第二控制电压分别与差分输出电压成负相关。在差分输出电压为正时，第一控制电压和第二控制电压随着差分输出电压的增大而减小。在差分输出电压为负时，第一控制电压和第二控制电压随着差分输出电压的绝对值的增大而增大。
30.第一晶体管m1的控制极耦接输出级控制电路120的第一输出端a。第一晶体管m1的第一极耦接第一电压端v1。第一晶体管m1的第二极耦接运算放大器100的输出端out和第二晶体管m2的第二极。第二晶体管m2的控制极耦接输出级控制电路120的第二输出端b。第二晶体管m2的第一极耦接第二电压端v2。
31.当第一输入端in+接入正向阶跃信号时(或者第二输入端in-接入负向阶跃信号)，
从运算放大器100的输出端out输出的输出电压翻转为高电平。当第一输入端in+接入负向阶跃信号时(或者第二输入端in-接入正向阶跃信号)，从运算放大器100的输出端out输出的输出电压翻转为低电平。在一些应用场景下，希望运算放大器100的转换速率高，也就是希望在第一输入端in+或第二输入端in-接入阶跃信号时输出电压的电平翻转要尽可能地快。
32.因此，本公开的实施例提出了一种运算放大器，其具有增强的转换速率。图2示出根据本公开的实施例的运算放大器200的示意性框图。该运算放大器200包括：输入级电路110、输出级控制电路120、第一转换速率增强电路230、第二转换速率增强电路240、第一晶体管m1、以及第二晶体管m2。在图2的示例中，第一晶体管m1是pmos晶体管，第二晶体管m2是nmos晶体管。从第一电压端v1输入高电压信号，第二电压端v2接地。
33.输入级电路110耦接第一输入端in+和第二输入端in-。输入级电路110的输出端耦接输出级控制电路120的输入端。输入级电路110被配置为：放大来自第一输入端in+的第一输入电压与来自第二输入端in-的第二输入电压之间的电压差以生成差分输出电压。输出级控制电路120被配置为：根据差分输出电压生成第一控制电压和第二控制电压，从第一输出端a输出第一控制电压，从第二输出端b输出第二控制电压。其中，第一控制电压和第二控制电压分别与差分输出电压成负相关。在差分输出电压为正时，第一控制电压和第二控制电压随着差分输出电压的增大而减小。在差分输出电压为负时，第一控制电压和第二控制电压随着差分输出电压的绝对值的增大而增大。在本公开的一些实施例中，第一控制电压和第二控制电压的电压值可以不相等。
34.第一晶体管m1的控制极耦接输出级控制电路120的第一输出端a和第一转换速率增强电路230的输出端。第一晶体管m1的第一极耦接第一电压端v1。第一晶体管m1的第二极耦接运算放大器200的输出端out和第二晶体管m2的第二极。第二晶体管m2的控制极耦接输出级控制电路120的第二输出端b和第二转换速率增强电路240的输出端。第二晶体管m2的第一极耦接第二电压端v2。
35.第一转换速率增强电路230耦接第一晶体管m1的控制极。第一转换速率增强电路230被配置为：在第一输入电压与第二输入电压之间的电压差发生向下跳变时(在第一输入端in+接入负向阶跃信号的情况下，或者在第二输入端in-接入正向阶跃信号的情况下)，调整第一晶体管m1的控制极的电压以提高第一晶体管m1的截止速度。在第一晶体管m1是pmos晶体管的情况下，第一转换速率增强电路230被配置为：在第一输入电压与第二输入电压之间的电压差发生向下跳变时，抬高第一晶体管m1的控制极的电压以提高第一晶体管m1的截止速度。提高第一晶体管m1的截止速度能够更快停止第一电压端v1经由第一晶体管m1向输出端out的电力传递，从而增强运算放大器的转换速率。
36.在本公开的一些实施例中，第一转换速率增强电路230还被配置为：在第一输入电压与第二输入电压之间的电压差没有发生向下跳变时不工作。这样在第一输入电压与第二输入电压正常波动的情况下，第一转换速率增强电路230不会影响输出电压的大小。
37.第二转换速率增强电路240耦接第二晶体管m2的控制极。第二转换速率增强电路240被配置为：在第一输入电压与第二输入电压之间的电压差发生向上跳变时，调整第二晶体管m2的控制极的电压以提高第二晶体管m2的截止速度。在第二晶体管m2是nmos晶体管的情况下，第二转换速率增强电路240被配置为：在第一输入电压与第二输入电压之间的电压
差发生向上跳变时，降低第二晶体管m2的控制极的电压以提高第二晶体管m2的截止速度。提高第二晶体管m2的截止速度能够更快停止输出端out经由第二晶体管m2向第二电压端v2的电力传递，从而增强运算放大器的转换速率。
38.在本公开的一些实施例中，第二转换速率增强电路240还被配置为：在第一输入电压与第二输入电压之间的电压差没有发生向上跳变时不工作。这样在第一输入电压与第二输入电压正常波动的情况下，第二转换速率增强电路240不会影响输出电压的大小。
39.根据本公开实施例的运算放大器200通过设置第一转换速率增强电路230和第二转换速率增强电路240来分别提高第一晶体管m1和第二晶体管m2的截止速度，能够提高运算放大器200的转换速率。
40.然而，如果第一晶体管m1和第二晶体管m2的截止速度过快，则会造成输出电压过冲。因此，本公开的实施例在第一转换速率增强电路230中设置了第一负反馈电路(在图3中示出)。第一负反馈电路用于减缓对第一晶体管m1的控制极的电压的调整幅度以抑制运算放大器200的输出电压过冲。在第二转换速率增强电路240中设置了第二负反馈电路(在图5中示出)。第二负反馈电路用于减缓对第二晶体管m2的控制极的电压的调整幅度以抑制运算放大器200的输出电压过冲。
41.这样，根据本公开实施例的运算放大器200能够更稳定且更可靠地提高运算放大器200的转换速率。
42.图3示出图2所示的运算放大器200中的第一转换速率增强电路的示意性框图。在图3的示例中，第一转换速率增强电路330包括：第一负反馈电路335、第一输入电路331、第一内部负载电路332、第二内部负载电路333、上拉电路334、第一电流源i1、第二电流源i2、第三电流源i3、第三晶体管m3、以及第四晶体管m4。在图3的示例中，第三晶体管m3和第四晶体管m4是pmos晶体管。从第一电压端v1输入高电压信号，第二电压端v2接地。
43.第一电流源i1输出第一电流i1。第二电流源i2输出第二电流i2。第三电流源i3输出第三电流i3。
44.第一输入电路331耦接第一电流源i1、第一输入端in+和第二输入端in-。第一输入电路331被配置为：根据第一输入电压、第二输入电压和来自第一电流源i1的第一电流i1生成第一分流is1和第二分流is2，经由第一节点n1输出第一分流is1，并经由第二节点n2输出第二分流is2。其中，第一分流is1与第二分流is2之和等于第一电流i1。第一分流is1和第二分流is2的比例与第一输入电压in+和第二输入电压in-之间的电压差成反比。当第一输入电压in+和第二输入电压in-之间的电压差增大时，第一分流is1和第二分流is2的比例减小，因此第一分流is1减小而第二分流is2增大。当第一输入电压in+和第二输入电压in-之间的电压差减小时，第一分流is1和第二分流is2的比例增大，因此第一分流is1增大而第二分流is2减小。
45.第三晶体管m3的控制极经由第一节点n1耦接第三晶体管m3的第二极、第四晶体管m4的控制极、第一输入电路331和第二电流源i2。第三晶体管m3的第一极耦接第一内部负载电路332和第一负反馈电路335。
46.第四晶体管m4的第一极耦接第二内部负载电路333。第四晶体管m4的第二极耦接第一负反馈电路335和上拉电路334。
47.第一内部负载电路332耦接第三晶体管m3的第一极和第一负反馈电路335。第一内
部负载电路332被配置为：根据流过第一内部负载电路332的电流i
r1
来控制第三晶体管m3的第一极的电压。
48.第二内部负载电路333耦接第四晶体管m4的第一极。第二内部负载电路333被配置为：根据流过第二内部负载电路333的电流i
r2
来控制第四晶体管m4的第一极的电压。
49.上拉电路334被配置为：根据第四晶体管m4的第二极的电压来控制第一晶体管m1的控制极(即，第一输出端a)的电压被上拉的幅度。在本公开的一些实施例中，第一晶体管m1的控制极的电压被上拉的幅度可随着第四晶体管m4的第二极的电压的减小而增大。
50.第一负反馈电路335经由第二节点n2耦接第一输入电路331和第三电流源i3。第一负反馈电路335耦接第四晶体管的第二极和上拉电路334。第一负反馈电路335还耦接第三晶体管m3的第一极和第一内部负载电路332。第一负反馈电路335被配置为：将来自第三电流源i3的第三电流i3分流至第一内部负载电路332。
51.根据本公开的实施例的第一转换速率增强电路330通过将第三电流i3分流至第一内部负载电路332，可降低第三晶体管m3的第一极的电压，从而降低第四晶体管m4的控制极的电压。这样可使得第四晶体管m4的第二极的电压产生变大的趋势。第四晶体管m4的第二极的电压被第一负反馈电路335限制，可避免第一晶体管m1的控制极的电压被上拉的幅度过大，从而避免输出电压过冲。
52.图4示出第一转换速率增强电路430的示例性电路图。在图4的示例中，第一输入电路431包括：第五晶体管m5和第六晶体管m6。其中，第五晶体管m5的控制极耦接第一输入端in+。第五晶体管m5的第一极耦接第一电流源i1和第六晶体管m6的第一极。第五晶体管m5的第二极耦接第一节点n1。第六晶体管m6的控制极耦接第二输入端in-。第六晶体管m6的第二极耦接第二节点n2。在图4的示例中，第三晶体管m3至第八晶体管m8是pmos晶体管。第九晶体管m9是nmos晶体管。从第一电压端v1输入高电压信号，第二电压端v2接地。
53.上拉电路434包括：第七晶体管m7。其中，第七晶体管m7的控制极耦接第四晶体管m4的第二极。第七晶体管m7的第一极耦接第一电压端v1。第七晶体管m7的第二极耦接第一晶体管m1的控制极(即，第一输出端a)。
54.第一负反馈电路435包括：第八晶体管m8、以及第九晶体管m9。其中，第八晶体管m8的控制极耦接第四晶体管m4的第二极和第九晶体管m9的第二极。第八晶体管m8的第一极耦接第三晶体管m3的第一极。第八晶体管m8的第二极耦接第二节点n2。第九晶体管m9的控制极耦接第一偏置电压端vb1。第九晶体管m9的第一极耦接第二节点n2。来自第一偏置电压端vb1的第一偏置电压vb1的大小被设置成使得第九晶体管m9充分打开。
55.第一内部负载电路432包括：第一电阻器r1。其中，第一电阻器r1的第一端耦接第三晶体管m3的第一极。第一电阻器r1的第二端耦接第一电压端v1。流过第一电阻器r1的电流被表示为i
r1
。
56.第二内部负载电路433包括：第二电阻器r2。其中，第二电阻器r2的第一端耦接第四晶体管m4的第一极。第二电阻器r2的第二端耦接第一电压端v1。流过第二电阻器r2的电流被表示为i
r2
。在本公开的一些实施例中，第二电阻器r2的电阻值等于第一电阻器r1的电阻值。
57.在第一输入电压与第二输入电压之间的电压差发生向下跳变时(例如，第一输入端in+接入负向阶跃信号时)，第一分流is1增大而第二分流is2减小。由于i2＝is1+i
r1
，因此
流过第一电阻器r1的电流i
r1
减小，从而抬高第三晶体管m3的第一极的电压，进而抬高第四晶体管m4的控制极的电压。在这种情况下，第七晶体管m7的控制极的电压降低，第七晶体管m7打开的更充分，从而拉高第一晶体管m1的控制极的电压。
58.在第七晶体管m7导通时，第八晶体管m8也导通，从而将第三电流i3的一部分分流至第一电阻器r1。这样，可降低第三晶体管m3的第一极的电压，从而降低第四晶体管m4的控制极的电压。这样可使得第四晶体管m4的第二极的电压产生变大的趋势。第四晶体管m4的第二极的电压被第八晶体管m8限制，可避免第七晶体管m7的控制极的电压降低得过大。这样，可避免第一晶体管m1的控制极的电压被上拉的幅度过大，从而避免输出电压过冲。
59.在本公开的一些实施例中，第五晶体管m5的宽长比大于第六晶体管m6的宽长比。在第一输入电压与第二输入电压之间的电压差的下降幅度不超过额定值的情况下(即，不是发生向下跳变时，例如，第一输入电压与第二输入电压正常波动时)，第七晶体管m7截止，第一转换速率增强电路430不影响第一晶体管m1的控制极的电压。
60.图5示出图2所示的运算放大器200中的第二转换速率增强电路的示意性框图。在图5的示例中，第二转换速率增强电路540包括：第二负反馈电路545、第二输入电路541、第三内部负载电路542、第四内部负载电路543、下拉电路544、第四电流源i4、第五电流源i5、第六电流源i6、第十晶体管m10、以及第十一晶体管m11。在图5的示例中，第十晶体管m10和第十一晶体管m11是nmos晶体管。从第一电压端v1输入高电压信号，第二电压端v2接地。
61.第四电流源i4输出第四电流i4。第五电流源i5输出第五电流i5。第六电流源i6输出第六电流i6。
62.第二输入电路541耦接第四电流源i4、第一输入端in+和第二输入端in-。第二输入电路541被配置为：根据第一输入电压in+、第二输入电压in-和来自第四电流源i4的第四电流生成第三分流is3和第四分流is4，经由第三节点n3输出第三分流is3，并经由第四节点n4输出第四分流is4。其中，第三分流is3与第四分流is4之和等于第四电流i4。第三分流is3和第四分流is4的比例与第一输入电压in+和第二输入电压in-之间的电压差成反比。当第一输入电压in+和第二输入电压in-之间的电压差增大时，第三分流is3和第四分流is4的比例减小，因此第三分流is3减小而第四分流is4增大。当第一输入电压in+和第二输入电压in-之间的电压差减小时，第三分流is3和第四分流is4的比例增大，因此第三分流is3增大而第四分流is4减小。
63.第十晶体管m10的控制极耦接第十晶体管m10的第二极、第十一晶体管m11的控制极和第五电流源i5。第十晶体管m10的第一极经由第三节点n3耦接第二输入电路541、第三内部负载电路542和第二负反馈电路545。
64.第十一晶体管m11的第一极经由第四节点n4耦接第四内部负载电路543。第十一晶体管m11的第二极耦接第二负反馈电路545和下拉电路544。第二负反馈电路545耦接第六电流源i6。
65.第三内部负载电路542经由第三节点n3耦接第二输入电路541、第二负反馈电路545和第十晶体管m10的第一极。第三内部负载电路542被配置为：根据流过第三内部负载电路542的电流i
r3
来控制第十晶体管m10的第一极的电压。
66.第四内部负载电路543经由第四节点n4耦接第二输入电路541和第十一晶体管m11的第一极。第四内部负载电路543被配置为：根据流过第四内部负载电路543的电流来控制
第十一晶体管m11的第一极的电压。
67.下拉电路544被配置为：根据第十一晶体管m11的第二极的电压来控制第二晶体管m2的控制极(即，第二输出端b)的电压被下拉的幅度。在本公开的一些实施例中，第二晶体管m2的控制极的电压被下拉的幅度可随着第十一晶体管m1的第二极的电压的增大而减小。
68.第二负反馈电路545耦接第六电流源i6。第二负反馈电路545耦接第二输入电路541、第三内部负载电路542和第十晶体管m10的第一极。第二负反馈电路545还耦接下拉电路544和第十一晶体管m11的第二极。第二负反馈电路545被配置为：将来自第六电流源i6的第六电流i6分流至第三内部负载电路542。
69.根据本公开的实施例的第二转换速率增强电路540通过将第六电流i6分流至第三内部负载电路542，可抬高第十晶体管m10的第一极的电压，从而抬高第十一晶体管m11的控制极的电压。这样可使得第十一晶体管m11的第二极的电压产生变小的趋势。第十一晶体管m11的第二极的电压被第二负反馈电路545限制，可避免第二晶体管m2的控制极的电压被下拉的幅度过大，从而避免输出电压过冲。
70.图6示出第二转换速率增强电路640的示例性电路图。在图6的示例中，第二输入电路641包括：第十二晶体管m12和第十三晶体管m13。其中，第十二晶体管m12的控制极耦接第一输入端in+。第十二晶体管m12的第一极耦接第四电流源i4和第十三晶体管m13的第一极。第十二晶体管m12的第二极耦接第三节点n3。第十三晶体管m13的控制极耦接第二输入端in-。第十三晶体管m13的第二极耦接第四节点n4。在图6的示例中，第十晶体管m10、第十一晶体管m11、第十四晶体管m14和第十五晶体管m15是nmos晶体管。第十二晶体管m12、第十三晶体管m13和第十六晶体管m16是pmos晶体管。从第一电压端v1输入高电压信号，第二电压端v2接地。
71.下拉电路644包括：第十四晶体管m14。其中，第十四晶体管m14的控制极耦接第十一晶体管m11的第二极。第十四晶体管m14的第一极耦接第二电压端v2。第十四晶体管m14的第二极耦接第二晶体管m2的控制极(即，第二输出端b)。
72.第二负反馈电路645包括：第十五晶体管m15、以及第十六晶体管m16。其中，第十五晶体管m15的控制极耦接第十一晶体管m11的第二极和第十六晶体管m16的第二极。第十五晶体管m15的第一极耦接第三节点n3。第十五晶体管m15的第二极耦接第十六晶体管m16的第一极和第六电流源i6。第十六晶体管m16的控制极耦接第二偏置电压端vb2。来自第二偏置电压端vb2的第二偏置电压vb2的大小被设置成使得第十六晶体管m16充分打开。
73.第三内部负载电路642包括：第三电阻器r3。其中，第三电阻器r3的第一端耦接第十晶体管m10的第一极。第三电阻器r3的第二端耦接第二电压端v2。流过第三电阻器r3的电流被表示为i
r3
。
74.第四内部负载电路643包括：第四电阻器r4。其中，第四电阻器r4的第一端耦接第十一晶体管m11的第一极。第四电阻器r4的第二端耦接第二电压端v2。流过第四电阻器r4的电流被表示为i
r4
。在本公开的一些实施例中，第四电阻器r4的电阻值等于第三电阻器r3的电阻值。
75.在第一输入电压与第二输入电压之间的电压差发生向上跳变时(例如，第一输入端in+接入正向阶跃信号时)，第三分流is3减小而第四分流is4增大。流过第三电阻器r3的电流i
r3
减小，从而降低第十晶体管m10的第一极的电压，进而降低第十一晶体管m11的控制
极的电压。在这种情况下，第十四晶体管m14的控制极的电压升高，第十四晶体管m14打开的更充分，从而拉低第二晶体管m2的控制极的电压。
76.在第十四晶体管m14导通时，第十五晶体管m15也导通，从而将第六电流i6的一部分分流至第三电阻器r3。这样，可抬高第十晶体管m10的第一极的电压，从而抬高第十一晶体管m11的控制极的电压。这样可使得第十一晶体管m11的第二极的电压产生变小的趋势。第十一晶体管m11的第二极的电压被第十五晶体管m15限制，可避免第十四晶体管m14的控制极的电压升高得过大。这样，可避免第二晶体管m2的控制极的电压被下拉的幅度过大，从而避免输出电压过冲。
77.在本公开的一些实施例中，第十二晶体管m12的宽长比大于第十三晶体管m13的宽长比。在第一输入电压与第二输入电压之间的电压差的升高幅度不超过额定值的情况下(即，不是发生向上跳变时，例如，第一输入电压与第二输入电压正常波动时)，第十四晶体管m14截止，第二转换速率增强电路640不影响第二晶体管m2的控制极的电压。
78.本领域技术人员应理解，图3至图6所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图3至图6所示的示例不同的设置。
79.本公开的实施例还提供了一种芯片。该芯片包括根据本公开的实施例的运算放大器。该芯片例如是用于对大信号进行处理的芯片。
80.本公开的实施例还提供了一种电子设备。该电子设备包括根据本公开的实施例的芯片。该电子设备例如是便携式设备、mp3播放器、蜂窝手机、个人数字助手、便携式电脑、平板电脑等。
81.综上所述，根据本公开的实施例的运算放大器能够实现高转换速率且能够避免输出电压过冲。
82.除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。
83.适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本技术的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本技术的范围。
84.以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

技术特征：
1.一种运算放大器，包括：输入级电路、输出级控制电路、第一转换速率增强电路、第二转换速率增强电路、第一晶体管、以及第二晶体管，其中，所述输入级电路被配置为：放大来自第一输入端的第一输入电压与来自第二输入端的第二输入电压之间的电压差以生成差分输出电压；所述输出级控制电路被配置为：根据所述差分输出电压生成第一控制电压和第二控制电压并从第一输出端和第二输出端分别输出所述第一控制电压和所述第二控制电压，其中，所述第一控制电压和所述第二控制电压分别与所述差分输出电压成负相关；所述第一晶体管的控制极耦接所述输出级控制电路的所述第一输出端和所述第一转换速率增强电路的输出端，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述运算放大器的输出端和所述第二晶体管的第二极；所述第二晶体管的控制极耦接所述输出级控制电路的所述第二输出端和所述第二转换速率增强电路的输出端，所述第二晶体管的第一极耦接第二电压端；所述第一转换速率增强电路被配置为：在所述电压差发生向下跳变时，调整所述第一晶体管的控制极的电压以提高所述第一晶体管的截止速度；所述第二转换速率增强电路被配置为：在所述电压差发生向上跳变时，调整所述第二晶体管的控制极的电压以提高所述第二晶体管的截止速度；其中，所述第一转换速率增强电路包括第一负反馈电路，所述第一负反馈电路用于减缓对所述第一晶体管的控制极的电压的调整幅度以抑制所述运算放大器的输出电压过冲，所述第二转换速率增强电路包括第二负反馈电路，所述第二负反馈电路用于减缓对所述第二晶体管的控制极的电压的调整幅度以抑制所述运算放大器的输出电压过冲。2.根据权利要求1所述的运算放大器，其中，所述第一转换速率增强电路还包括：第一输入电路、第一内部负载电路、第二内部负载电路、上拉电路、第一电流源、第二电流源、第三电流源、第三晶体管、以及第四晶体管，其中，所述第一输入电路被配置为：根据所述第一输入电压、所述第二输入电压和来自第一电流源的第一电流生成第一分流和第二分流，经由第一节点输出所述第一分流，并经由第二节点输出所述第二分流，其中，所述第一分流与所述第二分流之和等于所述第一电流，所述第一分流和所述第二分流的比例与所述第一输入电压和所述第二输入电压之间的电压差成反比；所述第三晶体管的控制极经由所述第一节点耦接所述第三晶体管的第二极、所述第四晶体管的控制极、所述第一输入电路和所述第二电流源，所述第三晶体管的第一极耦接所述第一内部负载电路和所述第一负反馈电路；所述第四晶体管的第一极耦接所述第二内部负载电路，所述第四晶体管的第二极耦接所述第一负反馈电路和所述上拉电路；所述第一负反馈电路经由所述第二节点耦接所述第一输入电路和所述第三电流源；所述第一内部负载电路被配置为：根据流过所述第一内部负载电路的电流来控制所述第三晶体管的所述第一极的电压；所述第二内部负载电路被配置为：根据流过所述第二内部负载电路的电流来控制所述第四晶体管的所述第一极的电压；所述上拉电路被配置为：根据所述第四晶体管的所述第二极的电压来控制所述第一晶
体管的控制极的电压被上拉的幅度；所述第一负反馈电路被配置为：将来自所述第三电流源的第三电流分流至所述第一内部负载电路。3.根据权利要求2所述的运算放大器，其中，所述第一输入电路包括：第五晶体管和第六晶体管，其中，所述第五晶体管的控制极耦接所述第一输入端，所述第五晶体管的第一极耦接所述第一电流源和所述第六晶体管的第一极，所述第五晶体管的第二极耦接所述第一节点；所述第六晶体管的控制极耦接所述第二输入端，所述第六晶体管的第二极耦接所述第二节点。4.根据权利要求2所述的运算放大器，其中，所述上拉电路包括：第七晶体管，其中，所述第七晶体管的控制极耦接所述第四晶体管的第二极，所述第七晶体管的第一极耦接所述第一电压端，所述第七晶体管的第二极耦接所述第一晶体管的控制极。5.根据权利要求2至4中任一项所述的运算放大器，其中，所述第一负反馈电路包括：第八晶体管、以及第九晶体管，其中，所述第八晶体管的控制极耦接所述第四晶体管的第二极和所述第九晶体管的第二极，所述第八晶体管的第一极耦接所述第三晶体管的第一极，所述第八晶体管的第二极耦接所述第二节点；所述第九晶体管的控制极耦接第一偏置电压端，所述第九晶体管的第一极耦接所述第二节点。6.根据权利要求1所述的运算放大器，其中，所述第二转换速率增强电路还包括：第二输入电路、第三内部负载电路、第四内部负载电路、下拉电路、第四电流源、第五电流源、第六电流源、第十晶体管、以及第十一晶体管，其中，所述第二输入电路被配置为：根据所述第一输入电压、所述第二输入电压和来自第四电流源的第四电流生成第三分流和第四分流，经由第三节点输出所述第三分流，并经由第四节点输出所述第四分流，其中，所述第三分流与所述第四分流之和等于所述第四电流，所述第三分流和所述第四分流的比例与所述第一输入电压和所述第二输入电压之间的电压差成反比；所述第十晶体管的控制极耦接所述第十晶体管的第二极、所述第十一晶体管的控制极和所述第五电流源，所述第十晶体管的第一极经由所述第三节点耦接所述第二输入电路、所述第三内部负载电路和所述第二负反馈电路；所述第十一晶体管的第一极经由所述第四节点耦接所述第四内部负载电路，所述第十一晶体管的第二极耦接所述第二负反馈电路和所述下拉电路；所述第二负反馈电路耦接所述第六电流源；所述第三内部负载电路被配置为：根据流过所述第三内部负载电路的电流来控制所述第十晶体管的所述第一极的电压；所述第四内部负载电路被配置为：根据流过所述第四内部负载电路的电流来控制所述第十一晶体管的所述第一极的电压；所述下拉电路被配置为：根据所述第十一晶体管的所述第二极的电压来控制所述第二
晶体管的控制极的电压被下拉的幅度；所述第二负反馈电路被配置为：将来自所述第六电流源的第六电流分流至所述第三内部负载电路。7.根据权利要求6所述的运算放大器，其中，所述第二输入电路包括：第十二晶体管和第十三晶体管，其中，所述第十二晶体管的控制极耦接所述第一输入端，所述第十二晶体管的第一极耦接所述第四电流源和所述第十三晶体管的第一极，所述第十二晶体管的第二极耦接所述第三节点；所述第十三晶体管的控制极耦接所述第二输入端，所述第十三晶体管的第二极耦接所述第四节点。8.根据权利要求6所述的运算放大器，其中，所述下拉电路包括：第十四晶体管，其中，所述第十四晶体管的控制极耦接所述第十一晶体管的第二极，所述第十四晶体管的第一极耦接所述第二电压端，所述第十四晶体管的第二极耦接所述第二晶体管的控制极。9.根据权利要求6至8中任一项所述的运算放大器，其中，所述第二负反馈电路包括：第十五晶体管、以及第十六晶体管，其中，所述第十五晶体管的控制极耦接所述第十一晶体管的第二极和所述第十六晶体管的第二极，所述第十五晶体管的第一极耦接所述第三节点，所述第十五晶体管的第二极耦接所述第十六晶体管的第一极和所述第六电流源；所述第十六晶体管的控制极耦接第二偏置电压端。10.一种运算放大器，包括：输入级电路、输出级控制电路、第一晶体管至第十六晶体管、第一电阻器至第四电阻器、第一电流源至第六电流源，其中，所述输入级电路被配置为：放大来自第一输入端的第一输入电压与来自第二输入端的第二输入电压之间的电压差以生成差分输出电压；所述输出级控制电路被配置为：根据所述差分输出电压生成第一控制电压和第二控制电压并从第一输出端和第二输出端分别输出所述第一控制电压和所述第二控制电压，其中，所述第一控制电压和所述第二控制电压分别与所述差分输出电压成负相关；所述第一晶体管的控制极耦接所述输出级控制电路的所述第一输出端和第七晶体管的第二极，所述第一晶体管的第一极耦接第一电压端，所述第一晶体管的第二极耦接所述运算放大器的输出端和第二晶体管的第二极；所述第二晶体管的控制极耦接所述输出级控制电路的所述第二输出端和第十四晶体管的第二极，所述第二晶体管的第一极耦接第二电压端；第三晶体管的控制极耦接所述第三晶体管的第二极、第四晶体管的控制极、第五晶体管的第二极和第二电流源，所述第三晶体管的第一极耦接所述第一电阻器的第一端和第八晶体管的第一极；所述第四晶体管的第一极耦接第二电阻器的第一端，所述第四晶体管的第二极耦接所述第七晶体管的控制极、所述第八晶体管的控制极和第九晶体管的第二极；所述第一电阻器的第二端耦接所述第二电阻器的第二端和所述第一电压端；所述第五晶体管的控制极耦接所述第一输入端，所述第五晶体管的第一极耦接所述第
一电流源和第六晶体管的第一极；所述第六晶体管的控制极耦接所述第二输入端，所述第六晶体管的第二极耦接所述第八晶体管的第二极、所述第九晶体管的第一极和第三电流源；所述第七晶体管的第一极耦接所述第一电压端；所述第九晶体管的控制极耦接第一偏置电压端；第十晶体管的控制极耦接所述第十晶体管的第二极、第十一晶体管的控制极和第五电流源，所述第十晶体管的第一极耦接第十二晶体管的第二极、第十五晶体管的第一极和第三电阻器的第一端；所述第十一晶体管的第一极耦接第十三晶体管的第二极和第四电阻器的第一端，所述第十一晶体管的第二极耦接所述第十四晶体管的控制极、第十五晶体管的控制极和所述第十六晶体管的第二极；所述第三电阻器的第二端耦接所述第四电阻器的第二端和所述第二电压端；所述第十二晶体管的控制极耦接所述第一输入端，所述第十二晶体管的第一极耦接所述第四电流源和所述第十三晶体管的第一极；所述第十三晶体管的控制极耦接所述第二输入端；所述第十四晶体管的第一极耦接所述第二电压端；所述第十五晶体管的第二极耦接所述第十六晶体管的第一极和所述第六电流源；所述第十六晶体管的控制极耦接第二偏置电压端。

技术总结
本公开的实施例提供一种运算放大器，其包括输入级电路、输出级控制电路、第一和第二转换速率增强电路及第一和第二晶体管。输入级电路根据第一输入电压与第二输入电压之间的电压差生成差分输出电压。输出级控制电路根据差分输出电压生成第一和第二控制电压。第一转换速率增强电路在电压差发生向下跳变时提高第一晶体管的截止速度。第二转换速率增强电路在电压差发生向上跳变时提高第二晶体管的截止速度。第一转换速率增强电路包括第一负反馈电路，用于减缓第一晶体管的截止速度以抑制运算放大器的输出电压过冲。第二转换速率增强电路包括第二负反馈电路，用于减缓第二晶体管的截止速度以抑制运算放大器的输出电压过冲。止速度以抑制运算放大器的输出电压过冲。止速度以抑制运算放大器的输出电压过冲。


技术研发人员：周健 张海冰
受保护的技术使用者：圣邦微电子（北京）股份有限公司
技术研发日：2023.02.21
技术公布日：2023/7/21