掩埋沟道晶体管结构及工艺的制作方法

1.本公开大体上涉及图像传感器，且特定来说而非排他性地，涉及用于图像传感器的晶体管及其制造方法。


背景技术：

2.图像传感器已变得无处不在。它们广泛应用于数字静态相机、蜂窝电话、安全摄像机以及医疗、汽车及其它应用中。用于制造图像传感器的技术一直在飞速发展。例如，更高分辨率及更低功耗的要求鼓励这些装置的进一步小型化及集成化。这些趋势也促进像素计数的增加。
3.在图像传感器中，随着像素计数的增加，位线设置时间也会因更高的位线加载而增加。为了维持高帧速率操作，可通过缩短图像传感器源极跟随器沟道的长度及/或通过增加电荷载流子沟道的有效宽度来增加所述源极跟随器晶体管的跨导(gm)。类似地，可通过缩短图像传感器行选择沟道的长度及/或增加行选择沟道的有效宽度来增加行选择晶体管的跨导(gm)。然而，缩短源极跟随器沟道长度及/或行选择沟道长度可能导致有害效应，例如短沟道效应及不期望的噪声，例如随机电报信号(rts)。加宽源极跟随器沟道宽度及/或行选择沟道宽度可能导致像素大小的不期望的增加。
4.具有侧壁部分的非平面衬底结构(例如，鳍片)表示一种加宽有效沟道宽度的方式。然而，蚀刻侧壁部分会在半导体衬底中引入表面缺陷，这会产生不期望的噪声。
5.本公开提供用于解决这些阻碍的解决方案。
6.上述信息仅作为背景信息提供以帮助理解本公开。对于上述内容中的任一者作为与本公开有关的现有技术是否可适用，尚未作出确定且未作出断言。


技术实现要素：

7.在一个方面中，本公开涉及一种形成在半导体衬底中的晶体管，其包括：多个沟槽，其形成在具有第一导电类型的所述半导体衬底中，所述多个沟槽在所述半导体衬底中在所述晶体管的沟道宽度平面中界定非平面衬底结构，所述非平面衬底结构包括多个侧壁部分及安置在所述多个侧壁部分之间的尖端部分；外延覆盖层，其包括在所述非平面衬底结构的所述多个侧壁部分及所述尖端部分上外延生长的覆盖层材料；沟道掺杂层，其包括形成在所述非平面衬底结构中并由所述外延覆盖层围封的所述半导体衬底的掺杂部分；隔离层，其安置在所述多个沟槽中且在所述外延覆盖层之上；以及栅极，其安置在所述隔离层上并延伸到所述多个沟槽中。
8.在另一方面中，本公开涉及一种图像传感器，其包括：光电二极管，其形成在半导体衬底中；转移晶体管，其耦合到所述光电二极管及浮动扩散区，所述转移晶体管可操作以将电荷载流子从所述光电二极管转移到所述浮动扩散区；以及根据技术方案1所述的晶体管，其中所述晶体管是源极跟随器晶体管，且其中所述栅极耦合到所述浮动扩散区。
9.在进一步方面中，本公开涉及一种在半导体衬底中形成晶体管的方法，其包括：在
半导体衬底中形成横向间隔的第一沟道隔离结构及第二沟道隔离结构；在所述第一沟道隔离结构中形成第一沟槽，且在所述第二沟道隔离结构中形成第二沟槽，从而在所述半导体衬底中界定非平面衬底结构；在所述非平面衬底结构中形成沟道掺杂层；以及在所述第一沟槽中、所述第二沟槽中及所述非平面衬底结构上外延生长外延覆盖层，其中所述外延覆盖层围封所述沟道掺杂层。
10.在另一方面中，本公开涉及一种半导体装置，其包括：第一导电类型的半导体衬底，其具有有源区域及包括晶体管的晶体管区域；第一沟道隔离结构，其沿所述晶体管的沟道长度方向安置在所述有源区域与所述晶体管区域之间，及第二沟道隔离结构，其与所述第一沟道隔离结构平行安置并与所述第一沟道隔离结构间隔开；其中所述晶体管包括：平面栅极，其安置在半导体衬底的表面上且位于所述第一沟道隔离结构及所述第二沟道隔离结构之上；第一栅极电极，其从所述平面栅极延伸到所述第一沟道隔离结构中；第二栅极电极，其从所述平面栅极延伸到所述第二沟道隔离结构中；隔离层，其位于所述半导体衬底与所述平面栅极之间，第一电极、所述第二电极与所述半导体衬底之间；所述半导体衬底中的沟道掺杂层，其邻近于所述平面栅极、所述第一栅极电极及所述第二栅极电极，其中所述沟道掺杂层具有与所述第一导电类型相反的第二导电类型；所述半导体衬底的外延覆盖层，其围封所述沟道掺杂层；以及源极及漏极，其在所述半导体衬底中沿所述沟道长度方向安置所述平面栅极的相对侧上。
附图说明
11.参考以下附图描述本公开的非限制性及非穷尽性实施例，其中除非另有指定，否则类似参考标号贯穿各种视图指代类似部分。
12.图1是说明根据本公开的教示的图像传感器的实施例的框图。
13.图2展示根据本公开的教示的像素布局的实施例。
14.图3a展示根据本公开的教示的沟道宽度平面中的晶体管的一个实施例的横截面。
15.图3b展示图3a的晶体管的一部分的详细视图。
16.图3c展示沟道长度平面中的图3a的晶体管的横截面。
17.图4a展示根据本公开的教示的晶体管的替代实施例的横截面。
18.图4b展示图4a的晶体管的一部分的详细视图。
19.图5a展示根据本公开的教示的晶体管的另一替代实施例的横截面。
20.图5b展示根据本公开的教示的晶体管的又一替代实施例的横截面。
21.图6展示根据本公开的教示的具有垂直转移栅极的像素的一部分的横截面。
22.图7说明根据本公开的教示的形成晶体管的方法。
23.图8说明根据本公开的教示的形成转移栅极的方法。
具体实施方式
24.本公开提供晶体管、像素、图像传感器、电子装置及其制造方法。在以下描述中，阐述许多特定细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，可在没有一或多个特定细节的情况下或用其它方法、组件、材料等实践本文中所描述的技术。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免模糊某些方面。
25.贯穿本说明书对“一实施例”或“一些实施例”的引用意味着结合所述实施例所描述的特定特征、结构或特性包含在本发明的至少一个实施例中。因此，在贯穿本说明书的各个地方出现的短语“在一些实例中”或“在一实施例中”或“在任何实施例中”并不一定都是指同一实例。此外，可在一或多个实例中以任何合适的方式组合任何实施例的任何特定特征、结构及/或特性。
26.为了便于描述，可在本文中使用空间上相对术语，例如“下面”、“下方”、“下”、“之下”、“上方”、“上部”及其类似者，来描述如图所说明的一个元件或特征与另一(些)元件或特征的关系。将理解，除了图中所描绘的定向之外，空间上相对术语还希望涵盖装置在使用或操作中的不同定向。例如，如果图中的装置被翻转，那么被描述为在其它元件或特征“下方”或“下面”或“之下”的元件将被定向为在其它元件或特征“上方”。因此，示范性术语“下方”或“之下”可涵盖上方及下方两个定向。所述装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间上相对描述词可相应地进行解释。另外，还将理解，当一个层被称为介于两层“之间”时，其可为两个层之间的唯一层，或也可存在一或多个中间层。
27.本公开还提供用于图像传感器的晶体管，例如源极跟随器晶体管、复位晶体管及行选择晶体管。为了促进理解，本公开在互补金属氧化物半导体(“cmos”)图像传感器的上下文中描述此类晶体管。然而，应了解，本公开不应限于用于cmos图像传感器的晶体管，而是可应用于非cmos图像传感器。在以下描述中，阐述许多特定细节以提供对实例的透彻理解。然而，相关领域的技术人员将认识到，可在没有一或多个特定细节的情况下或用其它方法、组件、材料等实践本文中所描述的技术。在其它例子中，未详细地展示或描述众所周知的结构、材料或操作以避免模糊某些方面。
28.在本公开中，术语“半导体衬底”或“衬底”是指用于在其上形成电子装置的任何类型的衬底，包含单晶衬底、绝缘体上半导体(soi)衬底、掺杂硅块体衬底及半导体衬底上的外延膜(epi)等。术语半导体衬底也可指由一或多种半导体形成的衬底，其经受预处理步骤，所述步骤包含在衬底中形成区域及/或结的蚀刻、材料沉积及离子植入。进一步来说，尽管将主要关于与硅基半导体材料(例如，硅及硅与锗及/或碳的合金、砷化铟镓)兼容的材料及工艺来描述各种实施例，但本技术在这方面不受限制。而是，可使用任何类型的半导体材料来实施各种实施例，所述半导体材料例如砷化镓、砷化铟镓、碳化硅及所属领域的技术人员已知的其它半导体材料。
29.本公开涉及关于不同实施例(包含设备及方法)的若干术语。除非另有明确指出，否则具有相同名称的术语关于不同的实施例具有相同的含义。类似地，本公开利用若干技术术语。这些术语具有其所源自的领域中的普通含义，除非本文中明确定义或其使用上下文另有明确指示。应注意，元素名称及符号可贯穿本文献互换使用(例如，si与硅)；然而，两者具有相同的含义。
30.图1是说明具有像素104的像素阵列102的代表性图像传感器100的一个实例的图。如所展示，像素阵列102耦合到控制电路系统106及读出电路系统108，读出电路系统108耦合到功能逻辑110。
31.像素阵列102是像素104(例如，像素p1、p2
…
、pn)的二维(“2d”)阵列。在一个实施例中，每一像素104是互补金属氧化物半导体(“cmos”)成像像素。像素阵列102可经实施为前侧照明图像传感器阵列或背侧照明图像传感器阵列。在一些实施例中，像素104包含如下
文所描述的一或多个晶体管，包含转移晶体管、源极跟随器晶体管、行选择晶体管及复位晶体管。在一些实施例中，晶体管中的至少一者具有柱状形状、指状形状或鳍片状形状的垂直栅极结构。例如，在一些实施例中，每一转移晶体管的栅极具有具柱状形状的一或多个垂直栅极电极。例如，每一源极跟随器晶体管的栅极具有具指状形状或鳍片状形状且在沟道宽度方向上间隔的一或多个垂直栅极电极。如所说明的，像素104经布置成行(例如，行r1到ry)及列(例如，列c1到cx)以获取人、地点或物体的图像数据，然后可使用所述图像数据来呈现人、地点或物体的2d图像。
32.在像素104获取其图像数据或图像电荷之后，图像数据由读出电路系统108读出并转移到功能逻辑110。读出电路系统108可包含放大电路系统，例如差分放大器电路系统、模/数(“adc”)转换电路系统或其它。在一些实施例中，读出电路108可沿读出列线一次读出一行图像数据(所说明的)，或可使用各种其它技术(未说明)读出图像数据，例如同时对所有像素进行串行读出或完全并行读出。
33.控制电路系统106耦合到像素104且包含用于控制像素104的操作特性的逻辑及存储器。例如，控制电路系统106可产生控制与每一像素104相关联的转移结构的操作的电压控制信号(例如，转移信号及断开信号)。例如，控制电路系统106可产生用于控制图像获取的快门信号。在一些实施例中，快门信号是全局快门信号，其用于在单个获取窗口期间同时启用所有像素104同时捕获其相应的图像数据。在一些实施例中，快门信号是滚动快门信号，借此像素104的每一行、每一列或每一群组在连续获取窗口期间顺序启用。
34.功能逻辑110包含用于存储图像数据或甚至通过应用后图像效果(例如，裁剪、旋转、移除红眼、调整亮度、调整对比度或其它)来操作图像数据的逻辑及存储器。
35.在任何实施例中，图像传感器100、像素阵列102或像素104中的任一或多者可为体现在电子装置112或，例如，智能手机、相机、头戴式装置等中的半导体装置的一部分。
36.图2展示简化像素204的布局的一个代表性实例，简化像素204可在图像传感器(例如图1的图像传感器100)中使用，所述图像传感器本身可集成到电子装置(例如智能手机)中。图2中所展示的像素布局是代表性的，且本公开的教示可体现在许多其它像素布局中。
37.像素204具有以“四共享”配置布置的多个光电二极管216a到d。转移晶体管218a到d各自具有平面栅极及从平面栅极延伸的相应垂直转移栅极220a到d，转移栅极有助于电荷从对应的光电二极管216a到d中的一者转移到浮动扩散区222。源极跟随器晶体管250耦合到浮动扩散区222及行选择晶体管226。复位晶体管224耦合到光电二极管216a到d及浮动扩散区222。
38.浮动扩散区222可通过一或多个金属互连件耦合到转移晶体管218a到d的平面转移栅极及源极跟随器晶体管250的栅极sf，且操作以聚集来自光电二极管216a到d的电荷载流子(经由一或多个转移晶体管218a到d)，并将对应的电压输出到源极跟随器晶体管250的栅极sf以用于信号读出。
39.光电二极管216a到d各自经配置以响应于在图像传感器的积分周期期间接收的入射光而产生并积累电荷。例如在图像传感器的积分周期期间，在光电二极管216a到d的电荷积累区域(例如，对应的转移晶体管218a到d的源极)中积累的电荷(例如，光电子)可在图像传感器的电荷转移周期期间取决于施加到转移晶体管218a到d的平面栅极的电压选择性地转移到浮动扩散区222(例如，转移晶体管218a到d的漏极)。在一些实施例中，光电二极管
216a到d具有钉扎光电二极管配置。
40.光电二极管216a到d可具有各种配置，包含(但不限于)钉扎光电二极管配置及部分钉扎光电二极管配置。在一些实施例中，光电二极管216a到d中的每一者包含钉扎层及光电二极管掺杂区域，其中钉扎层具有与光电二极管区域相反的导电性(例如，当光电二极管区域为n型时，钉扎层为p型掺杂层)，并安置在半导体衬底214的前表面之间，且钉扎层耦合到接地。
41.复位晶体管224经配置以在复位期间，在复位晶体管224的栅极处接收的复位信号rst的控制下，将耦合的光电二极管216a到d及浮动扩散区222复位(例如放电或充电)为预设电压，例如电源电压v
dd
。复位晶体管224通过对应的转移晶体管218a到d进一步耦合到光电二极管216a到d。
42.源极跟随器晶体管250耦合在电源线与行选择晶体管226之间，并基于由浮动扩散区222输出的电压调制图像信号输出，其中图像信号对应于在其栅极处在积分周期期间在耦合的光电二极管216a到d的电荷积累区域中积累的光电子量。源极跟随器晶体管250基于在其栅极处接收到的电压放大图像信号。在一些实施例中，源极跟随器晶体管250的漏极234及复位晶体管224的漏极耦合到同一电源线接收共同电源电压v
dd
。如下文详细描述的，本公开提供在沟道宽度平面(例如，当在沟道宽度平面截面232中观察时)中具有增加的有效沟道宽度的晶体管结构，其还减少噪声(例如rts)以改进性能。为清楚起见，“沟道宽度平面”是跨沟道延伸的平面，电荷载流子穿过所述沟道在晶体管的源极与漏极(例如，源极跟随器晶体管250的源极234与漏极236)之间流动。换句话说，沟道宽度平面截面232垂直于电流的方向。通过比较，沟道长度平面或沟道长度方向(例如沟道长度截面228)垂直于沟道宽度平面且平行于电流方向。
43.行选择晶体管226在行选择晶体管226的栅极处接收到的行选择信号rs的控制下，将源极跟随器晶体管250的输出(例如，图像信号)选择性地耦合到读出列线。
44.其中安置源极跟随器晶体管250、复位晶体管224及行选择晶体管226的区域可被称为像素204的晶体管区域。通过比较，其中安置光电二极管216a到d、转移晶体管218a到d及浮动扩散区222的区域可被称为有源区域。隔离结构230a、b(例如，相对于半导体衬底214的前侧具有约150nm到约400nm的深度的浅沟道隔离沟槽结构)将有源区域与晶体管区域分离，并沿沟道长度方向(平行于沟道长度截面228)延伸。在一些实施例中，隔离结构230a到b形成下文所描述的创造性晶体管的一部分。一些实施例包含多个隔离结构230a到b，即，晶体管区域每一侧上一个。
45.沟道隔离结构230a、b将装置晶体管区域中的晶体管元件与有源像素区域中的光电二极管216a到d、转移结构218a到d及浮动扩散区222电隔离。在一些实施例中，沟道隔离结构230a、b可为电介质填充的沟道隔离结构，例如浅沟道隔离沟槽结构或深沟道隔离沟槽结构。在一些实施例中，沟道隔离结构230a、b可为具有与光电二极管216a到d相反的导电类型的掺杂阱隔离结构。在一些实施例中，沟道隔离结构230a、b可为电介质填充沟槽隔离结构与掺杂阱隔离结构的组合。
46.在一些实施例中，像素204可包含本文未详细描述的额外元件，例如一或多个额外晶体管、电容器、浮动扩散区等。在一些实施例中，每一转移晶体管218a到d的转移栅极利用平面转移栅极而没有对应的垂直转移栅极220a到d。
47.应了解，图2的像素布局是代表性的，非限制性的。在一些实施例中，像素包含单个光电二极管、转移晶体管及浮动扩散区。本文所描述的晶体管可在任何像素布置中使用。
48.在操作中，在图像传感器的积分周期(也称为曝光或积累周期)期间，光电二极管216a到d吸收相应电荷积累区域上的入射光。在电荷积累区域中积累的光生电荷指示入射在电荷积累区域上的光的量。在积分周期之后，将转移信号(例如，正偏置电压)例如从图1的控制电路系统106施加到转移晶体管218a到d的转移栅极(垂直转移栅极220a到d)，从而致使转移晶体管218a到d接通，并在电荷转移期间将光生电荷从耦合的光电二极管216a到d转移到浮动扩散区222。源极跟随器晶体管250基于由耦合的浮动扩散区222输出的电压可操作地产生图像信号。然后，耦合到源极跟随器晶体管250的行选择晶体管226在读出周期期间在接收到行选择信号时将图像信号选择性地耦合到列位线上以用于例如通过读出电路系统108进行的信号读出以及后续图像处理。
49.图3a展示根据本公开的代表性实施例的代表性源极跟随器晶体管350的截面图。图3a的截面图是在沟道宽度平面332中截取的。比较图3c，其展示沟道长度平面328中的源极跟随器晶体管350。源极跟随器晶体管350形成在与像素相关联的晶体管区域内，在一些实施例中，晶体管区域包含复位晶体管、行选择晶体管及/或图3a中未展示的其它晶体管。例如，参见图2。像素形成图像传感器的一部分，图像传感器本身可形成电子装置的一部分。
50.如下文详细描述的，源极跟随器晶体管350具有通过减轻由制造工艺(即等离子体蚀刻)引起的表面缺陷的效应来减少沟道噪声的结构。尽管图3a到3b在源极跟随器晶体管的上下文中描述创造性结构，但所述结构也适用于其它晶体管，例如复位晶体管、行选择晶体管及具有垂直转移栅极的转移晶体管。
51.半导体衬底314可为硅衬底、绝缘体上硅衬底等，或具有一或多个掺杂部分的类似者，例如n型掺杂硅部分及/或p型掺杂硅部分。图3a的源极跟随器晶体管350展示具有第一导电类型(即，p型)的半导体衬底314的p型阱部分。
52.源极跟随器晶体管350具有至少一个鳍片形或指形非平面衬底结构352，其具有多个侧壁部分356a、b及安置在侧壁部分356a、b之间的尖端部分358。非平面衬底结构352是半导体衬底314的一部分。非平面衬底结构352的侧壁部分356a、b在沟道宽度平面332中间隔开，并由尖端部分358连接。在一些实施例中，侧壁部分356a、b及尖端部分358在沟道宽度平面332中形成u形或方波轮廓。非平面衬底结构352可由在周围的半导体衬底314中形成的多个沟槽354a、b界定。如图3c所示，非平面衬底结构352沿沟道长度方向在源极334与漏极336之间延伸。在任何实施例中，侧壁部分356a、b垂直延伸到半导体衬底314中，即垂直于前表面360。每一沟槽354a、b相对于半导体衬底314的前表面360具有约100nm到约500nm的深度，且例如通过蚀刻半导体衬底314(例如使用siconi工艺)形成。
53.在使用中，当将大于或等于源极跟随器晶体管350的阈值电压的电压施加到源极跟随器晶体管350的栅极时，电荷载流子穿过在非平面衬底结构352的区域内形成的电荷载流子沟道从源极移动到漏极。在一些实施例中，此电荷载流子沟道具有通常遵循非平面衬底结构352在沟道宽度平面332中的横截面形状或轮廓的形状，例如，u形或三侧沟道。因此，可以说源极跟随器晶体管350具有电荷载流子沟道，所述电荷载流子沟道包括任何沟道长度平面中的平面电荷载流子沟道截面，其与任何沟道宽度平面332中的非平面电荷载流子沟道并联连接，这有利地在不增加装置宽度的情况下增加跨导。
54.在引入源极跟随器晶体管350的其它元件之后，下面描述非平面衬底结构352的额外特征。
55.沟道隔离结构330a、b分别形成在沟槽354a、b中，以便将电荷载流子沟道与其它像素元件隔离，例如包括光电二极管、转移栅极及浮动扩散区的有源区域。在一些实施例中，沟道隔离结构330a、b通过用电介质材料(例如氧化硅材料)填充沟槽354a、b而形成。在一些实施例中，沟道隔离结构330a、b是浅沟道隔离沟槽结构，其相对于半导体衬底314的前表面360具有约150nm到约400nm的深度。
56.在每一沟道隔离结构330a、b中分别形成沟槽362a、b，其相对于前表面360的深度约100nm到约350nm。这些沟槽362a、b揭露非平面衬底结构352的侧壁部分，并提供凹陷部，非平面衬底结构352的外延覆盖层生长到凹陷部中(如下文所描述)，且栅极的垂直指状物也延伸到凹陷部中。
57.转到图3b，现在将描述非平面衬底结构352的额外特征。
58.非平面衬底结构352包含在其中形成的沟道掺杂层364(例如，通过离子植入工艺)，以便在源极334与漏极336之间形成电荷载流子沟道(参见图3c)。在所说明的实施例中，半导体衬底314具有第一导电类型(在本例中为p型)，沟道掺杂层364具有第二导电类型(在本例中为n型)，其中第二导电类型与第一导电类型相反。在一些实施例中，将沟道掺杂层364植入邻近于沟道隔离结构330a、b的沟槽354a、b的非平面衬底结构352的侧壁部分356a、b及尖端部分358中。因此，在任何实施例中，沟道掺杂层364具有遵循非平面衬底结构352的轮廓的形状，即，在此实施例中为具有两个平行支腿及垂直尖端部分的三侧u形。在一些实施例中，沟道掺杂层364具有也遵循沟槽354a、b的沟槽侧壁轮廓的形状。在具有多个非平面衬底结构的实施例中，沟道掺杂层364的形状可具有连续遵循非平面衬底结构的轮廓的不同形状。例如，参见图5a及图5b。在一些实施例中，沟道掺杂层364具有掺杂剂或杂质(例如磷(p)或砷(as))的离子浓度，其小于与源极跟随器晶体管350相关联的源极334及漏极336的离子浓度，源极334及漏极336在沟道长度方向上形成在非平面衬底结构352的相对端处。在一些实施例中，沟道掺杂层364以约e11到e12/cm2的剂量用具有第二导电类型的掺杂剂掺杂。
59.在任何实施例中，沟道掺杂层364具有从侧壁部分356a、b向非平面衬底结构352的中心延伸的约1nm到约10nm、约2nm到约10nm、约3nm到约10nm、约4nm到约10nm、约5nm到约10nm、约6nm到约10nm、约7nm到约10nm、约8nm到约10nm、约9nm到约10nm、约1nm到约9nm、约1nm到约8nm、约1nm到约7nm、约1nm到约6nm、约1nm到约5nm、约1nm到约4nm、约1nm到约3nm，或约1nm到约2nm的厚度t1。
60.外延覆盖层366进一步形成在沟槽354a、b中并围绕非平面衬底结构352的外部轮廓，从而在非平面衬底结构352的所有侧上围封沟道掺杂层364。外延覆盖层366由外延生长在非平面衬底结构352的侧壁部分356a、b及尖端部分358上的覆盖层材料形成。例如，可使用非平面衬底结构352的侧壁部分356a、b及尖端部分358作为晶种层来外延生长外延覆盖层366。外延覆盖层366围封沟道掺杂层364，并有利地减少rts及其它噪声效应，这是因为通过在缺陷清理及固化工艺之后的外延生长形成的其相对光滑的表面基本上消除了由沟槽354a、b及沟槽362a、b的等离子体蚀刻引起的缺陷，从而带来穿过沟道掺杂层364的更好的电荷载流子迁移率。换句话说，在没有外延覆盖层366的情况下，侧壁部分356a、b将包含由
对半导体衬底314的晶体结构损坏(例如，对硅晶格结构的损坏)引起的悬垂键形成的表面缺陷，及因此在非平面衬底结构352上由沟槽354a、b及沟槽362a、b的蚀刻引起的表面缺陷。这些表面缺陷会导致rts及其它有害影响。
61.在一些实施例中，用于外延覆盖层366的覆盖层材料是与半导体衬底314相同的半导体材料。在一些实施例中，外延覆盖层366及半导体衬底314包括硅材料。例如，半导体衬底314是单晶硅(例如晶片或其类似者)，且外延覆盖层366是外延生长的硅。外延覆盖层366可经生长使得其为非平面衬底结构352的延伸。然而，可通过沟道掺杂层364的存在来区分外延覆盖层366与非平面衬底结构352的原始部分(即，在外延覆盖层366生长之前存在的部分)，沟道掺杂层364的外边界355标记外延覆盖层366的开始。重申一下，沟道掺杂层364安置在外延覆盖层366与非平面衬底结构352的原始部分之间。区分外延覆盖层366的另一种方法是：其在沟道隔离结构330a、330b的一部分之上延伸，如下文所描述。
62.在一些实施例中，使用超高真空化学气相沉积工艺或类似工艺形成外延覆盖层366，以将覆盖层材料沉积在半导体衬底314上。在一些实施例中，外延覆盖层366在沟道宽度平面332中在隔离层(下文描述)与沟道掺杂层364之间具有约1nm到约30nm、约1nm到约25nm、约1nm到约20nm、约1nm到约15nm、约1nm到约10nm、约1nm到约5nm、约5nm到约30nm、约10nm到约30nm、约15nm到约30nm、约20nm到约30nm，或约25nm到约30nm的厚度t2。在前述实例中的任一者中，可在沟道宽度平面332中在沟道掺杂层364的外边界355与外延覆盖层366的最外边界357之间测量外延覆盖层366的厚度t2。
63.沿侧壁356a、b安置的外延覆盖层366的部分延伸到深度d
bc1
，其相对于尖端部分358的顶部可为约100nm到约350nm、约100nm到约300nm、约100nm到约250nm、约100nm到约200nm、约150nm到约350nm、约200nm到约350nm、约250nm到约350nm或约300nm到约350nm。
64.通过比较，外延覆盖层366沿尖端部分358的顶部从深度d
bc2
延伸到半导体衬底314的前表面360。相对于前表面360的深度d
bc2
可为约1nm到约30nm、约1nm到约25nm、约1nm到约20nm、约1nm到约15nm、约1nm到约10nm、约1nm到约5nm、约5nm到约30nm、约10nm到约30nm、约15nm到约30nm、约20nm到约30nm或约25nm到约30nm。深度d
bc2
还可指外延覆盖层366在尖端部分358的顶部之上的部分的厚度。
65.鉴于其在侧壁部分356a、b及尖端部分358上形成，外延覆盖层366具有遵循非平面衬底结构352在沟道宽度平面332中的轮廓的形状。在一些实施例中，此形状是如图3a中所展示的三侧u形或方波形状。在具有多个非平面衬底结构的实施例中，外延覆盖层366的形状可具有连续遵循非平面衬底结构的轮廓的不同形状。例如，参见图5a及图5b。
66.如图3b中最佳展示，外延覆盖层366在非平面衬底结构352的相对侧上的沟道隔离结构330a、b中的每一者的一部分之上延伸。外延覆盖层366在沟道隔离结构330a、b之上延伸的程度等于如上文所描述的外延覆盖层366的厚度。当作为一个整体来看时，由于此特性，图3a、b的非平面衬底结构352具有t形，其中外延覆盖层366形成两个“臂”或“壁架”，其在沟道宽度平面332中从非平面衬底结构352的中心线的相对侧在相应的沟道隔离结构330a、b之上延伸。在具有多个非平面衬底结构的其它实施例中，外延覆盖层366可具有不同的形状；然而，其仍会在邻近的沟道隔离结构之上延伸。
67.回到图3a，隔离层368邻近于非平面衬底结构352(特定来说，在外延覆盖层366上)安置在沟槽362a、b中及在前表面360上，从而将半导体衬底314与栅极370分离。隔离层368
可为共形地涂覆在外延覆盖层366上的连续层。因此，隔离层368用作栅极隔离层，并包括电介质材料，例如氧化硅或高k材料，例如具有大于约3.9的介电常数的材料(例如al2o3或hfo2)。
68.栅极370安置在隔离层368上，其中平行且指状的垂直栅极电极372a、b(“指”)分别从平面栅极部分373延伸到沟槽362a、b中。栅极370的平面栅极部分373安置在与隔离层368相对的半导体衬底314的前表面360上。在所说明的实施例中，平面栅极部分373部分在沟道隔离结构330a、b中的每一者之上延伸。在其它实施例中(例如，如图4a中所展示)，平面栅极部分373完全在沟道隔离结构330a、b之上延伸。在一些实施例中，栅极370包括多晶硅或金属。电极372a、b中的每一者可在沟道长度方向上在形成在半导体衬底314中的源极与漏极之间延伸。在任何实施例中，第一电极372a及第二电极372b中的每一者沿沟道宽度平面332具有第一栅极宽度w1，其中第一栅极宽度小于平面栅极部分373在沟道宽度平面332中的宽度w2。在任何实施例中，第一电极372a及第二电极372b中的每一者的第一栅极宽度w1小于对应沟槽354a、354b的第一沟槽宽度。在任何实施例中，第一电极372a及第二电极372b中的每一者的第一栅极宽度w1小于对应沟槽362a、362b的第二沟槽宽度。在实施例中，平面栅极、第一电极及第二电极电连接到像素的有源区域中的浮动扩散区。
69.在半导体衬底314的前表面360上在栅极370周围(例如，在栅极370的平面栅极部分周围)，以改进源极跟随器晶体管350的电流及电压参数的配置形成任选间隔件374。在一些实施例中，间隔件374围绕栅极370。在一些实施例中，间隔件374由类似于隔离层368的电介质材料形成。在一些实施例中，间隔件374是由氧化物、氮化物或其组合形成的单层或多层堆叠结构。
70.图3c展示源极跟随器晶体管350沿沟道长度平面328的截面图，沟道长度平面328延伸穿过非平面衬底结构352的中心(类似于图2的沟道长度截面228)。重申一下，沟道长度平面328延伸穿过非平面衬底结构352的尖端部分358。图3c中所展示的外延覆盖层366的部分(即，延伸穿过尖端部分358的部分)从半导体衬底314的前表面360延伸到深度d
bc2
。深度d
bc2
可对应于沿尖端部分358安置的沟道掺杂层364相对于前表面360的植入深度，且通常小于与源极334及漏极336相关联的结深度d
sd
。外延覆盖层366位于半导体衬底314的前表面360与沟道掺杂层364之间。应了解，在一些实施例中，例如在退火工艺期间，沟道掺杂层364的植入掺杂剂或杂质中的一些可至少部分扩散到外延覆盖层366中，使得沟道掺杂层364的一部分也可形成在外延覆盖层366中。重申一下，在一些实施例中，外延覆盖层366的至少部分含有与沟道掺杂层364相同的掺杂剂(例如，外延覆盖层366中的浓度低于沟道掺杂层364中的浓度)。以不同方式陈述，在一些实施例中，沟道掺杂层364延伸到外延覆盖层366中。靠近非平面衬底结构352的尖端部分358且在源极334与漏极336之间安置的沟道掺杂层364的部分的厚度可具有与沿沟道宽度平面靠近非平面衬底结构314的尖端部分358安置的沟道掺杂层364的部分大体上相同的厚度。沟道掺杂层364的植入深度及靠近非平面衬底结构352的尖端部分358且在源极334与漏极336之间安置的沟道掺杂层364的部分的结深度可小于源极334及漏极336的结深度d
sd
。通过比较，沿侧壁356a、b安置的外延覆盖层366的部分延伸到深度d
bc1
(参见图3b)，其深度大于深度d
bc2
。
71.图4a到b展示根据本公开的另一源极跟随器晶体管450。除了下文提及之处外，源极跟随器晶体管450具有与图3a到b的源极跟随器晶体管350相同的特征，因此编号相同的
元件具有相同的含义。
72.源极跟随器晶体管450包含作为半导体衬底414的一部分形成在半导体衬底414中的非平面衬底结构452。与图3a到b的源极跟随器晶体管350类似，源极跟随器晶体管450具有沟道掺杂层464及形成在其上的外延覆盖层466。然而，在图4a到b的实施例中，沟道掺杂层464本身形成为外延覆盖层。重申一下，沟道掺杂层464是通过原位外延生长工艺生长在非平面衬底结构452的侧壁部分456a、b及尖端部分上的沟道掺杂外延覆盖层，其作为掺杂有具有与半导体衬底414的第一导电类型相反的第二导电类型的掺杂剂(例如，as)的外延覆盖层。因而，在对应的沟槽462a、462b内形成沟道掺杂层464及外延覆盖层466。
73.外延覆盖层466(可被视为第一外延覆盖层)如上文所描述那样外延生长，但在外延生长的沟道掺杂层464(可被视为第二外延覆盖层)上。在一些实施例中，外延覆盖层466是未掺杂层。在一些实施例中，外延覆盖层466掺杂有与半导体衬底414相同导电类型的掺杂剂，且具有与半导体衬底414相似的掺杂浓度。有利的是，此结构进一步减少与蚀刻周围的沟道隔离结构430a、b相关联的表面缺陷。
74.在实施例中，沟道掺杂层464具有约1nm到约10nm、约2nm到约10nm、约3nm到约10nm、约4nm到约10nm、约5nm到约10nm、约6nm到约10nm、约7nm到约10nm、约8nm到约10nm、约9nm到约10nm、约1nm到约9nm、约1nm到约8nm、约1nm到约7nm、约1nm到约6nm、约1nm到约5nm、约1nm到约4nm、约1nm到约3nm，或约1nm到约2nm的厚度(例如，在侧壁部分456a、b与外延覆盖层466之间)。
75.源极跟随器晶体管450具有平面栅极部分473及从其延伸的两个垂直栅极电极472a、b。在所说明的实施例中，平面栅极部分373完全在沟道隔离结构430a、b之上延伸。在其它实施例中(例如，如图3a中所展示的)，平面栅极部分473部分在沟道隔离结构430a、b之上延伸。
76.如图4b中最佳展示，沟道掺杂层464及外延覆盖层466两者都在非平面衬底结构452的相对侧上的沟道隔离结构430a、b中的每一者的一部分之上延伸，因为两者都形成在沟槽462a、462b中，沟槽462a、462b是在对应的沟道隔离结构430a、b中界定的沟槽。在所说明的实施例中，沟道掺杂层464、外延覆盖层466及源极跟随器晶体管450的栅极的垂直栅极电极472a、b安置在相应的沟槽462a、662b中。沟道掺杂层464及外延覆盖层466在沟道隔离结构430a、b之上延伸的程度等于沟道掺杂层464与外延覆盖层466的厚度之和，因为两者都是外延覆盖层。重申一下，沟道掺杂层464在沟道隔离结构430a、b之上延伸等于其厚度的距离，且外延覆盖层466在沟道隔离结构430a之上延伸等于其厚度的距离。当作为一个整体来看时，由于此特性，非平面衬底结构452具有t形。
77.上文相对于图3a到4b所描述的结构是代表性的，且不限于具有单个非平面衬底结构的晶体管。事实上，外延覆盖层可生长在由半导体衬底中形成的对应的多个沟槽界定的多个非平面衬底结构上。
78.图5a到b展示额外代表性的源极跟随器晶体管550的截面图，源极跟随器晶体管550具有外延生长在由半导体衬底514中用于垂直栅极电极的多个沟槽562a、b、c界定的多个非平面衬底结构552a、b上的外延覆盖层566。所展示非平面衬底结构的数目是代表性的；在其它实施例中，非平面衬底结构的数目可甚至更大，例如，三个、四个或五个。除下文所描述之处外，源极跟随器晶体管550分别具有与图3a到4b的源极跟随器晶体管350及源极跟随
器晶体管450相同的特征。
79.图5a及b中的每一者展示可应用于本文所描述的任何晶体管的代表性沟道掺杂层结构。在图5a及b中的每一者中，例如通过离子植入工艺在半导体衬底514中的非平面衬底结构552a、b的区域中形成沟道掺杂层564。在图5a中，沟道掺杂层564具有遵循非平面衬底结构552a、b的轮廓的形状。换句话说，沟道掺杂层564邻近且平行于每一侧壁部分延伸；因此，图5a的沟道掺杂层564包含与邻近于用于垂直栅极电极的多个沟槽形成的侧壁部分的数目(图5a中为四个)一样多的掩埋沟道部分576a到d。掩埋沟道部分576a到d由掩埋沟道部分580a、b及掩埋沟道部分582接合。通过比较，在图5b中，沟道掺杂层564包含用于每一非平面衬底结构552a，b的单个掩埋沟道部分576a，b；也就是说，掩埋沟道部分576a、b各自沿对应的非平面衬底结构552a、b的中心延伸，并通过掩埋沟道部分582接合。重申一下，在一些实施例中，沟道掺杂层564具有围绕中心垂直栅极电极且在中心垂直栅极电极与左及右垂直栅极电极之间的u形或方波形状。
80.图6说明根据本公开的另一代表性实施例的像素604的一部分的横截面。特定来说，图6展示像素604的有源区域的一部分的横截面，所述有源区域包含邻近于半导体衬底614的掺杂区域615形成的光电二极管616，半导体衬底614具有与光电二极管616相反的导电类型。掺杂区域615可为半导体衬底614中的位于邻近光电二极管之间(例如，在图2中所展示的邻近光电二极管216a到d之间)及/或光电二极管与装置晶体管区域中的晶体管元件之间的植入隔离阱区域，其在相邻光电二极管之间以及在光电二极管与装置晶体管区域中的晶体管元件之间提供电隔离。光电二极管616通过转移栅极620可操作地耦合到浮动扩散区622，浮动扩散区622又耦合到源极跟随器晶体管(未展示)的栅极。转移栅极620包含平面栅极638及从平面栅极638延伸的垂直转移栅极640。光电二极管616、转移栅极620及浮动扩散区622可形成转移晶体管，其中光电二极管是转移晶体管的源极，且浮动扩散区域622是转移晶体管的漏极。
81.垂直转移栅极640包含类似于图3a到图5b的源极跟随器晶体管的外延生长特征。如所展示，转移栅极620包含平面栅极部分638及细长的整体柱形或柱形的垂直转移栅极电极640，其在经蚀刻沟槽内朝向光电二极管616垂直延伸到半导体衬底614中。垂直转移栅极电极640具有靠近光电二极管616定位的远端，以便将电荷载流子从光电二极管616转移到浮动扩散区622。在一些实施例中，光电二极管616包含用于积累光生电荷的具有第二导电类型(例如，n型)的掺杂光电二极管区域。掺杂光电二极管区域包含顶部光电二极管区段619及底部光电二极管区段621，其中顶部光电二极管区段619及底部光电二极管区段621具有相同的导电类型(例如，与半导体衬底614的第一导电类型相反的第二导电类型)。顶部光电二极管区域619延伸并邻接底部光电二极管区域621。顶部光电二极管区域619具有小于垂直转移栅极640的延伸深度的植入深度。在一个实施例中，掺杂光电二极管区域在平行于转移晶体管的沟道方向的平面中具有l形轮廓横截面。在一些实施例中，光电二极管616邻近于隔离结构安置。在一些实施例中，垂直转移栅极电极640延伸约100nm到约500nm到半导体衬底614中。在任何实施例中，垂直转移栅极电极640延伸到半导体衬底中到共同深度作为源极跟随器晶体管的栅极的第一电极及第二电极。隔离层646将垂直转移栅极电极640与半导体衬底614分离。在任何实施例中，隔离层646具有上文关于图3a到图5b所描述的隔离层的任何特征。
82.用于形成沟槽的蚀刻工艺在沟槽的侧壁部分中产生表面缺陷，所述表面缺陷除非通过下文所描述的结构来缓解否则将导致噪声及性能降级。
83.例如，通过离子植入工艺在沟槽的侧壁部分周围形成沟道掺杂层642。在任何实施例中，沟道掺杂层642围绕沟槽。在任何实施例中，通过穿过沟槽的侧壁部分将离子植入半导体衬底614来形成沟道掺杂层642。在任何实施例中，沟道掺杂层642具有约1nm到约10nm、约2nm到约10nm、约3nm到约10nm、约4nm到约10nm、约5nm到约10nm、约6nm到约10nm、约7nm到约10nm、约8nm到约10nm、约9nm到约10nm、约1nm到约9nm、约1nm到约8nm、约1nm到约7nm、约1nm到约6nm、约1nm到约5nm、约1nm到约4nm、约1nm到约3nm，或约1nm到约2nm的厚度。
84.借助于通过超高真空化学气相沉积工艺或类似工艺外延生长覆盖层材料在沟道掺杂层642与垂直转移栅极电极640之间沿沟槽的侧壁部分形成外延覆盖层644。也就是说，外延覆盖层644在沟槽的所有侧上径向向内生长。以此方式，外延覆盖层644有效地减轻由沟槽蚀刻工艺引起的沟槽的侧壁部分的晶体结构中的缺陷，从而创建隔离层646与之接合的新的光滑表面。外延覆盖层644具有上文相对于图3a到图5b所描述的实施例的外延覆盖层的性质中的任何一或多者。例如，在任何实施例中，外延覆盖层644在沟道掺杂层642与隔离层646之间具有约1nm到约30nm、约1nm到约25nm、约1nm到约20nm、约1nm到约15nm、约1nm到约10nm、约1nm到约5nm、约5nm到约30nm、约10nm到约30nm、约15nm到约30nm、约20nm到约30nm，或约25nm到约30nm的厚度。
85.图7说明根据本公开的形成晶体管的代表性方法700，所述晶体管例如图3a到图5b的源极跟随器晶体管。下文使用的术语与上文引入的相似术语具有相似的含义，且因此，下面描述的任何特征可能具有先前描述的相似特征中的任一或多个特性。
86.在步骤702中，在沟道宽度方向上以横向间隔开配置在半导体衬底中形成至少第一沟道隔离结构及第二沟道隔离结构，从而在半导体衬底中界定至少一个非平面衬底结构。第一沟道隔离结构及第二沟道隔离结构可沿晶体管的沟道长度方向延伸。在任何实施例中，步骤702可包含以下任一或多者：提供半导体衬底，将第一掩模定位在半导体衬底之上，在半导体衬底中蚀刻至少两个间隔开且平行的沟槽(例如，两个、三个、四个或五个沟槽)到相对于半导体衬底的前表面约150nm到约400nm的深度，将电介质材料(例如，氧化物材料)沉积到沟槽中的任一或多者中，及/或移除第一掩模。在任何实施例中，步骤702可包含在半导体衬底中通过离子植入在非平面衬底结构的相对端处形成源极及漏极。
87.在步骤704中，在第一沟道隔离结构中形成第一沟槽，且在第二沟道隔离结构中形成第二沟槽，从而暴露至少一个非平面衬底结构的侧壁部分。在任何实施例中，步骤704可包含使用等离子体干式蚀刻或siconi或类似工艺来形成第一沟槽及第二沟槽。在任何实施例中，步骤704可包含以下任一或多者：定位覆盖非平面衬底结构且在第一沟道隔离结构及第二沟道隔离结构的部分上具有开口的第二掩模，将第一沟道隔离结构中的第一沟槽及第二沟道隔离结构中的第二沟槽蚀刻到150nm到400nm的深度，及/或通过剥离及清洁工艺移除第二掩模。
88.在步骤706中，在非平面衬底结构中形成沟道掺杂层。在任何实施例中，步骤706可包含穿过第一及第二沟槽的侧壁部分任选地以低于半导体衬底中形成的源极或漏极的浓度的浓度将离子植入半导体衬底的非平面衬底结构部分中。在一些实施例中，步骤706可包含在第一及第二沟槽中在非平面衬底结构的侧壁部分上外延生长沟道掺杂外延覆盖层，使
得沟道掺杂层在第一沟道隔离结构及第二沟道隔离结构的一部分之上延伸。在其中外延生长沟道掺杂层的任何此类实施例中，可使用超高真空化学气相沉积工艺以在第一及第二沟槽内侧沉积原位掺杂有具有与半导体衬底的第一导电类型相反的第二导电类型的掺杂剂(例如，as)的材料来形成沟道掺杂层。在任何实施例中，沟道掺杂层形成到相对于任何先前引入的沟道掺杂层的上文所描述的任何厚度。在任何实施例中，在同一掩模(例如，第二掩模)上形成沟道掺杂层、第一沟槽及第二沟槽。在任何实施例中，步骤706可包含在半导体衬底中通过离子植入在非平面衬底结构的相对端处形成源极及漏极。
89.在步骤708中，使用半导体衬底中邻近于第一及第二沟槽的侧壁部分的非平面衬底结构的部分作为外延生长的晶种层，在第一沟槽及第二沟槽中生长外延覆盖层，从而围封非平面衬底结构中的沟道掺杂层。在任何实施例中，外延覆盖层形成在非平面衬底结构的侧壁部分上。在一些实施例中，外延覆盖层形成在外延形成的沟道掺杂层上。在一些实施例中，使用超高真空化学气相沉积工艺沉积与半导体衬底相同的覆盖层材料以形成外延覆盖层。在任何实施例中，将覆盖层材料沉积到上文关于任何外延覆盖层所描述的任何厚度。
90.在任选步骤710中，在外延覆盖层上形成隔离层，通过在隔离层上以及在第一沟道隔离结构及第二沟道隔离结构中形成的第一及第二沟槽/凹陷部中沉积栅极材料在隔离层上形成栅极。在任何实施例中，隔离层通过沉积电介质材料来形成，所述电介质材料例如氧化物或高k材料，例如具有大于约3.9的介电常数的材料(例如al2o3或hfo2)。在任何实施例中，形成栅极包含在栅极材料周围形成任选的间隔件。
91.图8说明根据本公开的形成具有垂直转移栅极的转移栅极的代表性方法800，例如图6的垂直转移栅极。下文使用的术语与上文引入的相似术语具有相似的含义，且因此，下面描述的任何特征可能具有先前描述的相似特征中的任一或多个特性。
92.在步骤802中，在半导体衬底中邻近于光电二极管形成沟槽，例如，细长的整体柱形沟槽或柱形沟槽，其垂直延伸到半导体衬底中约100nm到约500nm。
93.在步骤804中，在半导体衬底中形成围绕沟槽的侧壁部分的沟道掺杂层。在一些实施例中，使用离子植入工艺以穿过沟槽的侧壁部分将离子植入到半导体衬底中来形成沟道掺杂层。在任何实施例中，沟道掺杂层围绕垂直转移栅极的沟槽。在一些实施例中，通过使用邻近于沟槽的侧壁部分的半导体衬底的部分作为晶种层在沟槽的侧壁部分上外延生长沟道掺杂层来形成沟道掺杂层，例如，使用真空化学气相沉积工艺沉积掺杂有具有与半导体衬底的第一导电类型相反的第二导电类型的掺杂剂(例如，as)的材料。在任何实施例中，沟道掺杂层形成为上文关于任何沟道掺杂层所描述的任何厚度。
94.在步骤806中，沿沟槽的侧壁部分形成外延覆盖层。在任何实施例中，外延覆盖层借助于通过使用真空化学气相沉积工艺或类似工艺沉积可为与半导体衬底相同的材料的覆盖层材料来外延生长覆盖层材料而形成。在任何实施例中，形成外延覆盖层，使得其在沟槽的所有侧上径向向内生长并围封沟道掺杂层。在任何实施例中，覆盖层材料沉积到上文关于任何沟道掺杂层所描述的任何厚度。
95.在步骤808中，在沟槽中在外延覆盖层之上形成隔离层，且在沟槽中在隔离层之上形成栅极。在一些实施例中，隔离层通过沉积电介质材料形成，所述电介质材料例如氧化物或高k材料，例如，具有大于约3.9的介电常数的材料(例如al2o3或hfo2)。在一些实施例中，隔离层通过热氧化工艺形成。在任何实施例中，转移栅极通过将包括多晶硅或金属的栅极
材料沉积到隔离层上的沟槽中以形成转移栅极的垂直部分并沉积到半导体衬底的表面上以形成转移栅极的平面部分来形成。在一些实施例中，形成栅极包含在转移栅极的平面部分周围形成任选的间隔件。
96.有利的是，本文所描述的结构及方法提供减少的噪声及改进的沟道性能的晶体管。尽管本公开在源极跟随器晶体管及垂直转移栅极的上下文中描述创造性结构，但这些应用是代表性的且非限制性的。

技术特征：
1.一种形成在半导体衬底中的晶体管，其包括：多个沟槽，其形成在具有第一导电类型的所述半导体衬底中，所述多个沟槽在所述半导体衬底中在所述晶体管的沟道宽度平面中界定非平面衬底结构，所述非平面衬底结构包括多个侧壁部分及安置在所述多个侧壁部分之间的尖端部分，外延覆盖层，其包括在所述非平面衬底结构的所述多个侧壁部分及所述尖端部分上外延生长的覆盖层材料；沟道掺杂层，其包括形成在所述非平面衬底结构中并由所述外延覆盖层围封的所述半导体衬底的掺杂部分；隔离层，其安置在所述多个沟槽中且在所述外延覆盖层之上；以及栅极，其安置在所述隔离层上并延伸到所述多个沟槽中。2.根据权利要求1所述的晶体管，其中所述外延覆盖层在所述隔离层与沟道掺杂层之间具有5纳米到30纳米的厚度。3.根据权利要求2所述的晶体管，其中所述沟道掺杂层具有1纳米到10纳米的第二厚度。4.根据权利要求1所述的晶体管，其中所述外延覆盖层及所述沟道掺杂层具有遵循所述非平面衬底结构在所述沟道宽度平面中的轮廓的形状。5.根据权利要求1所述的晶体管，其中所述覆盖层材料是与所述半导体衬底相同的材料。6.根据权利要求1所述的晶体管，其中所述外延覆盖层是第一外延覆盖层，其中所述沟道掺杂层包括第二外延覆盖层，所述第二外延覆盖层由掺杂有具有与所述第一导电类型相反的第二导电类型的掺杂剂的原位外延生长的覆盖层形成，其中所述第一外延覆盖层安置在所述第二外延覆盖层上。7.根据权利要求6所述的晶体管，其中所述第一外延覆盖层是未掺杂的。8.根据权利要求1所述的晶体管，其进一步包括安置在所述非平面衬底结构的相对侧上的第一沟道隔离结构及第二沟道隔离结构，其中所述多个沟槽包括第一沟槽及第二沟槽，其中所述第一沟道隔离结构安置在所述第一沟槽中，且所述第二沟道隔离结构安置在所述第二沟槽中。9.根据权利要求8所述的晶体管，其进一步包括形成在所述第一沟道隔离结构中的第三沟槽及形成在所述第二沟道隔离结构中的第四沟槽，其中所述栅极包括延伸到所述第三沟槽中的第一垂直栅极部分及延伸到所述第四沟槽中的第二垂直栅极部分。10.根据权利要求9所述的晶体管，其中所述外延覆盖层延伸到所述第三沟槽中及所述第一沟道隔离结构上，并延伸到所述第四沟槽中及所述第二沟道隔离结构上。11.根据权利要求10所述的晶体管，其中所述第一沟道隔离结构及所述第二沟道隔离结构是浅沟槽隔离结构。12.根据权利要求1所述的晶体管，其中所述非平面衬底结构是第一非平面结构，且所述沟道掺杂层是第一沟道掺杂层，其中所述多个沟槽在所述半导体衬底中在所述晶体管的所述沟道宽度平面中界定包括多个侧壁部分的第二非平面衬底结构，其中所述外延覆盖层的所述覆盖层材料在所述第二非平面衬底结构上外延生长，并围
封第二沟道掺杂层，所述第二沟道掺杂层包括形成在所述第二非平面衬底结构中的所述半导体衬底的掺杂部分。13.一种图像传感器，其包括：光电二极管，其形成在半导体衬底中；转移晶体管，其耦合到所述光电二极管及浮动扩散区，所述转移晶体管可操作以将电荷载流子从所述光电二极管转移到所述浮动扩散区；以及根据权利要求1所述的晶体管，其中所述晶体管是源极跟随器晶体管，且其中所述栅极耦合到所述浮动扩散区。14.一种在半导体衬底中形成晶体管的方法，其包括：在半导体衬底中形成横向间隔的第一沟道隔离结构及第二沟道隔离结构；在所述第一沟道隔离结构中形成第一沟槽，且在所述第二沟道隔离结构中形成第二沟槽，从而在所述半导体衬底中界定非平面衬底结构；在所述非平面衬底结构中形成沟道掺杂层；以及在所述第一沟槽中、所述第二沟槽中及所述非平面衬底结构上外延生长外延覆盖层，其中所述外延覆盖层围封所述沟道掺杂层。15.根据权利要求14所述的方法，其中形成所述沟道掺杂层包括穿过所述非平面衬底结构的侧壁部分植入离子。16.根据权利要求14所述的方法，其中形成所述沟道掺杂层包括在所述第一沟槽中、所述第二沟槽中及所述非平面衬底结构上外延生长沟道掺杂外延覆盖层，其中外延生长所述外延覆盖层包括在所述第一沟槽中、所述第二沟槽中及所述非平面衬底结构上的所述沟道掺杂外延覆盖层之上生长所述外延覆盖层。17.根据权利要求14所述的方法，其中通过第一掩模形成所述第一沟槽、所述第二沟槽及所述沟道掺杂层。18.根据权利要求14所述的方法，其中外延生长所述外延覆盖层包括使用所述非平面衬底结构的侧壁部分作为晶种层。19.根据权利要求18所述的方法，其中外延生长所述外延覆盖层包括将所述覆盖层材料沉积到5纳米到30纳米的厚度。20.根据权利要求15所述的方法，其进一步包括在所述半导体衬底中沿所述晶体管的沟道长度方向在所述非平面衬底结构的相对端处形成源极及漏极，其中植入离子包括以低于所述源极或所述漏极的浓度的浓度植入离子。21.根据权利要求14所述的方法，其进一步包括：在所述外延覆盖层上沉积隔离层；及在所述隔离层上以及所述第一沟道隔离结构的所述第一沟槽中及所述第二沟道隔离结构的所述第二沟槽中沉积栅极材料。22.一种半导体装置，其包括：第一导电类型的半导体衬底，其具有有源区域及包括晶体管的晶体管区域；第一沟道隔离结构，其沿所述晶体管的沟道长度方向安置在所述有源区域与所述晶体管区域之间，及第二沟道隔离结构，其与所述第一沟道隔离结构平行安置并与所述第一沟
道隔离结构间隔开；其中所述晶体管包括：平面栅极，其安置在半导体衬底的表面上且位于所述第一沟道隔离结构及所述第二沟道隔离结构之上；第一栅极电极，其从所述平面栅极延伸到所述第一沟道隔离结构中；第二栅极电极，其从所述平面栅极延伸到所述第二沟道隔离结构中；隔离层，其位于所述半导体衬底与所述平面栅极之间，所述第一电极、所述第二电极与所述半导体衬底之间；所述半导体衬底中的沟道掺杂层，其邻近于所述平面栅极、所述第一栅极电极及所述第二栅极电极，其中所述沟道掺杂层具有与所述第一导电类型相反的第二导电类型；所述半导体衬底的外延覆盖层，其围封所述沟道掺杂层；以及源极及漏极，其在所述半导体衬底中沿所述沟道长度方向安置在所述平面栅极的相对侧上。23.根据权利要求22所述的半导体装置，其中所述第一沟道隔离结构及所述第二沟道隔离结构中的每一者包括部分填充有电介质材料的沟槽，其中所述第一栅极电极及所述第二栅极电极中的每一者定位于所述电介质材料上，其中所述外延覆盖层延伸到所述第一沟道隔离结构及所述第二沟道隔离结构中的每一者的所述沟槽中从而将所述第一垂直栅极及所述第二垂直栅极与所述沟道掺杂层分离。24.根据权利要求22所述的半导体装置，其中所述有源区域至少包含光电二极管、浮动扩散区及将所述光电二极管耦合到所述浮动扩散区的转移栅极，其中所述晶体管是源极跟随器晶体管，其中所述平面栅极、所述第一栅极电极及所述第二栅极电极电连接到所述浮动扩散区。25.根据权利要求22所述的半导体装置，其中所述转移栅极至少包含从所述表面延伸到所述半导体衬底中的垂直转移栅极电极及安置在所述半导体衬底中的围绕所述垂直转移栅极电极的第二沟道掺杂层；其中所述垂直转移栅电极通过第二外延覆盖层与所述第二沟道掺杂层分离。26.根据权利要求25所述的半导体装置，其中所述外延覆盖层、所述第二外延覆盖层及所述半导体衬底由相同的材料形成。27.根据权利要求22所述的半导体装置，其中所述沟道掺杂层、所述第一栅极电极及所述第二栅极电极延伸到所述半导体衬底中到共同深度。28.根据权利要求22所述的半导体装置，其中所述外延覆盖层是安置在第二外延覆盖层上的第一外延覆盖层，其中所述第二外延覆盖层是所述沟道掺杂层，其中所述第一外延覆盖层是未掺杂层，且所述第二外延覆盖层掺杂有所述第二导电类型的掺杂剂。29.根据权利要求22所述的半导体装置，其中所述第一栅极电极及所述第二栅极电极中的每一者沿所述晶体管的沟道宽度平面延伸第一栅极宽度，其中所述第一栅极宽度小于所述平面栅极在所述沟道宽度平面中的宽度。

技术总结
本公开涉及掩埋沟道晶体管结构及工艺。晶体管包含形成在具有第一导电类型的半导体衬底中的沟槽。所述沟槽在所述晶体管的沟道宽度平面中界定至少一个非平面衬底结构，所述非平面衬底结构具有多个侧壁部分及安置在所述多个侧壁部分之间的尖端部分。在所述侧壁部分及所述尖端部分上外延生长外延覆盖层。具有所述半导体衬底的掺杂部分的沟道掺杂层形成在所述非平面衬底结构中并由所述外延覆盖层围封。隔离层安置在所述沟槽中及所述外延覆盖层之上。栅极安置在所述隔离层上且延伸到所述沟槽中。中。中。


技术研发人员：臧辉 陈刚
受保护的技术使用者：豪威科技股份有限公司
技术研发日：2022.08.18
技术公布日：2023/7/21